JPH04288647A - キャッシュメモリにおける置き換え制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、データ処理装置にお
けるキャッシュメモリの制御装置、特にセット・アソシ
アティブ方式のキャッシュメモリにおける置き換え制御
装置に関するものである。

【０００２】

【従来の技術】従来のキャッシュメモリの置き換え制御
方式の例としては、ＬＲＵ方式が一般的である。ＬＲＵ
方式のキャッシュメモリの置き換え制御方式は米国特許
４００８４６０号に示されている。ＬＲＵ方式のキャッ
シュメモリにおける置き換え制御装置は例えば「３２ビ
ットマイクロプロセッサの全容−企業・戦略・技術・市
場調査」ＰＰ．２４２〜２６５昭和６１年１２月１０日
日経マグロウヒル株式会社発行に示されている図のよう
なものがあった。図２はそこで示されているキャッシュ
メモリの置き換え制御回路で、１はリプレースアレイ、
２はアドレスバス、３はリプレースアレイ制御回路、４
はキャッシュメモリヒットバス、５はリプレースブロッ
ク出力バス、６はリプレースアレイ書き込みデータバス
である。

【０００３】次に動作について説明する。リプレースア
レイ１はキャッシュメモリをアクセスするごとに変化さ
せなければ行けない。キャッシュメモリにアクセスがあ
る時にはアドレスバス２でアクセスされるデータのアド
レスが入力され、リプレースアレイ１が読み出される。 その時同時に、キャッシュメモリのディレクトリも読み
出され、キャッシュがヒットしたか否かが判定され、そ
の結果がキャッシュメモリヒットバス４を介して、リプ
レースアレイ制御回路３に入力される。

【０００４】その時リプレースアレイ制御回路３ではキ
ャッシュヒットした場合には、ヒットしたキャッシュブ
ロックを、キャッシュヒットしなかった場合には、最も
最近に参照されなかったブロックを最も最近参照された
キャッシュブロックにするようにリプレースアレイ書き
込みデータバス６を介して、リプレースアレイ１を更新
する。同時にリプレースブロック出力バス５を用いてキ
ャッシュミスした場合は、最も最近参照されなかったブ
ロックをリプレース対象のブロックとして出力する。

【０００５】

【発明が解決しようとする課題】従来のキャッシュメモ
リにおける置き換え制御方式は以上のように構成されて
いるので、キャッシュメモリのあるブロックにおいて、
置換制御を行う時には、最も過去にアクセスされたブロ
ックが置換の対象となっていた。

【０００６】通常、データ処理装置のデータアクセスに
はあるデータに一度しかアクセスしない逐次的なアクセ
スと、複数回アクセスする周期的なアクセスがある。従
来のキャッシュメモリにおける置き換え制御方式である
と置換の対象となったブロックに含まれているデータが
、逐次的なアクセスによるものであるが、周期的にアク
セスされるデータであるのかが区別されずに、周期的に
アクセスされるブロックが置換されるという課題があっ
た。

【０００７】この発明は、上記のような課題を解消する
ためになされたもので、逐次的に読み込まれたブロック
を置換対象にし、周期的にアクセスされるブロックを優
先的にキャッシュメモリ内に残すことによって、キャッ
シュメモリのヒット率を向上させることを目的とする。

【０００８】

【課題を解決するための手段】この発明に係わるキャッ
シュメモリにおける置き換え制御装置は、各ラインに格
納されているデータがキャッシュメモリに格納されてか
らアクセスされたか否かを示す第１の記憶手段と、セッ
ト内のキャッシュブロックに対して過去にアクセスされ
た順序を記憶する第２の記憶手段と置換制御を行なう時
にどのブロックを置換対象にするかを判定する判定手段
を備えたものである。

【０００９】

【作用】この発明における第１の記憶手段は、各ライン
に格納されているデータがキャッシュメモリに格納され
てからアクセスされたか否かを記憶し、第２の記憶手段
はキャッシュメモリ内のブロックに対して、過去にアク
セスされた順序を記憶し、判定手段は第１の記憶手段と
第２の記憶手段から、次に置換されるブロックを判定す
るので、逐次的に読み込まれたブロックを優先的に置換
対象とし、周期的にアクセスされるブロックを優先的に
キャッシュメモリ内に残すことができ、キャッシュメモ
リのヒット率が向上する。

【００１０】

【実施例】実施例１．以下、この発明の一実施例につい
て説明する。図１はこの発明の一実施例を示す構成図で
あり、１はリプレースアレイ、２はアドレスバス、３は
リプレースアレイ制御回路、４はキャッシュメモリヒッ
トバス、５はリプレースブロック出力バス、６はリプレ
ースアレイ書き込みデータバス、７はアクセスビットア
レイ、８はアクセスビット書き込みデータバスである。

【００１１】次に動作について説明する。キャッシュメ
モリの動作は、アクセスしようとするデータがキャッシ
ュメモリ内にある、キャッシュヒットの場合と、データ
がキャッシュメモリ内にない、キャッシュミスの場合が
ある。

【００１２】まずキャッシュメモリ内にデータがある場
合、すなわちキャッシュヒットの場合について説明する
。データがキャッシュメモリをアクセスする時にはキャ
ッシュメモリのディレクトリの読み出しと同様にアドレ
スバス２を用いてアクセスアレイ７とリプレースアレイ
１が読み出されて、リプレースアレイ制御回路３にバス
を介して入力される。キャッシュヒットの場合はキャッ
シュメモリにあるディレクトリとデータ読み出しのアド
レスがどのキャッシュブロックと一致したかキャッシュ
メモリヒットバス４を介してリプレースアレイ制御回路
３に入力される。リプレースアレイ制御回路３ではキャ
ッシュメモリヒットバス４からキャッシュヒットが起こ
ったことを認識する。その後でキャッシュヒットしたブ
ロックに対応するアクセスアレイ７の内容をアクセスビ
ット書き込みデータバス８を介してそのブロックがキャ
ッシュメモリに格納されてからアクセスがあったことを
示す例えば論理値”１”のデータをアクセスアレイ７に
書き込む。

【００１３】次にキャッシュミスした場合について解説
する。キャッシュヒットの場合と同様にアクセスしよう
とするデータのアドレスがアドレスバス２に送られ、ア
ドレスバス２により、リプレースアレイ１、アクセスビ
ットアレイ７が読み出される。リプレースアレイ制御回
路３はキャッシュメモリヒットバス４からどのキャッシ
ュブロックもヒットしなかったことを認識すると、リプ
レースアレイ１、アクセスビットアレイ７を読み出して
、次に置き換えるキャッシュのブロックを次のように決
定する。

【００１４】まず、リプレースアレイ１から、最近最も
参照されていないキャッシュブロックと、２番目の最近
参照されていないキャッシュブロックを決定する。もし
、最近最も参照されていないキャッシュブロックに対応
するアクセスビットアレイ７のデータがキャッシュメモ
リに格納されてからアクセスがなかったことを示す例え
ば”０”の信号が格納されていたらリプレースするキャ
ッシュブロックを最近最も参照されていないキャッシュ
ブロックとする。

【００１５】もし、最近最も参照されていないキャッシ
ュブロックに対応するアクセスビットアレイ７のデータ
がキャッシュメモリに格納されてからアクセスがあった
ことを示すデータが格納されていた場合には、その２番
目の最近参照されていなかったキャッシュブロックの対
応するアクセスビットアレイ７のデータを調べる。その
時、２番目の最近最も参照されていないキャッシュブロ
ックに対応するアクセスビットアレイ７のデータがキャ
ッシュメモリに格納されてからアクセスがなかったこと
を示すデータが格納されていたらリプレースするブロッ
クを２番目の最近参照されていないキャッシュブロック
とする。もし、対応するアクセスビットアレイ７のデー
タがキャッシュメモリに格納されてからアクセスがあっ
たことを示すデータが格納されていたらリプレースする
ブロックを最近最も参照されていないキャッシュブロッ
クとする。

【００１６】リプレースするキャッシュブロックが決定
されたら、リプレースブロック出力バス５によってキャ
ッシュメモリにリプレース動作を起こさせ、リプレース
アレイ書き込みデータバス６を介してリプレースアレイ
を更新する。また、アクセスビット書き込みデータバス
８を用いて、リプレースされるキャッシュブロックに対
応するアクセスアレイ７の内容をキャッシュメモリに格
納されてからアクセスがなかったことを示すデータに変
更する。

【００１７】実施例２．上記の例では、リプレースする
対象を最も最近参照のなかったブロックと、２番目に最
近参照されていなかったブロックに限定したが、この対
象を広げても実現が可能である。

【００１８】

【発明の効果】以上のようにこの発明によれば、キャッ
シュメモリ内に各ブロックに格納されているデータがキ
ャッシュメモリに格納されてからアクセスされたか否か
を示す手段を設けたので、逐次的に読み込まれたブロッ
クを優先的に置換対象とし、州的にアクセスされたブロ
ックを優先的にキャッシュメモリ内に残すことができ、
キャッシュメモリのヒット率が向上する効果がある。

【００１９】

【図面の簡単な説明】

【図１】この発明の実施例１を示す構成図である。

【図２】従来のキャッシュメモリにおける置き換え制御
装置を示す構成図である。

【符号の説明】

１　　リプレースアレイ ２　　アドレスバス ３　　リプレースアレイ制御回路 ４　　キャッシュメモリヒットバス ５　　リプレースブロック出力バス ６　　リプレースアレイ書き込みデータバス７　　アク
セスビットアレイ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　複数のブロックからなるバッファと各
   ブロックのデータの置換えを制御する置き換え制御回路
   とを備えたセットアソシアティブ方式のキャッシュメモ
   リ制御装置において、各ブロックに格納されているデー
   タが格納されてから参照されたか否かを記憶する第１の
   記憶手段と、セット内のキャッシュブロックに対して過
   去にアクセスされた順序を記憶する第２の記憶手段と、
   第１の記憶手段と第２の記憶手段から次にキャッシュメ
   モリに書き込むブロックを判定する判定手段を備えたこ
   と、繰り返しアクセスされるブロックを優先してキャッ
   シュメモリの中に残すことを特徴とするキャッシュメモ
   リにおける置き換え制御装置。