JP2850340B2 - キャッシュメモリ制御回路 - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明はキャッシュメモリ制御回路に関し、特にキャ
ッシュメモリの格納データを全て読出す際のキャッシュ
メモリ制御回路に関する。

従来技術 ある種の情報処理装置では、メモリアクセスタイムの
高速化のために、キャッシュメモリと呼ばれる主記憶に
比べて小容量で高速なメモリを演算処理装置と主記憶装
置の間に置くことがある。主記憶の一部のコピーをこの
キャッシュメモリに格納しておき、プロセッサからはキ
ャッシュメモリが主記憶に見える様にすることにより、
プロセッサのアクセスがキャッシュに存在する領域に対
して行なれわれている間（キャッシュヒット）は、高速
なメモリアクセスタイムを提供するものである。この場
合主記憶とキャッシュメモリとのコピーをブロックとい
う単位で管理する。ブロックはキャッシュメモリの全容
量よりも小さく、通常数バイトから数十バイトである。

メモリアクセスがキャッシュメモリに存在しない領域
に対して行なわれた場合（キャッシュミス）には、ブロ
ック単位に主記憶との入れ換えを行なう。

キャッシュメモリはストアアクセスの取扱いに関して
次の２つの方式がある。その１つはストアスルー方式で
あり、この方式では、ストアアクセスはキャッシュメモ
リと主記憶とに対して同時に行われる。ストアクセスが
キャッシュミスであっても、主記憶との入れ換えは行な
われない。

他の１つはストアイン方式であり、この方式では、ス
トアアクセスはキャッシュメモリに対してのみ行なわれ
る。ストアアクセスがキャッシュミスとなったとき、主
記憶との入れ換えが行なわれる。

前述した様に、プロセッサからはキャッシュメモリの
内容は主記憶と同じに見えるため、キャッシュメモリの
内容を意識して読出すことは通常必要ない。しかし、キ
ャッシュメモリの異常時（設計ミス、障害）には主記憶
とは別にキャッシュメモリの内容を読出して、プロセッ
サのアクセスの履歴を知りたい場合がある。また、前述
のストアイン方式を採用するキャッシュメモリにおいて
は、ある時点の主記憶の内容は、キャッシュメモリにの
みなされたストアアクセスが反映されていないので、主
記憶と同時にキャッシュメモリの内容も読出す必要があ
る。

キャッシュメモリの内容の読出し方法としては、次の
方法が考えられる。キャッシュメモリの読出し単位に対
して、専用の読出し線を設ける方法と、いわゆるシフト
法により、キャッシュメモリの読出しレジスタを読出す
方法とが考えられる。いずれの方法であっても、キャッ
シュメモリをアドレスするアドレスレジスタの内容を順
次変えてアドレス数だけの回数の読出しを行なう必要が
ある。前者の方法は高速であるが、多くの信号線が必要
になり、ハードウェアの増加及び信頼性の低下を招く。
そこで、もっぱら後者の方法が採用される。この方法
（シフト法と言う）は前者の方法に比べて、読出しに多
くの時間がかかる。そのため、読出し時間の短縮が望ま
れる。

シフト法によるキャッシュメモリの読出し時間に関し
ては大略次の式が成立する。

T_(sec)＝Ａ・Ｓ・＋Ｂ・Ca＋Ｃ ……（１） ここで、Ｓは全メモリ読み出しに必要なシフト回数
（回）（Ca/D:Dは１回のシフトで読出せるビット数）,C
aは全メモリ容量（bit数［bit］,Aはシフトあたりの処
理時間［sec/回］Ｂはメモリ容量に比例する処理時間
［sec/bit］,Cはメモリ読出し動作に必要な固定時間［s
ec］を夫々示している。

Ａはシフト動作を行なう時の環境設定などの時間、Ｂ
は、シフトアウトを行なった後の目的情報の抽出や、設
定に費される時間である。Ｃは、メモリ読出し指令を診
断用のプセッサのコンソールからや、診断プログラムか
ら受取り、各種パラメータの設定などに費される時間で
ある。

一般に、ＡはＢに比べて大きく、一回当りのシフトデ
ータ数によらないことが判っている。それは、Ｂがデー
タの論理的、算術的演算による、フィールド抽出やデー
タ整形などのCPU処理を主にしているのに対して、Ａは
テーブル索引などのメモリアクセスや、他装置などとの
インタフェース処理を主にしているからである。

前述のシフト法によりキャッシュメモリの読出しを行
なう場合にも、読出し幅を大きくすればシフト回数が減
少するので、読出し時間が大幅に短縮するが、通常、キ
ャッシュメモリの読出しレジスタとしては、処理装置が
メモリアクセス時に必要とするデータ幅のレジスタを用
意すればよく、キャッシュメモリの読出しのために幅の
広いレジスタを用意するのは、読出しレジスタが通常32
ビットから72ビットあることや、キャッシュメモリのメ
モリ構成をキャッシュメモリの読出しにあわせて作らな
いことなどを考え合わせるとあまり現実的でない。

一般に、キャッシュメモリ容量は64k〜1024kビットで
あり、従来のマシンで、はシフト動作を数千回も行なわ
ないと、キャッシュメモリの読出しができないので読出
し時間は増々パラメータＡに支配されることになる。

発明の目的 本発明の目的は、キャッシュメモリの全内容の読出し
時間の短縮化を図ったキャッシュメモリ制御回路を提供
することである。

発明の構成 本発明によるキャッシュメモリ制御回路は、キャッシ
ュメモリをリードモードに維持する手段と、このリード
モード時に前記キャッシュメモリのリードアドレスを順
次歩進する手段と、この歩進手段で歩進されたリードア
ドレスに従って前記キャッシュメモリより読出されたデ
ータを格納するデータバッファと、このデータバッファ
のライトアドレスをリードモード時に順次歩進する手段
とを有することを特徴とする。

発明の原理 最近の高速化を図った情報処理装置においては、演算
回路が必要とするデータを、他の要因や制御のステップ
間の待ち合せ用に設けられたデータバッファと呼ばれる
複数ワードのレジスタ群に格納するようになっている。
この場合、キャッシュメモリの読出しデータを当該デー
タバッファのどのワード位置に格納するかは、演算装置
がキャッシュメモリに対してデータの要求を発するとき
に、その要求と共にデータバッファワードロケーション
（ワードアドレス）として付加するようになっている。
キャッシュメモリでは、このデータバッファワードロケ
ーションを当該要求と共に持ち廻り、アクセスリードデ
ータと共に演算装置へ送出する構成とされている。

そこで、本発明においては、このデータバッファとそ
のワードロケーションとに着目したものであり、キャッ
シュメモリをリードモードにしておいて、その間キャッ
シュメモリのリードアドレスを順次歩進させつつ内容を
読出し、このリードデータを当該データバッファに順次
格納してくようにし、その間このデータバッファワード
ロケーションも順次歩進するようにした構成とするので
ある。

実施例 以下に本発明の実施例につき図面を参照しつつ説明す
る。

第１図は本発明の一実施例のブロック図である。ま
ず、本実施例の動作説明の理解を容易にするために、通
常のキャッシュメモリリードアクセス時の動作について
説明する。

演算処理装置において、キャッシュアクセスの必要性
が発生すると、要求アドレスとデータバッファワードア
ドレスとがキャッシュアクセス要求とともに、信号線5
1,57および58を通じてキャッシュメモリへ送出される。
この時、キャッシュ読出しモード信号線（MD）75は論理
値０になっているので、各要求信号51,57,58はそれぞれ
アドレスセレクタ（AX）1,リクエストセレクタ（RX）２
およびデータバッファワードアドレスセレクタ（DX）３
を介し、更には信号線52,59,60を通じてアドレスレジス
タ（ADR）４、リクエストレジスタ（RQ1R）６およびデ
ータバッファワードアドレスレジスタ（DBA1R）７に格
納される。

次のサイクルで、ADR4の内容とアドレスアレイ（AA）
10の内容が比較が比較器12によって比較される。なお、
ここではキャッシュメモリの構成として、１レベル（ウ
ェイ若しくはコンパートメントとも言う）のセットアソ
シアティブ（ダイレクトマッピング）キャッシュメモリ
を想定している。ADR4の下位ビットでAA10がアドレッシ
ングされると同時に、データアレイ（DA）11も同一アド
レスでアドレッシングされる。

比較器12の出力が論理値１のとき（キャッシュヒット
と言う）、信号線66,オアゲート13,信号線68を通って、
アンドゲート14へ入力される。この時、RQ1R6の出力61
が論理値１であれば、アンドゲート14の論理条件が成立
して、論理値１がリクエリスレジスト２（RQ2R）15に格
納される。一方、DBA1R7に格納されたデータバッファワ
ードアドレスは、データバッファワードアドレシレジス
タ（DBA2R）16に格納される。

ADR14の下位ビットによってアドレッシングされたDA1
1の出力は信号線70を通じて、アンドゲート14の入力条
件が成立している時のみデータレジスタ（DRA）17に格
納される。

キャッシュリードアクセス要求がキャッシュメモリへ
送出されてから2T後、演算処理装置に対してキャッシュ
リードデータが信号線73を通じてデータバファ（DB）18
へ送られる。同時に、リプライ信号として、RQ2R15の出
力が信号線71を通じてデータバッファの書込みアドレス
として、DBA2R16の出力が信号線72を通じてDB18へ送ら
れる。信号線71はDB18の書込み許可（WE）信号として用
いられる。

次に、キャッシュ読出しモード（MD）75が論理値１の
場合について説明する。

この場合、ノット回路９の出力が論理値０となり、各
セレクタの状態は以下の様になる。セレクタAX1におい
て下位ビットは加算器５の出力が選択される。セレクタ
RX2においては、常に論理値１が入力されており、よっ
て常にリクエストありの状態となっている。セレクタDX
3においては、加算器８の出力が選択される。

また、MD75はオアゲート13に入力され、信号線68を常
に１（ヒット）にする。この状態でクロックを進める
と、DA11とデータバッファワードアドレスとが順次歩進
されつつDA11の読出しデータがDB18へ格納されることに
なる。仮にDB18のワード数が16ワードとすると、読出し
データがDB18に格納されるのは読出しの１サイクル後で
あるから、17サイクルクロックを進める前のアドレスか
ら16ワード分のDA11内のデータがDB18に格納される。こ
こで、DB18をシフトモードにしてシフトパスによりその
内容を読出すことができるのである。

最初にADR4,RQ1R6,DBA1R7をシフトパスによって０に
初期化しておけば、（DA11のアドレス）＋１クロックで
DA11の内容を全て読出すことができることになる。な
お、この場合、16ワードごとのDB18のシフトによる読出
し時には、ADR4は次に読むべきDA11のアドレスを指し、
DBA1Rは０となっているので、シフトモードの解除後は
そのままクロックを進めれば良い。

発明の効果 以上説明したように、本発明によれば、キャッシュ読
出しデータをデータバッファに格納し、一括して読出す
ので、シフト回数を減らすことができ、前述のキャッシ
ュ読出し時間の式（１）の第１項が小さくなるので、時
間の短縮が図れるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図である。 主要部分の符号の説明 5,8……＋１加算器 10……アドレスアレイ 11……データアレイ 18……データバッファ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】キャッシュメモリをリードモードに維持す
   る手段と、このリードモード時に前記キャッシュメモリ
   のリードアドレスを順次歩進する手段と、この歩進手段
   で歩進されたリードアドレスに従って前記キャッシュメ
   モリより読出されたデータを格納するデータバッファ
   と、このデータバッファのライトアドレスをリードモー
   ド時に順次歩進する手段とを有することを特徴とするキ
   ャッシュメモリ制御回路。