JP3407808B2 - コンピュータシステム - Google Patents

コンピュータシステム

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JP3407808B2
JP3407808B2 JP12186591A JP12186591A JP3407808B2 JP 3407808 B2 JP3407808 B2 JP 3407808B2 JP 12186591 A JP12186591 A JP 12186591A JP 12186591 A JP12186591 A JP 12186591A JP 3407808 B2 JP3407808 B2 JP 3407808B2
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ジョセフ・アンソニイ・ペトリーノ，ジュニア
サード エミール・ウィリアム・ブラウン，ザ
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
    • G06F12/0855—Overlapped cache accessing, e.g. pipeline

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はコンピュータシステムに
関し、特に、コンピュータシステムにおいて記憶動作を
実現するためのアクセス時間を短縮する方法及び装置に
関する。
【０００２】
【従来の技術】コンピュータシステムにおいて、情報を
検索するための主メモリのアクセスはシステムの動作時
間の相当の部分を占めることが多い。このため、最新の
システムでは、システムをスピードアップする目的でキ
ャッシュメモリを使用することが主流になってきてい
る。キャッシュメモリは相対的に容量の小さい高速ラン
ダムアクセスメモリを利用し、プロセッサが最近利用し
た命令やデータを、利用される形態で記憶している。こ
のように命令やデータをキャッシュメモリに記憶してお
けば、関連するプロセッサは主メモリからアクセスする
ときより速く命令やデータをアクセスできるのである。
キャッシングの基本理論は、一般に、最近利用された情
報は他の情報より早く使用される確率が高いということ
である。キャッシュメモリは、多くの場合、主メモリと
して使用されるランダムアクセスメモリより物理的に高
速であると共に、主メモリより速くアドレス指定可能で
あるように構成されている。たとえば、仮想メモリシス
テムの場合、キャッシュは主メモリをアクセスするため
に必要な物理アドレスを確定するためにメモリ管理装置
のルックアップ動作を経なくて良い。このようなキャッ
シング構成の動作によって、ある種の情報については、
コンピュータシステムの動作速度は大幅にアップした。
【０００３】特定のプロセッサと共に使用する目的で提
供されるキャッシュメモリには多くの形態がある。それ
ら様々な形態のキャッシュメモリの大半で、主メモリの
いくつかの異なる物理的記憶場所からの情報をキャッシ
ュメモリの同じ記憶場所にマッピングするようになって
いる。そのため、ある定まった時間の後に、キャッシュ
メモリの１つの位置に記憶されている情報をプロセッサ
が要求する別の情報と置き換えなければならないであろ
う。キャッシュメモリシステムの中には、情報がキャッ
シュメモリに導入されても、キャッシュメモリに書込ま
れた情報を直ちに主メモリへ転送せず、後のより都合の
良い時点までその情報を保持しているもの（戻し書込み
−ライトバック−システムと呼ばれている）がある。こ
のようなシステムはシステムバスの利用度が少ないの
で、より高速である。
【０００４】戻し書込みキャッシング構成においては、
新たな情報を記憶すべきキャッシュメモリの位置に存在
している有効情報はまだ主メモリへ転送されていないの
で、新たな情報を記憶すると、前の情報は失われること
になるであろう。このように、キャッシュミスのときに
は、データをキャッシュメモリに記憶できないのであ
る。このため、記憶命令はキャッシュミスの有無の検査
を要求するのが普通である。ミスがなければ、アクセス
された情報はキャッシュにあり、記憶を実行して良い。
この検査には余分の動作クロックサイクルが必要である
ので、クロックサイクルごとに１つの指令を実行するこ
とが期待されるパイプライン化コンピュータシステムに
おいては相当の遅延が生じる。
【０００５】
【発明が解決しようとする課題】従って、本発明の目的
は、コンピュータシステムの動作速度を増すことであ
る。本発明の別の、さらに特定的な目的は、記憶命令に
伴って、キャッシュに情報を記憶する前にキャッシュミ
スが起こるか否かを判定するためにキャッシュをアドレ
ス指定することが必要であるために起こる遅延を減少さ
せることである。
【０００６】
【課題を解決するための手段】本発明のこれらの目的及
びその他の目的は、キャッシュメモリと、キャッシュメ
モリに記憶すべきデータを緩衝する手段と、キャッシュ
メモリがアクセスされた情報を保持しているか否かを判
定するためにキャッシュメモリを検査する手段と、キャ
ッシュミスに応答して、情報が緩衝する手段から出る前
に記憶動作を終了させる手段とを具備するシステムにお
いて実現される。
【０００７】本発明のこれらの目的と特徴並びに他の目
的と特徴は、添付の図面と共に以下の詳細な説明を参照
することによりさらに良く理解されるであろう。尚、図
面中、いくつかの図を通して、同じ図中符号は同じ素子
を指す。
【０００８】
【表記法及び用語】以下の詳細な説明の中には、コンピ
ュータメモリ内部のデータビットに対する動作をアルゴ
リズムや記号表示によって提示している部分がある。そ
のようなアルゴリズムによる説明及び表示は、データ処
理技術に熟達する人がその作業の内容を同じ分野の他の
当業者に最も有効に伝達するために使用する手段であ
る。ここでは、また、一般にも、アルゴリズムは所望の
結果に至る首尾一貫したステップのシーケンスである。
それらのステップは物理的な量の物理的な操作を必要と
するステップである。通常、それらの量は記憶，転送，
組み合わせ，比較及びその他の方法による操作が可能で
ある電気的信号又は磁気信号の形態をとるが、必ずそう
でなければならないというわけではない。場合によって
は、主に一般に使用されている用語であるという理由に
より、それらの信号をビット，値，要素，記号，文字，
項，数などと呼ぶと好都合であることがわかる。ただ
し、それらの用語及びそれに類する用語は、全て、適切
な物理的な量と関連させるべきものであり、そのような
量に便宜上付されたラベルであるにすぎないということ
を忘れてはならない。
【０００９】さらに、実行される動作を、オペレータが
実行する知的動作と一般に関連している加算又は比較な
どの用語で呼ぶ場合が多いが、ここで説明する、本発明
の一部を成す動作のいずれにおいても、そのようなオペ
レータの能力は不要であり、多くの場合に望ましくな
い。動作は機械の動作である。本発明の動作を実行する
のに有用な機械には、汎用デジタルコンピュータ又は他
の同様の装置がある。いずれの場合にも、コンピュータ
を動作させる際の動作の方法と、計算それ自体の方法と
の明確な区別に留意すべきである。本発明は、電気的信
号又はその他の物理的（たとえば、機械的，化学的）信
号を処理して、別の所望の物理的信号を発生させるのに
際してコンピュータを動作させる装置及び方法ステップ
に関する。
【００１０】
【実施例】そこで、図１に関して説明すると、図１に
は、本発明に従って構成したメモリ装置１０がブロック
線図の形で示されている。メモリ装置１０はランダムア
クセスメモリ１２のアレイを含む。好ましい実施例で
は、このランダムアクセスメモリ１２は複数の超高速メ
モリデバイスから構成されている。コンピュータシステ
ムの少なくとも一部で、ランダムアクセスメモリ１２を
キャッシュメモリとして使用する。制御回路１４はラン
ダムアクセスメモリ１２と関連している。好ましい実施
例の制御回路１４は、従来の技術では良く知られている
方式に従って、選択された入力信号に応答して何らかの
出力信号を発生する状態機械であっても良い。たとえ
ば、制御回路１４はアクセスされているアドレスを表す
入力信号と、書込み制御信号と、書込み取り消し信号と
を受信する。書込み信号は書込み信号源１６から発生さ
れて、制御回路１４に直接供給される。アドレス信号は
プロセッサ（図示せず）などの供給源からアドレスレジ
スタ１７に供給される。一連の論理素子がアドレスレジ
スタ１７のアドレス信号を使用して、制御回路１４に供
給すべき制御信号を発生する。書込み取り消し信号は、
ランダムアクセスメモリ１２の記憶アクセス時にキャッ
シュミスが起こったか否かを判定する回路から供給され
る。
【００１１】アドレスレジスタ１７は複数本の信号線を
介して第１のアドレスバッファレジスタ２０に接続して
いる。利用する信号線の数は、特定のコンピュータシス
テムにおいて１つのアドレスの全てのビットを第１のア
ドレスバッファレジスタ２０へ並行に転送するのに十分
な数である。同じように、第１のアドレスバッファレジ
スタ２０は同じ数の信号線を介して第２のアドレスバッ
ファレジスタ２１に接続している。第１のアドレスバッ
ファレジスタ２０と、第２のアドレスバッファレジスタ
２１とは、それぞれ、アクセス中の１つのアドレスをメ
モリ装置１０に記憶する回路から構成されている。尚、
本発明が提供する成果を発生させるために形成されたパ
イプラインの中では、回路をごくわずかに変形させた上
で、どのような数のバッファを使用しても差し支えな
い。
【００１２】ランダムアクセスメモリ１２に記憶すべき
データは、プロセッサ（図示せず）などの供給源からデ
ータレジスタ１８に供給される。アドレッシング構成と
同じように、データレジスタ１８は複数本の信号線を介
して第１のデータバッファレジスタ２３に接続してい
る。利用する信号線の数は、特定のコンピュータシステ
ムにおいて１回の記憶動作でランダムアクセスメモリ１
２に記憶すべきデータの全てのビットを第１のデータバ
ッファレジスタ２３へ並行に転送するのに十分な数であ
る。第１のデータバッファレジスタ２３は同じ数の信号
線を介して第２のデータバッファレジスタ２４に接続し
ている。第１のデータバッファレジスタ２３と、第２の
データバッファレジスタ２４とは、それぞれ、メモリ装
置１０に記憶されているデータを記憶する回路から構成
されている。この場合にも、データバッファレジスタの
数は２つに限定されているわけではないが、レジスタ段
を２つだけにすると本発明の説明が容易になるため、こ
こでは２つのレジスタを使用している。
【００１３】マルチプレクサ２６はアドレスレジスタ１
７と、第２のアドレスバッファレジスタ２１とから入力
を直接受信する。同様に、マルチプレクサ２７はデータ
レジスタ１８と、第１のデータバッファレジスタ２３及
び第２のデータバッファレジスタ２４の双方から入力を
直接受信する。マルチプレクサ２６及び２７は、それぞ
れ、ランダムアクセスメモリ１２の特定のアドレスに記
憶すべき情報として選択された情報が従来の技術におい
て良く知られている方式に従ってランダムアクセスメモ
リ１２に記憶されるように、ランダムアクセスメモリ１
２に入力を供給する。
【００１４】１対の比較器２８及び２９は、制御回路１
４へ送信されるアドレス入力の比較の結果を供給する。
これらの比較器はアドレスレジスタ１７から入力をそれ
ぞれ直接に受信する。比較器２８は第１のアドレスバッ
ファレジスタ２０に記憶されているアドレスをさらに受
信し、一方、比較器２９は第２のアドレスバッファレジ
スタ２１に記憶されているアドレスをさらに受信する。
【００１５】ランダムアクセスメモリ１２はデータアウ
ト信号を複数の信号線を介してマルチプレクサ３３に供
給する。マルチプレクサ３３はマルチプレクサ２７から
もデータを直接受信する。マルチプレクサ３３から転送
されたデータはデータアウトレジスタ３４に供給され
る。このデータアウトレジスタ３４はランダムアクセス
メモリ１２の出力を利用するのに十分な時間を与えるよ
うに動作する。
【００１６】先に説明したように、従来のシステムにお
いては、記憶命令はキャッシュミスの有無に関する検査
を要求するのが普通である。キャッシュミスがなけれ
ば、アクセスされた情報はキャッシュメモリにあるの
で、記憶動作を実行して良い。そのためには、数クロッ
クサイクル分、動作を遅延させる必要があり、クロック
サイクルごとに指令を１つ実行することが期待されてい
るパイプラインコンピュータシステムでは相当の遅延が
起こることになる。たとえば、カリフォルニア州マウン
テンビューの Sun Microsystems, Inc. の設計製造によ
る Scalable Processor Architecture（ＳＰＡＲＣ）コ
ンピュータなどの命令セット縮小型コンピュータ（ＲＩ
ＳＣ）で本発明を利用することが期待されている。
【００１７】このようなシステムにおいてキャッシュミ
スの検査によって発生する遅延を防ぐために、本発明の
メモリ装置１０は第１のアドレスバッファレジスタ２０
と、第２のアドレスバッファレジスタ２１と、第１のデ
ータバッファレジスタ２３と、第２のデータバッファレ
ジスタ２４とを利用して、キャッシュのタグ部分が記憶
動作に際してアクセスされたアドレスでミスが起こった
か否かを判定することを可能にするのに十分な時間が与
えられるように、ランダムアクセスメモリ１２に緩衝入
力を提供する。この緩衝入力によって、パイプライン
は、従来のシステムにおいてキャッシュミスの有無を検
査するために通常必要であった停止を伴わずに動作を続
けることができ、そのため、メモリ装置１０の動作速度
は相当に増す。
【００１８】再び図１を参照して説明すると、読取り動
作の場合、第１のクロックサイクルの間に、読取るべき
アドレスをアドレスレジスタ１７に記憶する。キャッシ
ュメモリ又はその他のメモリからデータが得られるの
で、データレジスタ１８にデータを記憶することはな
い。次のクロックサイクルでは、アドレスレジスタ１７
のアドレスをマルチプレクサ２６によりランダムアクセ
スメモリ１２に供給する。これが読取り動作の正常な経
路である。
【００１９】これに対し、記憶動作のときには、第１の
クロックサイクルの間にアドレスをアドレスレジスタ１
７に供給すると共に、記憶すべきデータをデータレジス
タ１８に記憶する。様々な動作方式において、データが
アドレスを１クロックサイクルだけ遅延させる場合があ
ることはわかるであろう。しかしながら、ここでは、動
作を理解しやすくするために、、データと、そのデータ
に関わるアドレスとは同じクロックサイクルで供給され
るものと考える。次のクロックサイクルで、アドレスを
第１のアドレスバッファレジスタ２０に記憶すると共
に、データを第１のデータバッファレジスタ２３に記憶
する。尚、第１のアドレスバッファレジスタ２０及び第
１のデータバッファレジスタ２３に情報が記憶されるの
は記憶時のみであることに注意すべきである。次の記憶
動作が現れると、第１のアドレスバッファレジスタ２０
のアドレスと、第１のデータバッファレジスタ２３のデ
ータは、第２のアドレスバッファレジスタ２１と、第２
のデータバッファレジスタ２４とへそれぞれクロックさ
れる。これにより、新たな情報をランダムアクセスメモ
リ１２の当該アドレスに記憶することが必要になる前に
システムがランダムアクセスメモリ１２にそのアドレス
情報が記憶されているか否かを判定するための試験を実
行できる２つのクロックサイクルが少なくとも与えられ
る。その後、次の記憶動作が現れると、制御回路１４か
らランダムアクセスメモリ１２へ送信される書込みイネ
ーブル信号により、第２のアドレスバッファレジスタ２
１のアドレスと、第２のデータバッファレジスタ２４の
データとはアドレスを指定されたランダムアクセスメモ
リ１２の位置にクロックされる。しかしながら、記憶動
作に際してアクセスされたアドレスがランダムアクセス
メモリ１２にない場合には、書込みイネーブル信号は供
給されず、書込み動作は取り消されるので、ランダムア
クセスメモリ１２のアドレス指定位置に対して情報の重
ね書きが起こることはない。
【００２０】２つの比較器２８及び２９は、あるアドレ
スへの記憶は行われたが、第１のデータバッファレジス
タ２３と、第２のデータバッファレジスタ２４とより構
成されるパイプラインを介してその情報がまだ伝搬して
いないために、ランダムアクセスメモリ１２に情報がま
だ存在していない状況の下で、読取り動作を起こさせる
ために利用される。比較器２８及び２９は、アドレスレ
ジスタ１７で読取るべきアドレスパイプラインのレジス
タ段に保持されているアドレスと比較する。読取り動作
時に、アドレスレジスタ１７のアドレスが第１のアドレ
スバッファレジスタ２０又は第２のアドレスバッファレ
ジスタ２１のいずれかのアドレスに匹敵する場合、制御
回路１４は関連する第１のデータバッファレジスタ２３
又は第２のデータバッファレジスタ２４のアドレスをマ
ルチプレクサ２７により選択させ、ランダムアクセスメ
モリ１２に記憶すべき情報を待たずに、そのアドレスを
マルチプレクサ３３を介してデータアウトレジスタ３４
に直接供給させる。
【００２１】図２のタイミング図を参照すると、メモリ
装置１０の動作をさらに良く理解できるであろう。図２
の一番上には、いくつかのシステムクロックサイクル１
から９を示してある。図の左端には様々な信号を挙げ
た。図２は、それらのクロックサイクルの間の信号の状
態をそれぞれ示している。
【００２２】図２からわかるように、クロックサイクル
ごとに、新たなアドレスが入力アドレス線を介してアド
レスレジスタ１７に供給される。アドレスレジスタ１７
の出力は入力を１クロックサイクルだけ遅延させる。図
２の例では、アドレス２，３及び４は書込むべきアドレ
スであるので、書込み入力信号はクロックサイクル２〜
４の間に制御回路１４に供給される。これらの信号は、
その時点でデータ線を介してデータレジスタ１８に対す
る入力として供給されるデータ信号をランダムアクセス
メモリ１２に記憶すべきであることを制御回路１４に指
示する。さらに、これらの信号は、データと関連するア
ドレスを第１のアドレスバッファレジスタ２０へクロッ
クすべきであることを制御回路１４に指示する。そこ
で、クロックサイクル４，５及び６で、アドレス２，３
及び４はアドレスレジスタ１７から第１のアドレスバッ
ファレジスタ２０へそれぞれ順次クロックされ、また、
それらのアドレスと関連するデータはデータレジスタ１
８から第１のデータバッファレジスタ２３へそれぞれク
ロックされる。
【００２３】尚、第１のアドレスバッファレジスタ２０
及び第１のデータバッファレジスタ２３についてクロッ
クサイクル１〜３の間に記入してある疑問符により示す
ように、クロックサイクル１〜３の間にこれらのレジス
タにある情報は不定であり、メモリ装置１０の動作には
重要な意味をもっていない。これは、バッファレジスタ
が先入れ先出し回路であって、記憶サイクルが起こった
ときにのみ充填されるからである。このために、アドレ
ス１はバッファパイプラインに記憶されないのである。
このように、クロックサイクル５になって、アドレス３
の情報が第１のアドレスバッファレジスタ２０及び第１
のデータバッファレジスタ２３に記憶されるときに、第
１のアドレスバッファレジスタ２０及び第１のデータバ
ッファレジスタ２３の信号（アドレス２）は第２のアド
レスバッファレジスタ２１及び第２のデータバッファレ
ジスタ２４に記憶される。同じようにして、クロックサ
イクル６の間に、アドレス４の情報が第１のアドレスバ
ッファレジスタ２０及び第１のデータバッファレジスタ
２３に記憶されるときに、第１のアドレスバッファレジ
スタ２０及び第１のデータバッファレジスタ２３の信号
（アドレス３）は第２のアドレスバッファレジスタ２１
及び第２のデータバッファレジスタ２４に記憶される。
第２のアドレスバッファレジスタ２１及び第２のデータ
バッファレジスタ２４に情報が入れば、ランダムアクセ
スメモリ１２に書込むべくその情報を利用することがで
きる。尚、クロックサイクル６の後には、第１のアドレ
スバッファレジスタ２０及び第１のデータバッファレジ
スタ２３をその後の動作に必要なものとするような記憶
動作はそれ以上実行されないので、アドレス４信号とデ
ータ４信号は第１のアドレスバッファレジスタ２０及び
第１のデータバッファレジスタ２３にそれぞれ保持され
る。同じように、クロックサイクル６の後には、記憶動
作はそれ以上実行されないので、第２のアドレスバッフ
ァレジスタ２１はアドレス３信号を保持し、第２のデー
タバッファレジスタ２４はデータ３信号を保持してい
る。
【００２４】図２では、ランダムアクセスメモリ１２に
対するアドレス入力と、データ入力とをそれぞれＡ信
号，Ｄ信号として示している。先に説明した通り、動作
が読取り動作である場合、ランダムアクセスメモリ１２
に対するアドレス入力はマルチプレクサ２６によりアド
レスレジスタ１７から直接供給される。このように、ク
ロックサイクル２，６，７及び８のとき、アドレスレジ
スタ１７のアドレスはマルチプレクサ２６によりランダ
ムアクセスメモリ１２に供給される。読取り動作時には
データは不要であるので、これらのクロックサイクルの
間のＤ入力に関する情報は疑問符により表されている。
【００２５】これに対し、ランダムアクセスメモリ１２
に情報が記憶されるのは、記憶動作が発生したときだけ
である。記憶情報はマルチプレクサ２６及び２７により
第２のアドレスバッファレジスタ２１と、第２のデータ
バッファレジスタ２４とからそれぞれ読取られるが、ク
ロックサイクル３で第１の記憶アドレスがアドレスレジ
スタに現れたときには、これらのバッファレジスタはま
だ充填されていないので、そのクロックサイクルの間に
書込みイネーブル信号が発生していたとしても何の動作
も起こらない。しかしながら、クロックサイクル５に入
ると、アドレス信号とデータ信号は第２のアドレスバッ
ファレジスタ２１及び第２のデータバッファレジスタ２
４に記憶されているので、書込みイネーブル信号が現れ
たときには、この情報はランダムアクセスメモリ１２に
記憶される。記憶動作が動作のパイプラインに遅延を発
生させることなく、記憶動作に際してアクセスされたア
ドレスでミスが起こったか否かを確認するための時間を
システムに与え始めた後、２クロックサイクルを経て、
書込み取り消し信号は発生して良い（書込み取り消し信
号はクロックサイクル４でアドレス２を取り消すために
印加されると考えられる）。その結果、システムは従来
のシステムよりかなり速い速度で動作する。
【００２６】クロックサイクル８でアドレス線に現れる
信号に注意すべきである。これは、ランダムアクセスメ
モリ１２にまだ記憶されてはいないが、第２のアドレス
バッファレジスタ２１にはあるアドレスであるアドレス
３に対する読取り信号である。アドレスレジスタのこの
アドレスは比較器２９により第２のアドレスバッファレ
ジスタ２１のアドレスと比較され、制御回路１４にマル
チプレクサ２７及びマルチプレクサ３３をイネーブルさ
せる。そこで、マルチプレクサ２７及び３３は第２のデ
ータバッファレジスタ２４のデータを前述のようにデー
タアウトレジスタ３４へ転送する。本発明の１つの特別
な利点は、本発明を実現するために必要なハードウェア
の量はごく少ないので、ハードウェアをランダムアクセ
スメモリチップに直接配置することができ、従って、デ
ータ経路やアドレス経路の複雑な相互接続をチップの中
で行えるため、システムのその他の部分について複雑さ
は軽減し、ピンの数も少なくてすむのである。
【００２７】以上、好ましい実施例に関して本発明を説
明したが、当業者により本発明から逸脱せずに様々な変
形や変更を実施し得ることは理解されるであろう。従っ
て、本発明は特許請求の範囲によって評価されるべきで
ある。
【図面の簡単な説明】
【図１】本発明に従って構成したキャッシュメモリ装置
のブロック線図。
【図２】本発明を利用する代表的な動作の中で起こる事
象のシーケンスを示すタイミング図。
【符号の説明】
１２ ランダムアクセスメモリ １４ 制御回路 １６ 書込み信号源 １７ アドレスレジスタ １８ データレジスタ ２０ 第１のアドレスバッファレジスタ ２１ 第２のアドレスバッファレジスタ ２３ 第１のデータバッファレジスタ ２４ 第２のデータバッファレジスタ ２６，２７ マルチプレクサ ２８，２９ 比較器 ３３ マルチプレクサ ３４ データアウトレジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョセフ・アンソニイ・ペトリーノ，ジ ュニア アメリカ合衆国 94306 カリフォルニ ア州・パロ アルト・レッド ウッド サークル 3730 (72)発明者 エミール・ウィリアム・ブラウン，ザ サード アメリカ合衆国 44121 オハイオ州・ クレベランド ハイツ・イエローストー ン ロード・1374 (56)参考文献 特開 昭63−20639（ＪＰ，Ａ) 特開 昭58−161059（ＪＰ，Ａ) 特開 平１−305452（ＪＰ，Ａ) 特開 昭63−47857（ＪＰ，Ａ) 特開 昭62−174846（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/08 G06F 12/12

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 キャッシュメモリであって、 アドレス入力、データ入力、書き込み可能入力、および
    データ出力を有する、情報をキャッシュするランダムア
    クセスメモリ（ＲＡＭ）のアレイを備え、 前記ＲＡＭへ送られたアクセスに応じてキャッシュヒッ
    トまたはキャッシュミスが生じたかどうかを判定する回
    路手段を備え、書込み動作に応じてキャッシュミスが判
    定されると、書込み取り消し信号を発生して当該キャッ
    シュデータのライトバック動作を行えるようにされてお
    り、 前記ＲＡＭの前記アドレス入力に結合されたアドレスバ
    ッファ手段であって、アドレス入力用アドレスレジスタ
    および１以上のアドレスレジスタを含み、受けた書込み
    動作に対応する１以上のアドレスについて、前記回路手
    段におけるキャッシュミスかキャッシュヒットかの判定
    中、バッファ動作を行うアドレスバッファ手段を備え、 前記ＲＡＭの前記データ入力に結合されたデータバッフ
    ァ手段であって、データ入力用データレジスタおよび１
    以上のデータレジスタを含み、受けた書込み動作に対応
    する１以上のデータについて、前記回路手段におけるキ
    ャッシュミスかキャッシュヒットかの判定中、バッファ
    動作を行うデータバッファ手段を備え、 ＲＡＭの前記アレイと前記回路手段とに結合されてい
    て、書込み／読取り可能信号をＲＡＭの前記アレイに選
    択的に結合する制御手段であって、前記回路手段による
    キャッシュミスの判定時には、当該書込み動作に係る前
    記データバッファからの前記データおよび前記アドレス
    バッファからの前記アドレスでもって当該キャッシュデ
    ータに上書きすることを、前記書込み取り消し信号に応
    じて阻止して、ライトバック動作を可能とする、制御手
    段を備え、 受けた読取り動作に付随のアドレスと、前記１以上のア
    ドレスレジスタ中のアドレスとの間でアドレス比較し、
    アドレス一致の際に、前記受けた読取り動作により要求
    されたデータをデータバッファから選択する、比較回路
    を備え、 前記ＲＡＭの前記データ出力および前記データバッファ
    の出力に結合された出力手段を備え、前記比較回路によ
    り選択されたデータが、書込み動作の完了前に、前記出
    力手段により前記データバッファから読み取られるよう
    にされている、ことを特徴とするキャッシュメモリ。
  2. 【請求項２】 データ入力とアドレス入力を有するキャ
    ッシュメモリを備えているコンピュータシステムにあっ
    て、前記キャッシュメモリに対する書き込み動作におい
    て情報の格納をする前にキャッシュヒットまたはキャッ
    シュミスを判定するために生じる、前記キャッシュメモ
    リに対する前記書き込み動作を遅らせる必要性を、回避
    するための方法であって、前記キャッシュメモリに送られる、前記書き込み動作に
    関連したアドレスをアドレスバッファに転送するステッ
    プを備え 、前記キャッシュメモリに送られる、前記書き込み動作に
    関連したデータをデータバッファに転送するステップを
    備え 、前記アドレスが前記アドレスバッファにあり且つ前記デ
    ータが前記データバッファにある間に、前記キャッシュ
    メモリに対しての前記書き込み動作について、キャッシ
    ュヒットまたはキャッシュミスであるかどうかを、前記
    コンピュータシステムの停止を生じさせることなく、判
    定するステップを備え 、書込み動作に応じてキャッシュミスが判定されると、当
    該キャッシュデータのライトバック動作を行えるよう、
    書込み取り消し信号を発生するステップを備え 、キャッシュミスでなくキャッシュヒットが判定される
    と、前記キャッシュメモリが、前記アドレスバッファか
    ら前記アドレスを読み取り、且つ、前記データバッファ
    から前記データを読み取ることを、可能とするステップ
    を備え 、キャッシュミスが判定されたときには、当該キャッシュ
    データに上書きすることが前記書込み取り消し信号に応
    じて阻止されて、ライトバック動作が可能とされ 、 前記キャッシュメモリに対する読取り動作に付随のアド
    レスと、前記アドレスバッファ中のアドレスとを比較す
    るステップを備え、 アドレスの一致が検出された際に、前記データバッファ
    から前記読取り動作に付随のデータをデータ出力用レジ
    スタへとコピーするステップを備える、 ことを特徴とする方法。
  3. 【請求項３】 キャッシュメモリであって、アドレス入力、データ入力、書き込み可能入力、および
    データ出力を有する、情報をキャッシュするランダムア
    クセスメモリ（ＲＡＭ）のアレイを備え、 前記ＲＡＭへ送られたアクセスに応じてキャッシュヒッ
    トまたはキャッシュミスが生じたかどうかを判定する回
    路手段を備え、書込み動作に応じてキャッシュミスが判
    定されると、書込み取り消し信号を発生して当該キャッ
    シュデータのライトバック動作を行えるようにされてお
    り 、アドレスバッファ入力を有するとともに、前記ＲＡＭの
    前記アドレス入力に結合されたアドレスバッファ出力を
    有するアドレスバッファ手段であって、受けた書込み動
    作に対応する１以上のアドレスについて、前記回路手段
    におけるキャッシュミスかキャッシュヒットかの判定
    中、バッファ動作を行うアドレスバッファ手段を備え 、データバッファ入力を有するとともに、前記ＲＡＭの前
    記データ入力に結合されているデータバッファ出力を有
    するデータバッファ手段であって、受けた書込み動作に
    対応する１以上のデータについて、前記回路手段におけ
    るキャッシュミスかキャッシュヒットかの判定中、バッ
    ファ動作を行うデータバッファ手段を備え 、ＲＡＭの前記アレイと前記回路手段とに結合されてい
    て、書込み／読取り可能信号をＲＡＭの前記アレイに選
    択的に結合する制御手段であって、前記回路手段による
    キャッシュミスの判定時には、当該書込み動作に係る前
    記データバッファからの前記データおよび前記アドレス
    バッファからの前記アドレスでもって当該キャッシュデ
    ータに上書きすることを、前記書込み取り消し信号に応
    じて阻止して、ライトバック動作を可能とする、制御手
    段を備え 、 受けた読取り動作に付随のアドレスと、前記１以上のア
    ドレスレジスタ中のアドレスとの間でアドレス比較し、
    アドレス一致の際に、前記受けた読取り動作により要求
    されたデータをデータバッファから選択する、比較回路
    を備え、 前記ＲＡＭの前記データ出力および前記データバッファ
    の出力に結合された出力手段を備え、前記比較回路によ
    り選択されたデータが、書込み動作の完了前に、前記出
    力手段により前記データバッファから読み取られるよう
    にされている、ことを特徴とするキャッシュメモリ。
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