JPH07506921A - コンピュータ・システムにおける主記憶装置のアクセス時間とキャッシュ・メモリのサイズを最小限にするためのキャッシュへの先取り - Google Patents

コンピュータ・システムにおける主記憶装置のアクセス時間とキャッシュ・メモリのサイズを最小限にするためのキャッシュへの先取り

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JPH07506921A JP5515806A JP51580693A JPH07506921A JP H07506921 A JPH07506921 A JP H07506921A JP 5515806 A JP5515806 A JP 5515806A JP 51580693 A JP51580693 A JP 51580693A JP H07506921 A JPH07506921 A JP H07506921A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 コンピユー夕・／ステｌ・における主記憤，装置のアクセス時間とキヤ，／，・ メモリのサイズを　小限にするためのキヤツシユへの！取り及乳囚分野 本発明はコンビエータ・アーキテクチャの分野に関する。本発明は特にデータ・ アクセス時間を改良するためのキャッシュ・メモリ・システムに関１−る。
ユ班旦五塁 コンピュータ・システム用の高性能主記憶装置用にダイナＬノクＲＡＭ　（　ｒ ＤＲＡＭＪ　）を使用することは、スタティノク１ζ八Ｍ（ｒｓＲ八Ｍへ）を使 用した場合よりもコストが低い場合が多い。しかしながら、ＤＲＡＭは一般にＳ ＲＡＭよりもかなり低速である。
主プロセツサの性能に関して、ＤＲＡＭのアクセス時間が遅いという影響を少な くする一般的な技術は、キヤ・ノシュ・メモリを使用することである。キャッシ ュ・メモリは限定されたサイズの高速記１Ｊ！装置であり、通常は主記憶装置の 選択された記憶域を反映する、データ・ラインとして知られているデータ・ブロ ノクを記憶するＳＲＡＭから成っている。キヤツシユ・メモリはそれが反映する １記憶装置よりもサイズが小さい。すなわち、キヤツシユ・メモリは代表的には 完全にアドレス指定可能ではなく、各データ・ライン毎にタグ・フィールドを記 憶しなければならない。タグ・フィールドは特定のデータ・ラインに対応する主 記憶のアドレスを特定する。
主プロセツサが、読出し要求と、主記憶装置に記憶された所望のデータに対応す るアドレスを発すると、受理されたアドレスをキヤツシユ・メモリのタグ・フィ ールドと比較することによってキヤツシユ・メモリがチェツクされる。所望のデ ータがキヤノシｊ内に記憶されている場合は、［ヒツトＪ状態が生じ、所望のデ ータを瞬時に主プロセッサ向１ノに活用できる。所望のデータがキャッシュ内に 記憶されていない場合は、［ミスＪ状態が生じ、所望のデータをより低速の１記 憶装置から取出さなければならない。ヒツト率が低いと１プロセツサの動作が低 速になるので、キヤツシユ・メモリ設ｚ１の代表的な目的はヒツト串を高めるこ とにある、、４ヤ、／ユ・メモリ・サブ／ステムでヒツト率を高めるための従来 技術の−・つば、−１−キやノノユと共に先取りバッファを使用Ｖることである 。先取りバッファは一！記＋！？装置から先取りされたデータを記↑ａするメモ リである。次の読出し要求のためのアドレスの予測に基づいて、データは次の読 出し要求の前に先取りバッファ内に理論的に先取りされる。主３己境装置が次の 読出し命令を発４″ると、予測が１１−確＋、（らば先取りバッファから所望の データを活用できる。代表的なしｔ来技術の／ステムでは、予測が正］７かった 場合、所望のデータが先取りバッファから主キ千ノ／ユに移動され、主プロセツ サに送られる。
しかＩ７ながら、主キャッシュ内に先取りデータを記ｆ！！する従来の先取り機 構は、高いしノド・１１を保持Ｖるために比較的大型の１キヤノンユ・メモリを 必Ｖとすることが多い。その理由は、主キヤノンユは一般に順アドレスである予 測可能なアドレスバス塞がれてしまうことが多いからである。残念ｌよことに、 キャソノユ・メモリが大型になる七コンピュータ・／ステムのコストが高くなり 、主プロセツサとオノヂノブの効率的なキャソンユを備えることができな（なる 場合が多い。
＆唯然炙ｎ互旦煎 本発明の目的の一つはコノピユータ・システムでのデータ・アクセス時間を最小 阻に短縮することにある。
本発明の別の目的は、比較的効率よく主記憶装置にキヤノンスをブリツノするこ とにある。
本発明の別の［１的はより大型のキャッシュ・メモリのヒツト率に匹敵する比較 的高いヒツト率の、比較的小型のキヤノンユ・メモリをコンビμ−タ・ンステ１ １に備えることにある。
本発明の更に別の目的は、マイクロプロセッサ・システムに配置するのに適した 効率が高いキ千）／ユ・メモリ・サブンテステムを提供することにある。
本発明の上記の、及びその他の目的は、コノピユータ・／ステムにおいて上記＋ ８装置のアクセス時間を短縮する方法と装置によって達成される。本発明のキ十 ノ／、、Ｉ・メモリ・サブ／ステムでは、主記憶装置に記憶されたデータ・ライ ンにり１応するアドレスが続出し要求と共に主プロセツサから受理される。この アドレスは命令先取りバッファ、データ先取りバッファ及び主キ千ノ／」によっ て受理される。先取りバッフ１の一つでヒツトが生ずると、データ・ラインが先 ＩＶリノくノファから読出され、主ブロセノ→ノに転送される。主キャノ／コの ヒ、１が生ずると、所望のデータが主記憶装置から先取りされ、主キヤノンユに 記憶され、主ブロセノ→Ｊに転送される。いずれの場合も（ヒツト又はミス）、 所望のデータが主プロ七ノ→Ｊに転送された後、予測アドレスが生成される。次 に、上記惧装置の予測アドレスに記憶された次のデータ・ラインがコニ記協装置 から先取りされ、適宜の先取りされたバッファに記憶される。その結果、予測で きないアドレスにあるデータだＩＪが主キヤ、ツユに記４Ｂされていることにな る。予測できるアドレスのデータは土手十ノ／ユを塞ぐことはなく、命令及びデ ータ先取りバッファ内に記憶される。
本発明のその池の目的、特徴及び利点は添（１図面及び下記の詳細な説明によっ て明らかにされる。
図面の筒中なス幻匹 本発明の一実施例を図示するが、本発明は添ｆＪ図面に限定されるもので１ｉな く、又、同一の参照符号は同一の素子を示すものである。
図１は分離されたキャッシュ・サブ／ステム・を使用したコノピユータ・／ステ ムの構成図である。
図２はプロセッサ・チップ上のキヤノンユ・→Ｊブノステノ・を有するコンピュ ータ・／ステムである。
図３は一つのキヤノンユ・メモリ・サブ／ステム用のアドレスとデータｔｙ路を 示した機能構成図である。
図４はキャッシュ・メモリ・づブ／ステムによって利用される方法の論理流れ図 である。
図５は先取り補助装置を使用したキヤノンユ・メモリ・づブ／ステムの！・−ド ウエアの構成図である。
図６は先取り補助装置をイｆするキャッシュ・メモリ・サブ／ステム・が利用Ｖ る方法の論理流れ図である。
図７はキャッシュ・サブ／ステムのストライド予測ハードウェアを示した［＋　 −Ｃある。
詳細な説明 図１はコノピユータ・システム５のアーキテクチャの構成図である。コンピュー タ・／ステム５はアドレス、データ及び制御ｌｌ　ｔｌ’１報をバス１５を経て キャノン、、ｌ・づブ／ステム２０へ又はキャッ／ユ・サブ／ステムから転送し 、転送されるプロセッサ１０をず■する。キャッシュ・サブ／ステムは１＾報を 高速バス３０を介して主記憶装置４０へ又は主記憶装ｒｆＩ４Ｑから転送し、転 送される。図１に示した実施例では、キヤノンユ・サブ／ステムはプロセッサｌ Ｏの外部の回路から成っている。率ヤ、／ユ・サブ／ステム２０はプロセッサ１ ０に対して機１ｉ１２的に即応性がある。言い換えると、プロセッサｌＯは、ご れが主記憶装置４０に直接接続されているかのように、バス１５を杆で続出し要 求とアドレスを発する。
後にＸｒ述するように、キヤノンコ・サブ／ステム２０はキャッシュの記憶スペ ースを最小用に留めつつ、キャノンｊのヒツト率を最大限高めることを援助する 。
図２は本発明の別の実施例を示し、フンピｊ−り・システム７のキャッシュ・サ ブ／ステム２Ｉがプロセッサ・デツプ１１内に位置している。一方、キヤ、／ユ ・サブ／ステム２１はバス３１を経て主記憶装置４１に結合されＣいる。
図３（ま図１のキヤノンユ・サブ／ステム２０を示している。キヤノンユ・サブ ／ステム２０はプロセッサ・インタフェース２１Ｏ１命令先取りバッフ１２２０ （Ｉｐｌｂ）、データ先取りバッファ２３０（ＤＩ）ｒｂ）、主キャノ／ｘ　２ ４０、及びメモリ・インタフ１−ス２５０を備えている。プロセッサ・インタフ 、−ス２１０はバスＩ６を杆てプロセッサ１０からアドレスを受理Ｖる。ブロセ ノ→Ｊ・イ／タフＸ−ス２１０はデータバス１７を経てプロセッサ１０に、又、 ブロセノ４３１０からデータを転送し、転送され、バス１８を杆てプロセッサ１ ０に、又、ブロセノづ１０から制御ｌｌ情報を転送し、転送される。バス１６． １７及び１８は図１に示したバスの一部である。
Ｉ　ｐ　ｌ　１１２２０はプロ七ノ”ｊＩＯ用のＡ　合を先取りし、バッファす る。、１ｐｌｂ　２２０はｒドレスＩｙ路５２を経てプロセッサ・イ／タフＳ− ス２１０から命令アドレスを受１ノるために結合され、データ経路５Ｇを経てプ ロセッサ・イノタフコース２１０に命令を転送する。Ｉｐｆｂ２２０はアドレス 経路６２を経てメモリ・インタフゴース２５０に予測命令アドレスを転送し、デ ータ経路６４を経て次の命令ラインを受けるように結合されている。
同様にして、Ｄｐ（ｂ２３０はプロセッサ１０川のデータを先取りし、バッファ する。Ｉ）　ｐ　ｒ　Ｉ）　２３０はアドレスバス５４を経てブロモ、４Ｊ・イ ノタフエース２１０からアドレスを受け、データ経路５８を経てデータをブロモ 、４）・インタフブース２１０に転送する。Ｉ）ｐｆｂ２３０はアドレス経路６ ６を紅′（予測データ・アドレスをメモリ・インタフェース２５０に転送し、デ ータ経路６８を打て次のデータ・ラインを受理する。
主キャッシュ２４０は１ｐｌｂ２２０によって先取りされない予測不１１シな命 令と、Ｉ）　ｐ　ｒ　＋）　２３０によって先取りされない予測不能なデータと を保存する。土キャッシュ２４０はマルチブレク＋＋２６０を打てプロセッサ・ イノタフコース２１Ｏからから命令アドレス５２又はデータ・ア１ルス５４のい ずれかを受理する。
主キャ、ツユ２４０にミス法曹が生じた場合は、主キヤ、、／ｊ２４０はメモリ ・インクフＪ−ス２５０にアドレス７４を転送し、データ７６をメモリ・インタ フェース２５０に、又、メモリ・インタフェース２５０から転送し、転送される 。
図４はキャッシュ・サブ／ステム２０が利用する方ｄ、の流れ図である。ブｒｌ 　ツク１００で、キヤノンユ・サブ／ステム２０はプロセッサ１０からの読出し 要求を受ｃノる。プロセッサ・インタフェース２１０はアドレスバス１６を経て 所望のアドレスを受ζプ、制御バス１８を紅て読出し要求信号を受ける。受理さ れたアｌルスｌｉ（＋）アドレス経路５２を経てＩ　ｐ　Ｉ　ｌ）　２２０に、 （２）アドレス経路５４を経てＩ）　ｐ　ｒ　＋）　２３０に、又、（３）マル チブレク→ノ２６０を経てよキャッシュ２４０に送られる。制御バス１８土の信 号は、読出し要求が命令の先取り川であるか、データの先取り用であるかを１行 水する。
制御信号１８が命令の先取りを指示した場合は、所望の命令について先取りハ、 ファがチプノクされる。これが行われるのは、ブロセノづ・インタフェース２１ ０が命令ア１゛レス５２をＩ　ｐ　Ｉ　ｂ　２２０に転送する時である。一方、 制御信号Ｉ８がデータの先取りを指示した場合は、ブロモｙ＠ｊ２１０がデータ ・“ｒドレス５４を＋）　ｐ　Ｉ　ｂ　２３０に転送した時に、データ先取りバ ッファがチェックされる。
判定ブロック主キャッシュ又は先取りバッファのしノドが生じない場合は、制− １−，４ヤノ／ユ装置１１５４０との間に転送される。
６はＬＲＵ法に基づいて置換えられる２５６のエントリを有する、４方向連せキ 盾の１２１−が検知されると、制御１ｉブロツク３７０に移行し、そこで制御装 置５５０はマルｆブレクリ制御信り５５５を発し、それによってマルチプレクサ ５６０はｆ測アドレス５２１を取出しアト」ミス・レジスタ５８０に結合させる 。制御装置５５０は更にメモリ制御装置５８６に取出し周期を発信するために制 御ＣＲ号５５Ｇを発する。取出しアドレス・レジスタ５８０は取出しアドレス１ ９を転送し、メモリ制御５８６は高性能バス３０を打て制御信号２２を転送し、 それによって上記憶装置４０の取出し周期が開始さＡする。予測されたアドレス ５２１にり１ｇ、・４−るラインは上記ｔａ装百４０から取出される。ライン２ ０はデータ受理レジスタ５８２によって受理され、制御信号１日が命令手順又は データ読出し手順のいＶれをｌｉ′ＩＵ、“ザるかに応じて、制御装置５５０か ら発された充填先取り信号５５２又は５５３の制御の下で、データバス１７を杼 −Ｃ命令先取り装Ｆ１５１０又はデータ先取り装ｆｉ５３０のいずれかに転送さ れる。次に制御はブロック４１０に進み、そこで続出し要求手順が終ｒする。
ブロック３６０て、バス５５！土で先取りｈｒ１肋のしノドが制御装置５５０に よ７て検知されない場合は、制御はブロック３８０に進み、そこで増分レジスタ ５７０が次順ライ／・アドレス５７１を生成ｒる。制御装置５５０は次に、取出 しＴ　Ｉ’　ｌ／ス・１７ノスタ５８０に次順ライン・アドレス５７１を結合ｒ るマルチブレクづ制御（３″１Ｊ５５５を発する。制ａｌｌ装置５５０はメモリ ｉｌＪ制御装置５８６に取出し周期を発信する■制御ｆ８号５５６も発する。取 出しアドレス・レジスタ５８０は取出しアドレス６１９を伝送し、メモリ制９＋ １５８６は高性能バス３０を経て制御信号６２２を伝送し、それによって主記憶 装置４０の取出し周期が開始される。その後、次順のラインが主記憶装置４０か ら取出される。次順ライン２０はデータ受理レジスタ５８２によって受理される 。次に制御信号１８が命令又はデータ続出し１′−順のいずれを（ｈ示するかに 応じて、次順ライン２０がデータバス１７を経Ｃ５命令先取り装置５１０又はデ ータ先取り装置５３０に転送される。これは制御装Ｗ　５５０によって発される バス５５２又は５５３土の充填先取り信号の制御の下で行われる。次に制御はブ ロック４１０に進み、そこで読出し要求手順は終了する。
判定ブロック３１０で、バス５５４上で指示された主キャッシュのし、トが受理 されると、制御はブロック３４０に進み、そこて所望のラインが−１，キヤ、ン ユ装置５４０から読出され、データ・ライン１７を経てブＵセッサ１０に供給さ れる。次に制御はブロック３６０に進ろ、そこで上述のように先取りが行われる 。。
先取りバッファのし〕Ｉ・又は土士ヤノ／ユのしノドが判定ブロック３１０て１ １信されない場合は、制御はブａ、ｙり３５０に移行腰そこで「ミス状態」のラ インが主キャ、ンユ装置５４０に取出される。これは、制御装置５５０が制御信 号５５５を発し、それによっ−（マルチブレク′１１５６０が取出しアドレス・ １７ジスン５８（）を所望のアドレス５１Ｃ＋に結合せしめた時に実行さ４する 。制御装置５５０は更にメモリ制御装置５８６に取出し周期を発信する制御信号 ５５６をも発４る。
取出しアドレス・レジスタ５８０は取出しアドレス６１９を伝送し、メモリ制御 ５８６は高性能バス３０を経て制御信号６２２を伝送腰それによって主記憶装置 ４０の取出し周１９１が開始される。ミス状１ｍのラインはバス６２０上に戻り 、データ受理レジスタ５８２に記ｔｇされ、データバス１７を経て主４−ヤ／ノ ８１装置５４０に転送される。次に制御装置５５０はバス５５４上で充填上キヤ 、ンユ信りを発し、それによって主手中ツノ：Ｌ５４０は新たなエントリをイ１ 成積る。
ブロック３９０ては、次順のラインが上記１ｆ！装置４０から適宜の先取りバッ ファ内に先取りされる。−に二連の場合と同様に、増分レジスタ５７０は次順ラ インのｒ１ルス５７１を生成する。次に制御装置５５０は次順ラインのアドレス ５７１を取出しアドレス・レジスタ５８０に結合するマルチプレクサ制御信号５ ５５を発する。取出しアｌルス・レジスタ５８０は取出しアドレス６１９を伝送 し、メモリ制御５８６は高性能バス３０を経て制御信Ｖ７＋３２２を伝送し、そ れによって主記憶装置４０の取出し周期が開始される。広開うイノは主記憶装置 ４０から取出される。次順ライン２０１↓データ受理レンスタ５８２によって受 理される。広開うイノ２０は、制御装置５５０によって発されたバス５５２又は バス５５３　Ｊ−の充填先取り信号の制御の下で、命令先取り装置５１０又はデ ータ先取り装置５３０のいずれかに転送される。
ブロック４００で、制御装置５５０がバス５５１　Ｊ：にｌ’　Ａ　Ｃ生成借り を発すると、新たなＰＡＣエノトリがｌ’ｌ成される。先取りＮｌｉ助装置５２ ０のＣＡ　Ｒ及びＩ〕ＡＲは、先取り補助装置５２０のデータ・セクション内の 新たなｌ’　Ａ　Ｃエントリを作成４−るために、所望のアドレス５１［ｉと関 連して使用される。ＰＡＣエノ１−リは、制御信号１８が命令手順又はデータ取 出し手順のいずれをｔｌｔ示するかに応じ−〔、最終命令′ｒアドレスΔＲ又は データ・アドレスＤ　Ａ　ＲＩこよって定義された迎えりタグ・フィールド（＋ ’　ＲＥ　Ｖ　ＴへＧＳ）と共に、予測アドレス（Ｎ　Ｅ　Ｘ　’ｒｉ’　Ａ　 Ｇ　）として所望のアドレスを記憶することによってデータ・セクションで作を 戊される。次に制御は４１０に進み、そこで読出し要求手順は終了する。
図７は図２のキ十ノ／ス・サブンステム２１によって供給されるストライド予測 バードウ、アの例を示している。ストライド予測器７０３は装填命令中にブロモ 、すＩＩから受理された最後のいくつかのプログラド・カウンタ（ｒｌ’ｃＪ） と仮想アドレス（ｒＶＶＡ）との月を記憶し、装填命令に対応する１’　Ｃ４ｆ ｉのＴ’Ｊ　ｉ１’ａ現をチョックする。ストライド予１ｆｌｌｌ器７０３によ ってＰＣ値の再出現が検知された場合は、Ｄｐｆｂ２２０のようなデータ先取り バッファ内に先取りするための予測ＶＡ７９５を生成４−るために、対応するＶ Ａ値（ｒ　Ｖ　Ａ　ｍａＬｃｈ−）が利用される。
一実１！ＩＰ＋で（ま、ストライド予測′？３７０３はプロセッサ・チップ１１ 上にある。
レジスタ７０１と７０２はプロセッサｌｌ内に組ろ入れられ、それぞれＰＣ値と ＶＡ値を含んでいる。この例の場合は、最後の５対のＰＣとＶＡが記（Ｒされて いる。
ストライド予測器７０３は、装填命令、すなわち記憶装置からの装填又は記憶装 置の読出しを１：１示Ｖる信り７８０と共に、プロセッサＩＩからＶＡ７８１と １）Ｃ７８３を受理する。この例では、ストライド予測器７０３は段゛７３５か ら７３９で構成されている。段７３５の場合は、双方とも装填信号７８０の制御 の下で、レジスタ７１０がＶＡ７８１を記憶し、レジスタ７２０がｒ’ｃ７８３ を記ｆ！！する。
段７３Ｇの場合は、双方とも装填信号７８０の制御の下で、レノスタフ＋１がレ ジスタ７１０から受理したＶＡ７９０を記憶し、レジスタ７２１がレジスタ７２ ０から受理したＰＣ７９２を記憶する。
１’Ｊ、’　７３　Ｇから７３９は段７３５ど同様に機１１託する。装填（５号 ）８０が装填命令をｌｉｔ示する毎に、ＶＡ７８１とｌ’　Ｃ７８３の値は伝搬 され、［先入れ先出し」方式によって段７３５から７３９までに記ｔＩ！される 。
比較器７５０から７５４は最新のＰＣ７８３を各段７３５から７３９のそれぞれ のＰＣ出力と比較する。例えば、段７３５では、比較′ａ７５０はレジスタ７２ ０の出カフ９２を最新のｌ’ｃ７８．３と比較する。比較器７５０が双方の一致 を検知すると、使用可１１シ信号７９１によって励振器７４０はレジスタ７１０ からの■へ７９０をＶ　Ａｍａｔｃｈ　７８２に結合せしめる。１ｉｕｌ様にし て、比較器７５１はレジスタ７２１の出力が最新のｒ’ｃ７８３と一致−゛るか どうかを検査する。比較器７５１によって一致が検出されると、レジスタ７１１ の出力は励振器７４１によってＶＡｍａｔｃｈ　と結合される。
各々の段７３５から７３９は最新のｒ’　Ｃ７８３を、記憶されたｌ′Ｃ値と比 較［る。レジスタ７２０から７２４の出力のいＶれかが最新のＰＣ７８３と一致 する場合は、レジスタ７１０から７１４に記憶された対応する■八が■Ａｍａｔ ｃｈ　７８２Ｉ！：結合される。
数理論狸回路７３０が■へ＋＋ａｌｃｌ＋　７８２及び最新の■へ７８１を受理 し、下記の方程式に基づいて予測■Δ７９５を算出する。
予測ＶＡ士最新ＶＡ＋　（最新■八−Ｖ　Ａｍａｔｃｈ　）　−２ｘ最新ＶＡ− ＶＡｍａｔｃｈ例えば、ｖｌ、理論狸回路７３０　＋；Ｌ−実施１９１１では、 一方の入力が論理的に左／フ１−された最新ＶＡ７８１（２ｘ最新■八）であり 、別の入力がＶＡ＋＋ａｔｃｈ　７８２の２の補数である簡単な加算器から成る ものでよい。ＶＡ７９５はＤｐｆｌ＋２２０のようなデータ先取りバッファ内に 先取りするために利用できる。
」二連の明細書において、本発明を特定の実施例について説明しＣきた。しかし 、添（ｌの請求の範囲に記載した本発明の広義の趣旨と範囲から離れることなく 、種々の修正と変更が可能であることは明白である。従って、明細書と図面は限 定的なものではなく、例示的なものである。
−Ｔ−摩売　和ｒ　−１ｒＥ−書　（）ｊ　”ｘ’；　）平成７年３７．１　＋ 　５　Ｅｌ 持、負１１長官　殿 ｌ、・Ｉ＋　（’ｌの表示 ・ＩＦ成５年特許願　第５１５８０６号（１１１際出願番号）ＰＣＴ／ＵＳＯ３ １０１８１４２、発明の名称 コンピュータ・ミステノ、における１、記憶装置のアクセス時間とキャノンニー メモリのサイズを最小限にするためのキャッシュへの先取り ３、補市をする者 ’ＩＴ　（ｉとの関係　特許出願人 名　称　ランパス舎インコーボレーテノド４、代理人 戸：　所　〒１００　東京都■−代［１１区永ＩＩＩ町２丁１１４番２号秀和溜 池ビル８階 山川１１１際特許事務所内 電話（３５８０）０９６１　（代表） ６、Ｍｉ＋１の対象 （１）持詰法第１８４条の５第１項の規定による書面の特許出願人の欄（２）図 面の翻訳文 国際調査報告 １ｍ、、＋ｉｅ＋ａｌＡｅｅｌｌｃ＊ｌｌｅ＋Ｎｏ　ＰＣＴ／ＵＳ９３１０１８ 】’フロントページの続き （８１）指定回　ＥＰ（ＡＴ、ＢＥ、ＣＨ，ＤＥ。
ＤＫ、ＥＳ、ＦＲ，ＧＢ、ＧＲ，ＩＥ、ＩＴ、ＬＵ、ＭＣ，ＮＬ、ＰＴ、ＳＥ） 、０Ａ（ＢＦ、ＢＪ、ＣＦ、ＣＧ、ＣＩ、ＣＭ、ＧＡ、ＧＮ、ＭＬ、ＭＲ，ＳＮ 、ＴＤ。
ＴＧ）、ＡＴ、ＡＵ、ＢＢ、ＢＧ、ＢＲ，ＣＡ、ＣＨ。
ＣＺ、ＤＥ、ＤＫ、ＥＳ、ＦＩ、ＧＢ、ＨＵ、ＪＰ、ＫＰ、ＫＲ，ＬＫ、ＬＵ、 ＭＧ、ＭＮ、ＭＷ、ＮＬ、Ｎ。
、　ＮＺ、ＰＬ、　ＰＴ、　ＲＯ，ＲＵ、ＳＤ、ＳＥ、ＳＫ。
Ａ （７２）発明者　ウェア、フレデリック・アボットアメリカ合衆国　９４０２２ 　カリフォルニア州・ロス　アルトス・フレモレト　パインズ・１３９６１

Claims (16)

    【特許請求の範囲】
  1. １．コンピュータ・システムで記憶装置のアクセス時間を最小限に短縮する方法 において、 （ａ）主記憶装置内に記憶されたデータ・ラインに対応するアドレスを受理し、 主プロセッサからの読出し要求を受理する段階と、（ｂ）アドレスを先取りバッ ファと主キヤツシュに転送する段階と、（ｃ）先取りバツフアからの先取りバツ フア・ヒット信号と、主キヤツシュからの主キヤツシュ・ヒット信号を検知する 段階であって、その際に、先取りバッファ・ヒット信号はアドレスに対応するデ ータ・ラインが先取りバッファ内に記憶されているか否かを指示し、主キヤツシ ュ・ヒット信号はアドレスに対応するデータ・ラインが主キヤツシュに記憶され ているか否かを指示する段階と、（ｄ）先取りバッファ・ヒット信号が、データ ・ラインが先取りバッファ内に記憶されていることを指示した場合は、先取りバ ツフアからデータ・ラインを読出し、データ・ラインを主プロセツサに伝送し、 次に段階（ｈ）に進む段階と、（ｅ）主キヤツシュ・ヒツト信号が、データ・ラ インガ主キャッシュに記憶されていることを指示した場合は、主キヤツシュから データ・ラインを読出し、データ・ラインを主プロセッサに伝送し、次に段階（ ｈ）に進む段階と、（ｆ）アドレスを主記憶装置に伝送する段階と、（ｇ）主記 憶装置からデータ・ラインを受理し、データ・ラインを主プロセッサに伝送する 段階と、 （ｈ）予測アドレスを生成し、予測アドレスに対応する次のデータ・ラインを主 記憶装置から取出し、次のデータ・ラインを先取りバツファ内に記憶する段階、 とから成ることを特徴とする方法。
  2. ２．段階（ｇ）が更にデータ・ラインを主キヤツシュに記憶する段階を含んむこ とを特徴とする請求の範囲第１項記載の方法。
  3. ３．段階（ｈ）で予測アドレスを生成する段階がアドレスを増分することから成 ることを特徴とする請求の範囲第１項記載の方法。
  4. ４．コンピュータ・システムにおいて記憶装置のアクセス時間を最小限に短縮す る方法において、 （ａ）主プロセッサからの読出し要求と、主記憶装置内に記憶されたデータ・ラ インに対応するアドレスを受理する段階と、（ｂ）前記アドレスを先取りバツフ ァ、主キヤツシュ及び先取り補助キャッシュに転送する段階と、 （ｃ）先取りバッファからの先取りバッファ・ヒット信号と、主キャッシュから の主キャッシュ・ヒット信号を検知する段階であって、その際に、先取りバッフ ァ・ヒット信号はアドレスに対応するデータ・ラインが先取りバッファ内に記憶 されているか否かを指示し、主キャッシュ・ヒット信号はアドレスに対応するデ ータ・ラインが主キヤツシュに記憶されているか否かを指示する段階と、（ｄ） 先取りバツファ・ヒット信号が、データ・ラインが先取りバッファ内に記憶され ていることを指示した場合は、先取りバッファからデータ・ラインを読出し、デ ータ・ラインを主プロセッサに伝送し、次に段階（ｆ）に進む段階と、（ｅ）主 キヤツシユ・ヒット信号が、データ・ラインが主キヤツシュに記憶されているこ とを指示した場合は、主記憶装置データ・ラインを取出し、ヂータ・ラインを主 プロセッサに伝送し、先取り補助キヤツシュを更新する段階と、（ｆ）先取り補 助キャッシュから先取り補助キヤツシュ・ヒット信号を検知する段階であって、 その際に、先取り補助キヤツシュ・−ツト信号がアドレスに対応する予測アドレ スが先取り補助キャッシュに記憶されているか否かを指示する段階と、 （ｇ）先取り補助キヤツシュ・ヒット信号が、アドレスに対応する予測アドレス が先取り補助キャッシュに記憶されていないことを指示した場合は、主記憶装置 から次順のデータ・ラインを取出し、次順のデータ・ラインを先取りバツファ内 に記憶する段階と、 （ｈ）先取り補助キヤツシユ・ヒット信号が、アドレスに対応する予測アドレス が先取り補助キャッシュに記憶されていることを指示した場合は、主記憶装置か ら予測アドレスに対応する次のデータ・ラインを取出し、次のデータ．ラインを 先取りバッファ内に記憶する段階、とから成ることを特徴とする方法。
  5. ５．段階（ｅ）の、主記憶装置データ・ラインを取出し、先取り補助キヤツシュ を更新する段階が、 （ａ）アドレスを主記憶装置に伝送する段階と、（ｂ）主記憶装置からデータ・ ラインを受理し、主キャッシュ内にデータ・ラインを記憶し、データ・ラインを 主プロセッサに伝送する段階と、（ｃ）主プロセッサから受理された最終アドレ スによってアドレスが選択されるように、アドレスを先取り補助キヤツシュ内に 記憶する段階とから成ることを特徴とする請求の範囲第４項記載の方法。
  6. ６．更に、 （ｉ）主プロセッサからプログラム・カウンタ・アドレスと、仮想アドレスと、 装填命令制御信号とを受理する段階と、（ｊ）装填制御信号が主プロセッサから 受理されると、最後の「ｎ」個のプログラム・カウンタ・アドレスと、仮想アド レスとが記憶されるように、プログラム・カウンタ・アドレスと、仮想アドレス とを記憶する段階と、（ｋ）プログラム・カウンタ・アドレスと、最後の「ｎ」 個のプログラム・カウンタ・アドレスのそれぞれと比較する段階と、（∫）プロ グラム・カウンタ・アドレスが最後の「ｎ」個のプログラム・カウンタ・アドレ スの一つと等しい場合は、対応する記憶された仮想アドレスに２を掛け、仮想ア ドレスを加算することによって予測仮想アドレスを生成する段階と、（ｍ）プロ グラム・カウンタ・アドレスが最後の「ｎ」個のプログラム・カウンタ・アドレ スの一つと等しい場合は、予測仮想アドレスに対応する次のデータラインを主記 憶装置から取出し、次のデータ・ラインを予測バッファ内に記憶する段階とを含 むことを特徴とする請求の範囲第４項記載の方法。
  7. ７．コンビコーク・システムで記憶装置のアクセス時間を最小限に短縮する装置 において、 主記憶装置内に記憶されたデータ・ラインに対応するアドレスを受理し、主プロ セツサからの読出し要求を受理する装置と、アドレスを先取りバッファと主キヤ ツシュに転送する装置と、先取りバツファから、アドレスに対応するヂータ・ラ インが先取りバッファ内に記憶されているか否かを指示する先取りバッファ・ヒ ット信号を検知する装置と、 先取りバツファ・ヒット信号が、データ・ラインが先取りバツファ内に記憶され ていることを指示した場合は、先取りバッファからデータ・ラインを読出し、デ ータ・ラインを主プロセッサに伝送する装置と、主キャッシュから、アドレスに 対応するデータ・ラインが主キヤツシュ内に記憶されているか否かを指示する主 キャッシュ・ヒット信号を検知する装置と、主キャッシユ・ヒット信号が、デー タ・ラインが主キヤツシュ内に記憶されていないことを指示した場合は、主記憶 装置からデータ・ラインを取出す装置と主キヤツシュからデータ・ラインを読出 し、データ・ラインを主プロセッサに伝送する装置と、 次順のデータ・ラインを主記憶装置から取出し、次順のデータ・ラインを先取り バッファ内に記憶する装置と、 予測アドレスを生成し、予測アドレスに対応する次のデータ・ラインを主記憶装 置から取出し、次のデータ・ラインを先取りバッファ内に記憶する装置、とから 構成されたことを特徴とする装置。
  8. ８．アドレスを先取り補助装置に転送する装置と、先取り補助装置から、アドレ スに対応する予測アドレスが先取り補助キャッシュ内に記憶されているか否かを 指示する、先取り補助キヤツシュ・ヒット信号を検知する装置と、 先取り補助キャッシュ・ヒツト信号が、アドレスに対応する予測アドレスが先取 り補助キャッシュ内に記憶されていないことを指示した場合は、主記憶装置から 次順のデータ・ラインを取出し、次順のデータ・ラインを先取りバッファに記憶 する装置と、 先取り補助キャッシュ・ヒット信号が、アドレスに対応する予測アドレスが先取 りバツファ内に記憶されていることを指示した場合は、主記憶装置から予測アド レスに対応する次順のデータ・ラインを取出し、次順のデータ・ラインを先取り バッファに記憶する装置と、 主プロセッサから受理された最終アドレスによつてアドレスが選択されるように 、アドレスを先取り補助キャッシュ内に記憶する装置、とから成ることを特徴と する請求の範囲第７項記載の装置。
  9. ９．更に、 主プロセッサからプログラム・カウンタ・アドレスと、仮想アドレスと、装填命 令制御信号とを受理する装置と、 装填制御信号が主プロセッサから受理きれると、最後の「ｎ」個のプログラムカ ウンタ・アドレスと、仮想アドレスとが記憶されるように、プログラム・カウン タ・アドレスと、仮想アドレスとを記憶する装置と、プログラム・カウンタ・ア ドレスと、最後の「ｎ」個のプログラム・カウンタアドレスのそれぞれと比較す る装置と、プログラム・カウンタ・アドレスが最後の「ｎ」個のプログラム・カ ウンタ・アドレスの一つと等しい場合は、対応する記憶された仮想アドレスに２ を掛け、仮想アドレスを加算することによって予測仮想アドレスを生成する装置 と、プログラム・カウンタ・アドレスが最後の「ｎ」個のプログラム・カウンタ ・アドレスの一つと等しい場合は、予測仮想アドレスに対応する次のデータ・ラ インを主記憶装置から取出し、次のデータ・ラインを予測バツファ内に記憶する 装置とを含むことを特徴とする請求の範囲第７項記載の装置。
  10. １０．キヤツシュ・サプシステムにおいて、命令先取りヒット信号と、データ先 取りヒット信号と、主キャッシュヒット信号とを受信するように結合され、主プ ロセッサからのプロセッサ制御信号を受信するように結合され、充填命令信号と 、充填データ信号と、充填キヤツシュ信号と、次のアドレス選択信号とを生成す る制御装置と、アドレスと充填命令信号を受信するように結合され、それぞれが 対応するクグを有する複数の先取り命令ラインを記憶し、アドレスが先取りされ た命令ラインの一つのタグと対応する場合は、命令ヒット信号を生成し、データ バスを経て先取りされた命令を伝送し、且つ受理する命令先取り装置と、アドレ スと充填データ信号を受信するように結合され、それぞれが対応するタグを有す る複数の先取りデータ・ラインを記憶し、アドレスが先取りされたデータ・ライ ンの一つのクグと対応する場合は、データ・ヒット信号を生成し、データバスを 経て先取りされたデータを伝送し、且つ受理するデータ先取り装置と、アドレス と充填キヤツシュ信号を受信するように結合され、それぞれが対応するタグを有 する複数の予測されないラインを記憶し、アドレスが先取りされた予測されない ラインの一つのクグと対応する場合は、キヤツシュ・ヒット信号を生成し、デー タバスを経て予想されないラインを伝送し、且つ受理する主キヤツシュ装置と、 アドレスと次のアドレス選択信号を受信するように結合され、予測されたアドレ スを生成し、アドレスと予測されたアドレスを選択的に主記憶装置に伝送する予 測装置と、 主記憶装置と、主プロセツサ、命令先取り装置、データ先取り装置及び主キヤツ シュ装置との間で情報を転送するように結合されたメモリ・インタフエースとか ら構成されたことを特徴とするキヤツシュ・サプシステム。
  11. １１．命令先取り装置が複数のライン・エントリを有する完全連想バッファ装置 から成り、前記ライン・エントリが先取りされた命令ラインを記憶するためのデ ータ・フィールドと、先取りされた命令ラインを選択するためのタグ・フィール ドとを有することを特徴とする請求の範囲第１０項記載のキヤツシュ・サプシス テム。
  12. １２．データ先取り装置が複数のライン・エントリを有する完全連想バツファ装 置から成り、前記ライン・エントリが先取りされたデータ・ラインを記憶するた めのデータ・フィールドと、先取りされたデータ・ラインを選択するためのタグ フィールドとを有することを特徴とする請求の範囲第１０項記載のキヤツシュサ プシステム。
  13. １３．キヤツシュ装置が複数のライン・エントリを有する連想キヤツシュ装置の 集合から成り、前記ライン・エントリが予測されないラインを記憶するためのデ ータ・フィールドと、予測されないラインを選択するためのクグ・フィールドと を有することを特徴とする請求の範囲第１０項記載のキヤツシュ，サプシステム 。
  14. １４．予測装置が、 アドレスを受理するように結合され、アドレスを増分することによって次順のア ドレスを生成する増分レジスタ装置と、アドレスと、次順アドレスと、次のアド レス選択信号とを受理するように結合され、アドレスと次順アドレスとを、次の アドレス選択信号の制御の下で主記憶装置に選択的に伝送するマルチプレクサ装 置、とから構成されたことを特徴とする請求の範囲第１０項記載のキヤツシュ・ サプシステム。
  15. １５．予測装置が、 アドレスを受理するように結合され、アドレスを増分することによって次順のア ドレスを生成する増分レジスタ装置と、アドレスを受理するように結合され、制 御装置からＰＡＣエントリ作成信号を受理するように結合され、各々が対応する タグを有する複数の予測アドレスを記憶し、アドレスが予測アドレスの一つのタ グと対応する場合は、ＰＡＣヒット信号を生成し、ＰＡＣヒット信号が生成され ると、アドレスに対応する次の予測アドレスを伝送するように結合された予測補 助装置と、アドレスと、次順アドレスと、次の予測アドレスと、次のアドレス選 択信号とを受理するように結合され、アドレスと、次順アドレスと、次の予測ア ドレスとを次のアドレス選択信号の制御の下で主記憶装置に選択的に伝送するマ ルチプレクサとから構成されたこことを特徴とする請求の範囲第１０項記載のキ ヤツシュサプシステム。
  16. １６．先取り補助装置が、 予測アドレスを記憶するためのデータ・フィールドと、予測アドレスを選択する ためのタグ・フィールドとを有する複数のライン・エントリを有する連想キャン シュ装置の集合と、 アドレスを受理し、プロセッサ制御信号が命令続出し周期を指示した場合は、ア ドレスを記憶するように結合された第１レジスタ装置と、アドレスを受理し、プ ロセッサ制御信号がデータ読出し周期を指示した場合は、アドレスを記憶するよ うに結合された第２レジスタ装置とから構成されたことを特徴とする請求の範囲 第１５項記載のキヤツシュ・サプシステム。
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