JP3439350B2 - キャッシュ・メモリ制御方法及びキャッシュ・メモリ制御装置 - Google Patents

キャッシュ・メモリ制御方法及びキャッシュ・メモリ制御装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、キャッシュ・メ
モリ制御方法及びキャッシュ・メモリ制御装置に関し、
詳しくは、プロセッサから要求された命令やデータ等の
情報をキャッシュ・メモリ又は主記憶装置から読み出し
てプロセッサに供給するキャッシュ・メモリ制御方法及
びキャッシュ・メモリ制御装置に関する。
【０００２】
【従来の技術】図９は従来のキャッシュ・メモリ制御装
置を適用したデータ処理装置の要部の電気的構成例を示
すブロック図である。この例のデータ処理装置は、プロ
セッサ１と、キャッシュ・メモリ制御装置２と、主記憶
装置３とから概略構成されている。そして、キャッシュ
・メモリ制御装置２は、キャッシュ・メモリ４と、タグ
（ｔａｇ）・メモリ５と、アドレス生成回路６と、比較
器７と、バッファ８〜１１と、ＬＲＵ（Least Recently
Used）情報生成回路１２と、ＬＲＵメモリ１３とから
概略構成されている。プロセッサ１は、データ処理装置
の各部を制御してデータ処理を行う。キャッシュ・メモ
リ制御装置２は、プロセッサ１からアクセス要求された
命令やデータ等の情報をキャッシュ・メモリ４又は必要
に応じて主記憶装置３から読み出してプロセッサ１に供
給する。主記憶装置３には、プロセッサ１がデータ処理
を行うための命令やデータ等の情報が記憶されている。
キャッシュ・メモリ４は、主記憶装置３から読み出され
た命令やデータ等の情報が一時的に記憶される。タグ・
メモリ５には、キャッシュ・メモリ４に記憶されている
情報を検索するために当該情報のアドレスの一部である
タグが記憶される。アドレス生成回路６は、プロセッサ
１からアクセス要求された情報がキャッシュ・メモリ４
に記憶されていない場合（これをミス・ヒットと呼ぶ）
に主記憶装置３から当該情報を読み出すためのアドレス
を生成する。比較器７は、プロセッサ１から供給された
アドレスのタグに対応する部分と、タグ・メモリ５から
読み出された複数のタグとを比較し、プロセッサ１から
アクセス要求された情報がキャッシュ・メモリ４に記憶
されている（これをヒットと呼ぶ）ために、同一のもの
が検出された場合にはそれを示すヒット情報を出力す
る。バッファ８には、プロセッサ１から供給されたアド
レスが一時保持される。バッファ９には、比較器７から
供給されたヒット情報が一時保持される。バッファ１０
には、キャッシュ・メモリ４から読み出された情報が一
時保持される。バッファ１１には、アドレス生成回路６
において生成されたアドレスが一時保持される。これら
バッファ８〜１１は、ラッチやフリップフロップ等から
なる。ＬＲＵ情報生成回路１２は、バッファ９から読み
出されたヒット情報に基づいて、キャッシュ・メモリ４
を有効利用するために、キャッシュ・メモリ４に記憶さ
れた情報のうち、最も長い間使用されなかった情報を主
記憶装置３から新たに読み出された情報との書き換えの
対象としたことを表すＬＲＵ情報を生成して、ＬＲＵメ
モリ１３の、バッファ８から読み出されたアドレスに記
憶する。
【０００３】次に、上記構成のキャッシュ・メモリ制御
装置の動作について説明する。まず、プロセッサ１があ
る情報に対するアクセスを要求してあるアドレスをキャ
ッシュ・メモリ制御装置２に供給すると、当該アドレス
がバッファ８に一時保持されると共に、キャッシュ・メ
モリ４及びタグ・メモリ５に供給される。これにより、
タグ・メモリ５から当該アドレスに対応したタグが読み
出されるので、比較器７において、プロセッサ１から供
給されたアドレスのタグに対応する部分と、タグ・メモ
リ５から読み出された複数のタグとが比較されて同一の
ものが検出された場合にはヒット情報が出力され、バッ
ファ９に一時保持される。この処理と同時に、ヒットし
た場合にはキャッシュ・メモリ４から当該アドレスに対
応した情報が読み出され、バッファ１０に一時保持され
る。以上の処理を第１の処理と呼ぶ。次に、ＬＲＵ情報
生成回路１２においては、バッファ９から読み出された
ヒット情報に基づいてＬＲＵ情報が生成され、ＬＲＵメ
モリ１３のバッファ８から読み出されたアドレスに記憶
される。そして、ヒットしていた場合には、バッファ１
０に一時保持されている情報がプロセッサ１に供給され
る。以上の処理を第２の処理と呼ぶ。以上説明した第１
及び第２の処理は、パイプラインで実行される。一方、
ミス・ヒットの場合には、アドレス生成回路６におい
て、主記憶装置３から当該アドレスに対応した情報を読
み出すためのアドレスが生成された後、バッファ１１に
一時保持されるので、バッファ１１に一時保持されたア
ドレスが読み出され、主記憶装置３に供給される。これ
により、主記憶装置３から供給されたアドレスに対応し
た情報が読み出され、キャッシュ・メモリ４に記憶され
る。これ以降は、上記第１及び第２の処理が実行され
る。
【０００４】
【発明が解決しようとする課題】ところで、上記した従
来のキャッシュ・メモリ制御装置２においては、プロセ
ッサ１からある情報に関するアクセス要求に対応したア
ドレスが供給された場合、図１０に示すように、当該ア
ドレスＡｎ（ｎ＝１，２，３，…）が供給されてからタ
グ・メモリ５に当該アドレスに対応したタグがあるか否
かの検索が終了するまでに少なくとも１クロックかかり
（図１０（１）参照）、ヒットした場合に要求された情
報Ｄｎ（ｎ＝１，２，３，…）をキャッシュ・メモリ４
から読み出すのに少なくとも１クロックかかってしまう
（図１０（２）参照）。したがって、キャッシュ・メモ
リ４に情報が記憶されている場合でも、プロセッサ１か
らのアクセス要求に直ちに応答できないという欠点があ
った。また、上記した従来のキャッシュ・メモリ制御装
置２においては、ヒットし続けた場合、パイプライン処
理により、情報の読み出し（図１０（２）参照）、タグ
の読み出し（図１０（３）参照）及びＬＲＵ情報の更新
（図１０（４）参照）が実行されるので、キャッシュ・
メモリ４、タグ・メモリ５及びＬＲＵメモリ１３は常時
アクセスされている。これにより、消費電力が増大して
しまい、プロセッサ１やキャッシュ・メモリ制御装置２
を同一のＩＣチップで構成した場合には、ＩＣチップの
動作温度が上昇して寿命が短縮してしまうので、放熱器
やファンを設けなければならず、データ処理装置の価格
が高価になったり、大型になってしまうという問題があ
った。
【０００５】この発明は、上述の事情に鑑みてなされた
もので、プロセッサからのアクセス要求に直ちに応答す
ることができると共に、消費電力を削減することができ
るキャッシュ・メモリ制御方法及びキャッシュ・メモリ
制御装置を提供することを目的としている。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、プロセッサから要求された
情報をキャッシュ・メモリ又は主記憶装置から読み出し
て上記プロセッサに供給するキャッシュ・メモリ制御方
法に係り、上記キャッシュ・メモリに記憶されている情
報に対応したアドレスを構成するタグが記憶されるタグ
・メモリと、該タグ・メモリから読み出されたタグが一
時保持される少なくとも１個のバッファとを備え、上記
プロセッサから供給される、要求する情報に対応したア
ドレスに基づいて、次に上記プロセッサが要求すると予
想される情報に対応したアドレスを構成するタグを少な
くとも１個上記タグ・メモリから読み出して上記バッフ
ァに一時保持し、次に上記プロセッサから供給されるア
ドレスを構成するタグを、上記タグ・メモリから読み出
す前に、上記バッファに一時保持されているタグと比較
し、比較結果にかかわらず、上記バッファに上記次に上
記プロセッサから供給されたアドレスを構成するタグに
隣接したタグを一時保持させること特徴としている。
【０００７】また、請求項２記載の発明は、請求項１記
載のキャッシュ・メモリ制御方法に係り、上記次に上記
プロセッサが要求すると予想される情報に対応したアド
レスを構成するタグは、上記プロセッサが現在要求して
いる情報に対応したタグ、該タグに隣接するタグ、上記
プロセッサが過去に要求した情報に対応したタグ、上記
主記憶装置の不連続な記憶領域に記憶された情報が上記
プロセッサから要求された場合の当該情報に対応したア
ドレスを構成するタグのうち、いずれか１個又はこれら
の組み合わせであることを特徴としている。
【０００８】また、請求項３記載の発明は、プロセッサ
から要求された情報をキャッシュ・メモリ又は主記憶装
置から読み出して上記プロセッサに供給するキャッシュ
・メモリ制御方法に係り、上記キャッシュ・メモリに記
憶されている情報に対応したアドレスを構成するタグが
記憶されるタグ・メモリと、該タグ・メモリから読み出
されたタグが一時保持される第１のバッファと、上記主
記憶装置から読み出された情報が一時保持される第２の
バッファと、該第２のバッファに一時保持されている情
報のアドレスが一時保持される第３のバッファと、上記
プロセッサから次に要求されると予想される情報のタグ
が上記タグ・メモリから読み出されて一時保持される第
４のバッファとを備え、上記プロセッサから供給され
た、要求する情報に対応したアドレス又は該アドレスを
構成するタグと、上記第３のバッファに一時保持されて
いるアドレス又は上記第１のバッファに一時保持されて
いるタグとが一致した場合には、上記キャッシュ・メモ
リ又は上記第２のバッファから当該情報を読み出して上
記プロセッサに供給し、一致しなかった場合には、上記
プロセッサから供給されたアドレスを構成するタグを上
記タグ・メモリから読み出して上記第１のバッファに一
時保持する第１の処理と、上記プロセッサから供給され
たアドレスを構成するタグと、上記第１の処理で上記第
１のバッファに一時保持されたタグとが一致した場合に
は、上記キャッシュ・メモリから当該情報を読み出して
上記プロセッサに供給し、一致しなかった場合には、上
記プロセッサから供給されたアドレスに基づいて上記主
記憶装置から当該情報を読み出し、上記第２のバッファ
及び上記キャッシュ・メモリに一時保持すると共に、上
記第３のバッファに上記第２のバッファに一時保持した
情報のアドレスを一時保持する第２の処理と、上記プロ
セッサから供給された、要求する情報に対応したアドレ
ス又は該アドレスを構成するタグと、上記第３のバッフ
ァに一時保持されているアドレス又は上記第１のバッフ
ァに一時保持されているタグとの比較結果にかかわら
ず、上記プロセッサから次に要求されると予想される情
報のタグを上記タグ・メモリから読み出して上記第４の
バッファに一時保持する第３の処理を有し、上記第１の
処理では、上記プロセッサから供給されたアドレス又は
該アドレスを構成するタグと、上記第３のバッファに一
時保持されているアドレス又は上記第１又は第４のバッ
ファに一時保持されているタグのいずれかとが一致する
か否かを判断することを特徴としている。
【０００９】また、請求項４記載の発明は、プロセッサ
から要求された情報をキャッシュ・メモリ又は主記憶装
置から読み出して上記プロセッサに供給するキャッシュ
・メモリ制御方法に係り、上記キャッシュ・メモリに記
憶されている情報に対応したアドレスを構成するタグが
記憶されるタグ・メモリと、該タグ・メモリから読み出
されたタグが一時保持されるタグ・バッファと、上記主
記憶装置から読み出された情報が一時保持される情報バ
ッファと、該情報バッファに一時保持されている情報の
アドレスが一時保持されるバックアップ・バッファと、
最新のタグが一時保持されるラスト・バッファと、上記
プロセッサから供給された、要求する情報に対応したア
ドレスを構成するタグに隣接するタグが一時保持される
ネクスト・バッファと、上記主記憶装置の不連続な記憶
領域に記憶された情報が上記プロセッサから要求された
場合に当該情報に対応したアドレスを構成するタグが一
時保持されるブランチ・バッファとを備え、上記プロセ
ッサから供給されたアドレス又は該アドレスを構成する
タグと、上記バックアップ・バッファに一時保持されて
いるアドレス又は、上記ラスト・バッファ、上記ネクス
ト・バッファ、あるいは上記ブランチ・バッファに一時
保持されているタグのいずれかとが一致した場合には、
上記キャッシュ・メモリ又は上記情報バッファから当該
情報を読み出して上記プロセッサに供給する第１の処理
と、上記プロセッサから供給されたアドレスを構成する
タグと、上記タグ・バッファに一時保持されているタグ
とが一致した場合には、上記キャッシュ・メモリから当
該情報を読み出して上記プロセッサに供給する第２の処
理と、上記プロセッサから供給されたアドレスに基づい
て上記主記憶装置から当該情報を読み出し、上記情報バ
ッファ及び上記キャッシュ・メモリに一時保持すると共
に、上記バックアップ・バッファに上記情報バッファに
一時保持した情報のアドレスを一時保持する第３の処理
と、上記プロセッサから供給されたアドレスを構成する
タグを上記タグ・メモリから読み出して上記タグ・バッ
ファに一時保持する第４の処理と、上記プロセッサから
供給されたアドレス又は該アドレスを構成するタグと、
上記ネクストバッファ、上記ブランチバッファ、上記ラ
ストバッファ、及び上記バックアップバッファに記憶さ
れたタグの比較結果にかかわらず、上記プロセッサから
供給されたアドレスを構成するタグに隣接するタグを上
記タグ・メモリから読み出して上記ネクスト・バッファ
に一時保持すると共に、当該情報に対応したアドレスを
構成するタグを、上記主記憶装置の不連続な記憶領域に
記憶された情報が上記プロセッサから要求された場合に
は上記ブランチ・バッファに一時保持し、それ以外の場
合には上記ラスト・バッファに一時保持する第５の処理
とを有することを特徴としている。
【００１０】また、請求項５記載の発明は、請求項４記
載のキャッシュ・メモリ制御方法に係り、上記第１乃至
第３の処理と、上記第４及び第５の処理とはそれぞれ独
立して並行に処理されることを特徴としている。
【００１１】また、請求項６記載の発明は、請求項４又
は５記載のキャッシュ・メモリ制御方法に係り、上記キ
ャッシュ・メモリは複数個のウェイからなり、各ウェイ
は複数個の情報が記憶される複数個のエントリからな
り、上記ネクスト・バッファ及び上記タグ・バッファ
は、それぞれ上記ウェイの個数分設けられ、上記情報バ
ッファは１個のエントリに記憶される情報の個数分設け
られ、上記第３の処理では、上記主記憶装置から当該情
報が属するエントリを構成するすべての情報が読み出さ
れ、上記複数個の情報バッファに一時保持されることを
特徴としている。
【００１２】また、請求項７記載の発明は、プロセッサ
から要求された情報をキャッシュ・メモリ又は主記憶装
置から読み出して上記プロセッサに供給するキャッシュ
・メモリ制御装置に係り、上記キャッシュ・メモリに記
憶されている情報に対応したアドレスを構成するタグが
記憶されるタグ・メモリと、上記タグ・メモリから読み
出されたタグが一時保持される少なくとも１個のバッフ
ァと、上記プロセッサから供給される、要求する情報に
対応したアドレスに基づいて、次に上記プロセッサが要
求すると予想される情報に対応したアドレスを構成する
タグが上記タグ・メモリから読み出されて一時保持され
る少なくとも１個のバッファと、次に上記プロセッサか
ら供給されるアドレスを構成するタグを、上記タグ・メ
モリから読み出す前に、上記バッファに一時保持されて
いるタグと比較する比較器と、上記比較器の比較結果に
かかわらず、上記バッファに上記次に上記プロセッサか
ら供給されたアドレスを構成するタグに隣接したタグを
一時保持させる制御手段とを備えてなることを特徴とし
ている。
【００１３】また、請求項８記載の発明は、請求項７記
載のキャッシュ・メモリ制御装置に係り、上記次に上記
プロセッサが要求すると予想される情報に対応したアド
レスを構成するタグは、上記プロセッサが現在要求して
いる情報に対応したタグ、該タグに隣接するタグ、上記
プロセッサが過去に要求した情報に対応したタグ、上記
主記憶装置の不連続な記憶領域に記憶された情報が上記
プロセッサから要求された場合の当該情報に対応したア
ドレスを構成するタグのうち、いずれか１個又はこれら
の組み合わせであることを特徴としている。
【００１４】また、請求項９記載の発明は、プロセッサ
から要求された情報をキャッシュ・メモリ又は主記憶装
置から読み出して上記プロセッサに供給するキャッシュ
・メモリ制御装置に係り、上記キャッシュ・メモリに記
憶されている情報に対応したアドレスを構成するタグが
記憶されるタグ・メモリと、該タグ・メモリから読み出
されたタグが一時保持される第１のバッファと、上記主
記憶装置から読み出された情報が一時保持される第２の
バッファと、該第２のバッファに一時保持されている情
報のアドレスが一時保持される第３のバッファと、上記
プロセッサから次に要求されると予想される情報のタグ
が上記タグ・メモリから読み出されて一時保持される第
４のバッファと、上記プロセッサから供給された、要求
する情報に対応したアドレスを構成するタグと、上記第
１のバッファに一時保持されているタグとを比較し、一
致した場合にはヒット信号を出力する第１の比較器と、
上記プロセッサから供給されたアドレスと、上記第３の
バッファに一時保持されているアドレスとを比較し、一
致した場合にはヒット信号を出力する第２の比較器と、
上記プロセッサから供給されたアドレスを構成するタグ
と、上記第４のバッファに一時保持されているタグとを
比較し、一致した場合にはヒット信号を出力する第３の
比較器とを備え、上記第１又は第２の比較器から上記ヒ
ット信号が出力された場合には、上記キャッシュ・メモ
リ又は上記第２のバッファから当該情報を読み出して上
記プロセッサに供給し、上記第１又は第２の比較器から
上記ヒット信号が出力されなかった場合には、上記プロ
セッサから供給されたアドレスを構成するタグを上記タ
グ・メモリから読み出して上記第１のバッファに一時保
持し、上記第１の比較器から上記ヒット信号が出力され
た場合には、上記キャッシュ・メモリから当該情報を読
み出して上記プロセッサに供給し、上記第１の比較器か
ら上記ヒット信号が出力されなかった場合には、上記プ
ロセッサから供給されたアドレスに基づいて上記主記憶
装置から当該情報を読み出し、上記第２のバッファ及び
上記キャッシュ・メモリに一時保持すると共に、上記第
３のバッファに上記第２のバッファに一時保持した情報
のアドレスを一時保持し、上記第１乃至第３の比較器か
ら上記ヒット信号が出力された場合には、上記キャッシ
ュ・メモリ又は上記第２のバッファから当該情報を読み
出して上記プロセッサに供給すると共に、上記プロセッ
サから次に要求されると予想される情報のタグを上記タ
グメモリから読み出して上記第４のバッファに一時保持
し、上記第１乃至第３の比較器から上記ヒット信号が出
力されなかった場合には、上記プロセッサから供給され
たアドレスを構成するタグを上記タグ・メモリから読み
出して上記第１のバッファに一時保持すると共に、上記
プロセッサから次に要求されると予想される情報のタグ
を上記タグ・メモリから読み出して上記第４のバッファ
に一時保持し、上記第１の比較器から上記ヒット信号が
出力された場合には、上記キャッシュ・メモリから当該
情報を読み出して上記プロセッサに供給し、上記第１の
比較器から上記ヒット信号が出力されなかった場合に
は、上記プロセッサから供給されたアドレスに基づいて
上記主記憶装置から当該情報を読み出し、上記第２のバ
ッファ及び上記キャッシュ・メモリに一時保持すると共
に、上記第３のバッファに上記第２のバッファに一時保
持した情報のアドレスを一時保持することを特徴として
いる。
【００１５】また、請求項１０記載の発明は、プロセッ
サから要求された情報をキャッシュ・メモリ又は主記憶
装置から読み出して上記プロセッサに供給するキャッシ
ュ・メモリ制御装置に係り、上記キャッシュ・メモリに
記憶されている情報に対応したアドレスを構成するタグ
が記憶されるタグ・メモリと、該タグ・メモリから読み
出されたタグが一時保持されるタグ・バッファと、上記
主記憶装置から読み出された情報が一時保持される情報
バッファと、該情報バッファに一時保持されている情報
のアドレスが一時保持されるバックアップ・バッファ
と、最新のタグが一時保持されるラスト・バッファと、
上記プロセッサから供給された、要求する情報に対応し
たアドレスを構成するタグに隣接するタグが一時保持さ
れるネクスト・バッファと、上記主記憶装置の不連続な
記憶領域に記憶された情報が上記プロセッサから要求さ
れた場合に当該情報に対応したアドレスを構成するタグ
が一時保持されるブランチ・バッファと、上記プロセッ
サから供給された、要求する情報に対応したアドレスを
構成するタグと、上記タグ・バッファ、上記ラスト・バ
ッファ、上記ネクスト・バッファ、上記ブランチ・バッ
ファにそれぞれ一時保持されているタグとを比較し、一
致した場合にはそれぞれヒット信号を出力する第１乃至
第４の比較器と、上記プロセッサから供給されたアドレ
スと、上記バックアップ・バッファに一時保持されてい
るアドレスとを比較し、一致した場合にはヒット信号を
出力する第５の比較器とを備え、上記第２乃至第５の比
較器から上記ヒット信号が出力された場合には、上記キ
ャッシュ・メモリ又は上記情報バッファから当該情報を
読み出して上記プロセッサに供給する第１の状態と、上
記第１の比較器から上記ヒット信号が出力された場合に
は、上記キャッシュ・メモリから当該情報を読み出して
上記プロセッサに供給する第２の状態と、上記プロセッ
サから供給されたアドレスに基づいて上記主記憶装置か
ら当該情報を読み出し、上記情報バッファ及び上記キャ
ッシュ・メモリに一時保持すると共に、上記バックアッ
プ・バッファに上記情報バッファに一時保持した情報の
アドレスを一時保持する第３の状態と、上記プロセッサ
から供給されたアドレスを構成するタグを上記タグ・メ
モリから読み出して上記タグ・バッファに一時保持する
第４の状態と、上記プロセッサから供給されたアドレス
を構成するタグに隣接するタグを上記タグ・メモリから
読み出して上記ネクスト・バッファに一時保持すると共
に、当該情報に対応したアドレスを構成するタグを、上
記主記憶装置の不連続な記憶領域に記憶された情報が上
記プロセッサから要求された場合には上記ブランチ・バ
ッファに一時保持し、それ以外の場合には上記ラスト・
バッファに一時保持する第５の状態とが存在することを
特徴としている。
【００１６】また、請求項１１記載の発明は、請求項１
０記載のキャッシュ・メモリ制御装置に係り、上記第１
乃至第３の状態と、上記第４及び第５の状態とはそれぞ
れ独立して並行に実行されることを特徴としている。
【００１７】また、請求項１２記載の発明は、請求項１
０又は１１記載のキャッシュ・メモリ制御装置に係り、
上記キャッシュ・メモリは複数個のウェイからなり、各
ウェイは複数個の情報が記憶される複数個のエントリか
らなり、上記ネクスト・バッファ、上記タグ・バッフ
ァ、第１及び第３の比較器は、それぞれ上記ウェイの個
数分設けられ、上記情報バッファは１個のエントリに記
憶される情報の個数分設けられ、上記ブランチ・バッフ
ァ及び第４の比較器は所定個数設けられ、上記第３の状
態では、上記主記憶装置から当該情報が属するエントリ
を構成するすべての情報が読み出され、上記複数個の情
報バッファに一時保持されることを特徴としている。
【００１８】また、請求項１３記載の発明は、プロセッ
サから要求された情報をキャッシュメモリ又は主記憶装
置から読み出して上記プロセッサに供給するキャッシュ
・メモリ制御方法に係り、上記キャッシュ・メモリに記
憶されている情報に対応したアドレスを構成するタグを
記憶するタグメモリと、上記タグメモリから読み出され
た第１のタグを保持するバッファとを備え、上記プロセ
ッサから供給される、要求された情報に対応したアドレ
スを構成する第２のタグと上記第１のタグとを比較し、
不一致の場合に上記タグメモリに記憶されたタグと、上
記第２のタグとを比較すると共に、上記第１のタグと第
２のタグとの比較結果にかかわらず上記バッファに上記
第２のタグに隣接するタグを記憶することを特徴として
いる。
【００１９】また、請求項１４記載の発明は、プロセッ
サから要求された情報をキャッシュメモリ又は主記憶装
置から読み出して上記プロセッサに供給するキャッシュ
・メモリ制御方法に係り、上記キャッシュ・メモリに記
憶されている情報に対応したアドレスを構成するタグを
記憶するタグメモリと、上記プロセッサから情報の連続
的なアクセスが無かった場合に、上記プロセッサから要
求された情報に対応したアドレスを保持するアドレスバ
ッファに記憶されたアドレスを構成する第１のタグを保
持するバッファとを備え、上記プロセッサから供給され
る、要求された情報に対応したアドレスを構成する第２
のタグと上記第１のタグとを比較し、不一致の場合に上
記タグメモリに記憶されたタグと上記第２のタグとを比
較することを特徴としている。
【００２０】
【作用】この発明の構成によれば、プロセッサからのア
クセス要求に直ちに応答することができると共に、消費
電力を削減することができる。
【００２１】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。図１は、この発明の一実施例であるキ
ャッシュ・メモリ制御装置の要部の電気的構成を示すブ
ロック図、図２は、同装置を適用したデータ処理装置の
要部の電気的構成を示すブロック図、図３は、同装置を
構成するキャッシュ・メモリの電気的構成を示すブロッ
ク図である。この例のデータ処理装置は、図２に示すよ
うに、プロセッサ２１と、キャッシュ・メモリ制御装置
２２と、バス・コントロール・ユニット２３と、システ
ムバス２４と、主記憶装置２５とから概略構成されてい
る。プロセッサ２１は、データ処理装置の各部を制御し
てデータ処理を行うと共に、キャッシュ・メモリ制御装
置２２に対して、命令やデータ等のある情報のアクセス
を要求するアクセス要求信号ＲＱを供給し、その出力タ
イミングで当該情報のアドレス信号ＡＤを供給する。ま
た、プロセッサ２１は、分岐命令や不連続なデータ等、
主記憶装置２５の不連続的な記憶領域に記憶された情報
のアクセス要求をする場合（これを不連続アクセス時と
呼ぶ）には、キャッシュ・メモリ制御装置２２に対し
て、上記信号に加えてその旨を示す不連続アクセス信号
ＴＦを供給する。これにより、キャッシュ・メモリ制御
装置２２は、ヒットの場合には、プロセッサ２１に対し
て、その旨を示すアクノリッジ信号ＡＫを供給し、その
出力タイミングでアクセス要求された情報を情報信号Ｄ
Ｔとして供給する。また、キャッシュ・メモリ制御装置
２２は、ミス・ヒットの場合には、主記憶装置２５から
当該情報を獲得するために、バス・コントロール・ユニ
ット２３に対して、当該情報のアクセスを要求するアク
セス要求信号ＢＲＱを供給し、その出力タイミングで当
該情報のアドレス信号ＢＡＤを供給する。これにより、
バス・コントロール・ユニット２３は、キャッシュ・メ
モリ制御装置２２に対して、アドレス信号ＢＡＤを受け
取ったことを示すアクノリッジ信号ＢＡＫを供給すると
共に、システム・バス２４を介して主記憶装置２５から
当該情報を読み出した後、キャッシュ・メモリ制御装置
２２に対して、その旨を示すレディ信号ＢＲＹを供給
し、その出力タイミングで当該情報を情報信号ＢＤＴと
して供給する。この場合、バス・コントロール・ユニッ
ト２３は、キャッシュ・メモリ制御装置２２に対して、
何番目のバイトの情報かを示す４ビットのバイト信号Ｂ
ＤＬを供給する。
【００２２】キャッシュ・メモリ制御装置２２は、図１
に示すように、キャッシュ・メモリ３１と、タグ・メモ
リ３２１及び３２２と、アドレス生成回路３３と、比較
器３４１〜３４１０と、タグ・バッファ３５１及び３５
２と、ネクスト・バッファ３６１及び３６２と、ブラン
チ・バッファ３７１〜３７４と、ラスト・バッファ３８
と、バックアップ・バッファ３９と、アドレス入力バッ
ファ４０と、アドレス出力バッファ４１と、情報バッフ
ァ４２１〜４２４と、セレクタ４３〜４６と、インクリ
メンタ４７と、ＬＲＵ制御部４８とから概略構成されて
いる。
【００２３】この実施例では、主記憶装置２５の記憶容
量を６４ＭＢであるとし、キャッシュ・メモリ３１の記
憶容量を８ｋＢであるとする。キャッシュ・メモリ３１
は、図３に示すように、それぞれ記憶容量が４ｋＢであ
る２個のウェイ（way）５１ １及び５１２からなり、各
ウェイ５１はそれぞれ２５６個のエントリ（entry）に
分割され、各エントリにはビット長が１ワード（wor
d）、即ち、３２ビット（何故なら、１ワード；４バイ
ト、１バイト；８ビット）の情報が４個記憶される。図
３の各行はラインと呼ばれ、１ラインのビット長は１２
８ビット（＝３２×４）となる。そして、主記憶装置２
５もこのようなキャッシュメモリ３１の構成に対応し
て、４ｋＢ毎の１６３８４（＝２２６／２１２）個のブ
ロック（何故なら、６４ＭＢ；２２６、４ｋＢ；
２１２）に分割されている。また、各情報をアクセスす
るためにプロセッサ２１から供給されるアドレス信号Ａ
Ｄのビット長は２６ビットであり、下位第２ビット及び
第３ビット目の２ビットが１ラインを構成する４個ある
情報のいずれか１個を選択するための情報選択信号とな
り、下位第４ビット〜下位第１１ビットの中位８ビット
が２５６個あるエントリのいずれか１個を選択するため
のインデックス（index）信号となり、下位第１２ビッ
ト〜下位第２５ビットの上位８ビットが主記憶装置２５
の１６３８４個あるブロックのいずれか１個を選択する
ためのタグ信号となる。したがって、各ウェイ５１１及
び５１２において、プロセッサ２１から供給されたアド
レス信号ＡＤの中位ビットを構成するインデックス信号
に応じて読み出された１ライン分の情報がレジスタ５２
１及び５２２に一時記憶された後、読み出された１ライ
ン分の情報に対応したタグと供給されたアドレス信号Ａ
Ｄの上位ビットを構成するタグとが比較器５３１及び５
３２において比較され、一致した場合にウェイ選択信号
が出力される。レジスタ５２１及び５２２からは、情報
選択信号に応じて１ラインを構成する４個の情報のう
ち、１個が選択されてウェイ・セレクタ５４に供給され
る。これにより、ウェイ・セレクタ５４において、ウェ
イ選択信号に基づいて、レジスタ５２１及び５２２から
１ワードの情報が選択されて出力される。
【００２４】図１において、タグ・メモリ３２１及び３
２２は、それぞれ図３に示すウェイ５１１及び５１２に
対応して設けられており、２５６エントリにそれぞれ１
４ビットのタグが記憶される。アドレス生成回路３３
は、ミス・ヒットの場合に、プロセッサ２１からアクセ
ス要求された情報を主記憶装置２５から読み出すための
アドレスを生成する。
【００２５】アドレス入力バッファ４０には、プロセッ
サ２１から供給されたある情報のアクセス要求に対応し
たアドレス信号ＡＤが一時保持される。ラスト・バッフ
ァ３８には、アドレス入力バッファ４０に一時保持され
た最新のアドレス信号ＡＤの一部である最新のタグ（こ
れをラスト・タグＬＴＧと呼ぶ）が一時保持される。ア
ドレス出力バッファ４１には、ミス・ヒットの場合に、
アドレス生成回路３３において生成されたアドレスが一
時保持される。情報バッファ４２１〜４２４には、ミス
・ヒットの場合に、主記憶装置２５から読み出された情
報が一時保持される。このように、キャッシュ・メモリ
３１に新たに情報を補充するために主記憶装置２５から
情報を読み出すことを、キャッシュ・フィル（cache fi
ll）と呼ぶ。また、情報バッファ４２が４個設けられて
いるのは、それぞれの記憶容量が１ワード分であり、主
記憶装置２５から一度に読み出される情報量が、４ワー
ドからなる１ライン分だからである。バックアップ・バ
ッファ３９には、キャッシュ・フィル時に情報バッファ
４２１〜４２４に一時保持された情報の属するラインの
先頭のアドレスが一時保持される。ブランチ・バッファ
３７１〜３７４には、不連続アクセス時にプロセッサ２
１から供給されたアドレス信号ＡＤの一部であるタグが
一時保持される。この実施例では、ブランチ・バッファ
３７の数を４個とするが、これに限定されない。ブラン
チ・バッファ３７の個数が多いほど、不連続アクセス時
におけるミス・ヒットとなる確率を低減できる。ネクス
ト・バッファ３６１及び３６２は、タグ・メモリ３２１
及び３２２に対応して設けられ、プロセッサ２１から情
報の連続的なアクセス要求があった場合に、次にアクセ
ス要求されると予測される情報のアドレス信号ＡＤの一
部であるタグ（これをネクスト・タグＮＴＧと呼ぶ）が
タグ・メモリ３２１及び３２２から予め読み出され、一
時保持される。タグ・バッファ３５１及び３５２は、タ
グ・メモリ３２１及び３２２に対応して設けられ、タグ
・メモリ３２１及び３２２からそれぞれ読み出されたタ
グが一時保持される。以上説明した各バッファ３５１及
び３５２、３６１及び３６２、３７１〜３７ ４、３８〜
４１、４２１〜４２４は、ラッチやフリップフロップ等
からなる。
【００２６】比較器３４１及び３４２は、タグ・メモリ
３２１及び３２２に対応して設けられ、それぞれタグ・
バッファ３５１及び３５２に一時保持されたタグと、ア
ドレス入力バッファ４０に一時保持されたアドレス信号
ＡＤの一部であるタグとを比較し、一致した場合にヒッ
ト情報をＬＲＵ制御部４８に供給する。比較器３４３及
び３４４は、それぞれネクスト・バッファ３６１及び３
６２に一時保持されたネクスト・タグＮＴＧと、プロセ
ッサ２１から供給されたアドレス信号ＡＤの一部である
タグとを比較し、一致した場合にヒット情報をＬＲＵ制
御部４８に供給する。比較器３４５〜３４８は、それぞ
れブランチ・バッファ３７１〜３７４に一時保持された
タグと、プロセッサ２１から供給されたアドレス信号Ａ
Ｄの一部であるタグとを比較し、一致した場合にヒット
情報をＬＲＵ制御部４８に供給する。比較器３４９は、
ラスト・バッファ３８に一時保持されたラスト・タグＬ
ＴＧと、プロセッサ２１から供給されたアドレス信号Ａ
Ｄの一部であるタグとを比較し、一致した場合にヒット
情報をＬＲＵ制御部４８に供給する。比較器３４
１ ０は、バックアップ・バッファ３９に一時保持された
アドレスと、プロセッサ２１から供給されたアドレス信
号ＡＤとを比較し、一致した場合にヒット情報をＬＲＵ
制御部４８に供給する。
【００２７】セレクタ４３は、プロセッサ２１から供給
されたアドレス信号ＡＤと、アドレス入力バッファ４０
に一時保持されたアドレス信号ＡＤと、アドレス生成回
路３３において生成されたアドレスとを入力し、いずれ
か１つを選択してキャッシュ・メモリ３１に供給する。
セレクタ４４は、情報バッファ４２１〜４２４に一時保
持された情報を入力し、いずれか１つを選択してキャッ
シュ・メモリ３１に供給する。セレクタ４５は、キャッ
シュ・メモリ３１から読み出された情報と、情報バッフ
ァ４２１〜４２４に一時保持された情報とを入力し、い
ずれか１つを選択して情報信号ＤＴとしてプロセッサ２
１に供給する。インクリメンタ４７は、プロセッサ２１
から情報の連続的なアクセス要求があった場合に、ネク
スト・タグＮＴＧをタグ・メモリ３２１及び３２２から
予め読み出すために、アドレス入力バッファ４０に一時
保持された現在のアドレス信号ＡＤのインデックスの値
に＋１をインクリメントする。セレクタ４６は、プロセ
ッサ２１から供給されたアドレス信号ＡＤと、アドレス
入力バッファ４０に一時保持されたアドレス信号ＡＤ
と、インクリメンタ４７から供給されたアドレスとを入
力し、いずれか１つを選択してタグ・メモリ３２ １及び
３２２に供給する。ＬＲＵ制御部４８は、ＬＲＵメモリ
４８ａを有し、各比較器３４１〜３４１０から供給ヒッ
ト情報に基づいて、ＬＲＵ情報を生成してＬＲＵメモリ
４８ａのアドレス入力バッファ４０に一時保持されたア
ドレスに記憶する。
【００２８】次に、上記構成のキャッシュ・メモリ制御
装置の動作について、図４に示すフロー・チャート、図
５及び図６に示すタイミング・チャートを参照して説明
する。この実施例では、キャッシュ・メモリ３１及びそ
の周辺回路の制御（キャッシュ制御と呼ぶ）と、タグ・
メモリ３２１及び３２２並びにその周辺回路の制御（タ
グ制御と呼ぶ）とは、それぞれ独立して並行的になされ
る。したがって、図４に示すフロー・チャートも、時間
の経過に応じて各処理が１つづつ実行される通常のフロ
ー・チャートとは異なる。まず、キャッシュ制御におい
ては、アイドル状態ＩＤＬＥと、バッファ・チェック状
態ＢＦＣＨと、タグ・チェック状態ＴＧＣＨと、キャッ
シュ・フィル状態ＦＩＬＬとの４つの状態がある。アイ
ドル状態ＩＤＬＥは、キャッシュ・メモリ３１及びその
周辺回路に対して何等の制御も行わない状態である。バ
ッファ・チェック状態ＢＦＣＨは、比較器３４３〜３４
１０において、ネクスト・バッファ３６１及び３６２、
ブランチ・バッファ３７１〜３７４、ラスト・バッファ
３８並びにバックアップ・バッファ３９に一時保持され
ているタグやアドレスと、プロセッサ２１から供給され
たアドレス信号ＡＤやその一部であるタグとを比較し、
いずれかの比較器３４においてヒットした場合には、当
該タグやアドレスに対応した情報をプロセッサ２１に供
給し、ミス・ヒットの場合には、後述するタグ・チェッ
ク状態ＴＧＣＨに遷移する状態である。タグ・チェック
状態ＴＧＣＨは、比較器３４１及び３４２において、タ
グ・バッファ３５１及び３５２に一時保持されているタ
グと、アドレス入力バッファ４０に一時保持されたアド
レス信号ＡＤの一部であるタグとを比較し、ヒットした
場合には、当該タグに対応した情報をプロセッサ２１に
供給し、ミス・ヒットの場合には、後述するキャッシュ
・フィル状態に遷移する状態である。
【００２９】キャッシュ・フィル状態ＦＩＬＬは、ミス
・ヒットの場合に、プロセッサ２１からアクセス要求さ
れた情報について、プログラム２１から供給されたアド
レス信号ＡＤに基づいてアドレス生成回路３３において
アドレスを生成してバス・コントロール・ユニット２３
に供給することによりアクセス要求し、バス・コントロ
ール・ユニット２３から当該情報が供給されると、情報
バッファ４２１〜４２ ４に一時保持すると共に、キャッ
シュ・メモリ３１に記憶し、さらに当該情報の属するラ
インの先頭のアドレスをバックアップ・バッファ３９に
一時保持する状態である。このように、バス・コントロ
ール・ユニット２３から供給された情報を情報バッファ
４２１〜４２４に一時保持すると共に、当該情報の属す
るラインの先頭のアドレスをバックアップ・バッファ３
９に一時保持することにより、情報バッファ４２１〜４
２４に一時保持されている情報と、バックアップ・バッ
ファ３９に一時保持されているアドレスとの対応がとれ
るため、比較器３４１０においてヒットした場合には、
対応する情報をキャッシュ・メモリ３１から読み出す必
要がなく、直接情報バッファ４２１〜４２４から読み出
すことができる。これにより、キャッシュ・メモリ３１
へのアクセス頻度を低減でき、消費電力の削減を実現で
きる。
【００３０】これに対し、タグ制御においては、タグ・
リード状態ＴＧＲＤと、ネクスト・タグ・リード状態Ｎ
ＴＲＤと、ＬＲＵ情報ライト状態ＬＲＷＴとの３つの状
態がある。タグ・リード状態ＴＧＲＤは、ミス・ヒット
の場合に、タグ・メモリ３２ １及び３２２からタグを読
み出し、タグ・バッファ３５１及び３５２に一時保持す
る状態である。ネクスト・タグ・リード状態ＮＴＲＤ
は、インクリメンタ４７において、アドレス入力バッフ
ァ４０に一時保持されている現在のアドレス信号ＡＤの
インデックスの値に＋１をインクリメントし、その新た
なアドレスに基づいて、ネクスト・タグＮＴＧをタグ・
メモリ３２１及び３２２から予め読み出してネクスト・
バッファ３６１及び３６２に一時保持すると共に、アド
レス入力バッファ４０に一時保持されている現在のアド
レス信号ＡＤの一部であるタグを、プロセッサ２１から
情報の連続的なアクセス要求がなかった場合にはブラン
チ・バッファ３７１〜３７４のいずれか１個に一時保持
し、それ以外の場合にはラスト・バッファ３８に一時保
持する状態である。ＬＲＵ情報ライト状態ＬＲＷＴは、
ＬＲＵ制御部４８において、比較器３４１〜３４１０か
ら供給されるヒット情報に基づいてＬＲＵメモリ４８ａ
に記憶されているＬＲＵ情報を更新する状態である。
【００３１】この実施例では、基本的には、以下に示す
３つの処理の流れがある。まず、第１の処理の流れは、
図４に示すステップＳＰ１→ＳＰ２→ＳＰ４→ＳＰ６の
流れと、これと並行するステップＳＰ７→ＳＰ８→ＳＰ
９の流れであり、状態は、キャッシュ制御ではアイドル
状態ＩＤＬＥ→バッファ・チェック状態ＢＦＣＨ→キャ
ッシュ・フィル状態ＦＩＬＬと遷移し、タグ制御ではタ
グ・リード状態ＴＧＲＤ→ネクスト・タグ・リード状態
ＮＴＲＤ→ＬＲＵ情報ライト状態ＬＲＷＴと遷移する。
そして、タグ・チェック状態ＴＧＣＨとネクスト・タグ
・リード状態ＮＴＲＤとが並行し、キャッシュ・フィル
状態ＦＩＬＬとＬＲＵ情報ライト状態ＬＲＷＴとが並行
してそれぞれ処理される。このような処理がなされるの
は、プロセッサ２１からアクセス要求された情報がキャ
ッシュ・メモリ３１に記憶されておらず、プロセッサ２
１から供給されたアドレス信号ＡＤやその一部であるタ
グも、図１に示すネクスト・バッファ３６１及び３
６２、ブランチ・バッファ３７１〜３７４、ラスト・バ
ッファ３８、バックアップ・バッファ３９並びにタグ・
メモリ３２１及び３２２のいずれにも記憶されていない
ため、キャッシュ・フィルを行う場合である。この場合
には、キャッシュ制御において、バッファ・チェック状
態ＢＦＣＨからタグ・チェック状態ＴＧＣＨへ遷移する
際に、タグ制御において、タグ・リード状態ＴＧＲＤが
起動され、その後、１サイクルずつ、ネクスト・タグ・
リード状態ＮＴＲＤ及びＬＲＵ情報ライト状態ＬＲＷＴ
が順次起動される。
【００３２】次に、第２の処理の流れは、図４に示すス
テップＳＰ１→ＳＰ２→ＳＰ４→ＳＰ５の流れと、これ
と並行するステップＳＰ７→ＳＰ８→ＳＰ９の流れであ
り、状態は、キャッシュ制御ではアイドル状態ＩＤＬＥ
→バッファ・チェック状態ＢＦＣＨ→タグ・チェック状
態ＴＧＣＨと遷移し、タグ制御ではタグ・リード状態Ｔ
ＧＲＤ→ネクスト・タグ・リード状態ＮＴＲＤ→ＬＲＵ
情報ライト状態ＬＲＷＴと遷移する。そして、タグ・チ
ェック状態ＴＧＣＨとネクスト・タグ・リード状態ＮＴ
ＲＤとが並行し、次にプロセッサ２１からアクセス要求
された情報に関するバッファ・チェック状態ＢＦＣＨと
ＬＲＵ情報ライト状態ＬＲＷＴとが並行してそれぞれ処
理される。このような処理がなされるのは、プロセッサ
２１からアクセス要求された情報がキャッシュ・メモリ
３１に記憶されており、プロセッサ２１から供給された
アドレス信号ＡＤやその一部であるタグは、図１に示す
ネクスト・バッファ３６１及び３６２、ブランチ・バッ
ファ３７１〜３７４、ラスト・バッファ３８並びにバッ
クアップ・バッファ３９のいずれにも記憶されてはいな
いが、タグ・メモリ３２１又は３２２のいずれかには記
憶されている場合である。この場合にも、キャッシュ制
御において、バッファ・チェック状態ＢＦＣＨからタグ
・チェック状態ＴＧＣＨへ遷移する際に、タグ制御にお
いて、タグ・リード状態ＴＧＲＤが起動され、その後、
１サイクルずつ、ネクスト・タグ・リード状態ＮＴＲＤ
及びＬＲＵ情報ライト状態ＬＲＷＴが順次起動される。
【００３３】次に、第３の処理の流れは、図４に示すス
テップＳＰ１→ＳＰ２→ＳＰ３の流れと、この後に起動
されるステップＳＰ８→ＳＰ９の流れであり、状態は、
キャッシュ制御ではアイドル状態ＩＤＬＥ→バッファ・
チェック状態ＢＦＣＨと遷移し、タグ制御ではネクスト
・タグ・リード状態ＮＴＲＤ→ＬＲＵ情報ライト状態Ｌ
ＲＷＴと遷移する。このような処理がなされるのは、プ
ロセッサ２１からアクセス要求された情報がキャッシュ
・メモリ３１に記憶されており、かつ、図１に示すネク
スト・バッファ３６１及び３６２、ブランチ・バッファ
３７１〜３７４、ラスト・バッファ３８、あるいはバッ
クアップ・バッファ３９のいずれかに、プロセッサ２１
から供給されたアドレス信号ＡＤやその一部であるタグ
が記憶されている場合である。この場合には、１クロッ
クの間にアクセス要求及びそれに応じた情報の供給が可
能となり、従来に比べてプロセッサ２１からのアクセス
要求に対する応答を高速化することができる。
【００３４】次に、キャッシュ・メモリ制御装置の動作
の概略について、図４に示すフロー・チャートを参照し
て説明する。まず、キャッシュ制御として、アイドル状
態ＩＤＬＥの後、プロセッサ２１からのアクセス要求が
あるか否かを判断する（ステップＳＰ１）。ステップＳ
Ｐ１の判断結果が「ＮＯ」の場合には、アイドル状態Ｉ
ＤＬＥに戻る。一方、ステップＳＰ１の判断結果が「Ｙ
ＥＳ」の場合、即ち、プロセッサ２１からのアクセス要
求がある場合には、キャッシュ制御として、バッファ・
チェック状態ＢＦＣＨへ遷移する。これにより、比較器
３４３〜３４１０において、ネクスト・バッファ３６１
及び３６２、ブランチ・バッファ３７１〜３７４、ラス
ト・バッファ３８並びにバックアップ・バッファ３９に
一時保持されているアドレスやタグと、プロセッサ２１
から供給されたアドレス信号ＡＤやその一部であるタグ
とが比較され、いずれかの比較器３４からヒット情報が
出力されたか否かを判断する（ステップＳＰ２）。この
判断結果が「ＹＥＳ」の場合には、セレクタ４５は、キ
ャッシュ・メモリ３１から読み出された情報を選択して
情報信号ＤＴとしてプロセッサ２１に供給する（ステッ
プＳＰ３）。この後、キャッシュ制御としてはステップ
ＳＰ１へ戻り、タグ制御としては、ネクスト・タグ・リ
ード状態ＮＴＲＤが起動される。これにより、インクリ
メンタ４７において、アドレス入力バッファ４０に一時
保持されている現在のアドレス信号ＡＤのインデックス
の値に＋１がインクリメントされ、新たなアドレスに基
づいて、ネクスト・タグＮＴＧがタグ・メモリ３２１及
び３２２から読み出されてネクスト・バッファ３６１及
び３６２に一時保持されると共に、アドレス入力バッフ
ァ４０に一時保持されている現在のアドレス信号ＡＤの
一部であるタグが、プロセッサ２１から情報の連続的な
アクセス要求がなかった場合にはブランチ・バッファ３
７１〜３７４のいずれか１個に一時保持され、それ以外
の場合にはラスト・バッファ３８にラスト・タグＬＴＧ
として一時保持される（ステップＳＰ８）。さらに、Ｌ
ＲＵ制御部４８において、比較器３４１〜３４１０から
供給されるヒット情報に基づいてＬＲＵメモリ４８ａに
記憶されているＬＲＵ情報を更新される（ステップＳＰ
９；ＬＲＵ情報ライト状態ＬＲＷＴ）。この後、タグ制
御としてステップＳＰ１へ戻る。以上が第３の処理の流
れである。
【００３５】一方、ステップＳＰ２の判断結果が「Ｎ
Ｏ」の場合、即ち、図１に示すネクスト・バッファ３６
１及び３６２、ブランチ・バッファ３７１〜３７４、ラ
スト・バッファ３８並びにバックアップ・バッファ３９
のいずれにもプロセッサ２１から供給されたアドレス信
号ＡＤやその一部であるタグが記憶されていない場合に
は、キャッシュ制御としてタグ・チェック状態ＴＧＣＨ
へ遷移すると共に、タグ制御としてタグ・リード状態Ｔ
ＧＲＤが起動される。これにより、比較器３４１及び３
４２において、タグ・バッファ３５１及び３５２に一時
保持されているタグと、アドレス入力バッファ４０に一
時保持されたアドレス信号ＡＤの一部であるタグとが比
較され、ヒット情報が出力されたか否かを判断する（ス
テップＳＰ４）。この判断結果が「ＹＥＳ」の場合に
は、セレクタ４５は、キャッシュ・メモリ３１から読み
出された情報を選択して情報信号ＤＴとしてプロセッサ
２１に供給する（ステップＳＰ５）。以上がタグ・チェ
ック状態ＴＧＣＨである。この後、キャッシュ制御とし
てステップＳＰ１へ戻る。これと並行して、タグ・メモ
リ３２１及び３２２からタグが読み出され、タグ・バッ
ファ３５１及び３５２に一時保持された後（ステップＳ
Ｐ７；タグ・リード状態ＴＧＲＤ）、インクリメンタ４
７において、アドレス入力バッファ４０に一時保持され
ている現在のアドレス信号ＡＤのインデックスの値に＋
１がインクリメントされ、新たなアドレスに基づいて、
ネクスト・タグＮＴＧがタグ・メモリ３２１及び３２２
から読み出されてネクスト・バッファ３６１及び３６２
に一時保持されると共に、アドレス入力バッファ４０に
一時保持されている現在のアドレス信号ＡＤの一部であ
るタグが、プロセッサ２１から情報の連続的なアクセス
要求がなかった場合にはブランチ・バッファ３７１〜３
７４のいずれか１個に一時保持され、それ以外の場合に
はラスト・バッファ３８にラスト・タグＬＴＧとして一
時保持される（ステップＳＰ８；ネクスト・タグ・リー
ド状態ＮＴＲＤ）。さらに、ＬＲＵ制御部４８におい
て、比較器３４１〜３４１０から供給されるヒット情報
に基づいてＬＲＵメモリ４８ａに記憶されているＬＲＵ
情報を更新される（ステップＳＰ９；ＬＲＵ情報ライト
状態ＬＲＷＴ）。この後、タグ制御としてステップＳＰ
１へ戻る。以上が第２の処理の流れである。
【００３６】一方、ステップＳＰ４の判断結果が「Ｎ
Ｏ」の場合、即ち、比較器３４１及び３４２において、
タグ・バッファ３５１及び３５２に一時保持されている
タグと、アドレス入力バッファ４０に一時保持されたア
ドレス信号ＡＤの一部であるタグとが比較され、ヒット
情報が出力されなかった場合には、キャッシュ制御とし
てキャッシュ・フィル状態ＦＩＬＬに遷移する。これに
より、バス・コントロール・ユニット２３に対してプロ
セッサ２１からアクセス要求された情報についてアクセ
ス要求がなされ、バス・コントロール・ユニット２３か
ら当該情報が供給されると、情報バッファ４２１〜４２
４に一時保持されると共に、キャッシュ・メモリ３１に
記憶され、さらに当該情報が属するラインの先頭のアド
レスがバックアップ・バッファ３９に一時保持される
（ステップＳＰ６）。この後、キャッシュ制御としてス
テップＳＰ１へ戻る。なお、タグ制御については、上記
した第２の処理の流れと同様であるので、その説明を省
略する。以上が第１の処理の流れである。
【００３７】次に、キャッシュ・メモリ制御装置の動作
のタイミングについて、図５及び図６に示すタイミング
・チャートを参照して説明する。まず、上記した第１の
処理の流れについて、図５に示すタイミング・チャート
を参照して説明する。第１のサイクルでは、キャッシュ
制御において、アクセス要求信号ＲＱ（図５（８）参
照）の出力タイミングでプロセッサ２１から値「０ｘ…
０００１」のアドレス信号ＡＤが供給され（図５（７）
参照）、バッファ・チェック状態ＢＦＣＨが起動される
がミス・ヒットとなるので（図５（３）参照）、タグ制
御においてタグ・リード状態ＴＧＲＤが起動される（図
５（２）参照）。第２のサイクルでは、キャッシュ制御
において、タグ・チェック状態ＴＧＣＨに遷移するがミ
ス・ヒットとなり（図５（３）参照）、これに並行して
タグ制御においてネクスト・タグ・リード状態ＮＴＲＤ
に遷移する（図５（２）参照）。この時、プロセッサ２
１から供給されたアドレス信号ＡＤの値「０ｘ…０００
１」がアドレス入力バッファ４０に一時保持される（図
５（１２）参照）。
【００３８】第３のサイクルでは、キャッシュ制御にお
いて、キャッシュ・フィル状態ＦＩＬＬに遷移し、アド
レス生成回路３３が、プロセッサ２１から供給されたア
ドレス信号ＡＤの値「０ｘ…０００１」に基づいて、ア
ドレス信号ＡＤの値「０ｘ…０００１」の情報が属する
ラインの先頭のアドレスの値「０ｘ…００００」から４
個分のアドレスの値を１サイクル毎にインクリメントし
て生成するので、これらのアドレスの値がアドレス出力
バッファ４１に一時保持された後、アドレス信号ＢＡＤ
として、アクセス要求信号ＢＲＱ（図５（１４）参照）
の出力タイミングで、バス・コントロール・ユニット２
３に供給される（図５（１３）参照）。これにより、略
半サイクル経過後、バス・コントロール・ユニット２３
からアドレス信号ＢＡＤを受け取ったことを示すアクノ
リッジ信号ＢＡＫが供給される（図５（１５）参照）。
一方、タグ制御においては、ネクスト・タグ・リード状
態ＮＴＲＤからＬＲＵ情報ライト状態ＬＲＷＴに遷移す
るが（図５（２）参照）、この際、アドレスの値「０ｘ
…０００１」の情報が属するライン（インデックス番号
「００」）の次のライン（インデックス番号「０１」）
のタグがネクスト・タグＮＴＧとしてネクスト・バッフ
ァ３６１又は３６２に一時保持される（図５（４）参
照）と共に、アドレス入力バッファ４０に一時保持され
ている現在のアドレス信号ＡＤの一部であるタグが、不
連続アクセス信号ＴＦがアクティブではないので（図５
（９）参照）、ラスト・バッファ３８にラスト・タグＬ
ＴＧとして一時保持される（図５（５）参照）。
【００３９】第４〜第８のサイクルでは、キャッシュ制
御において、キャッシュ・フィル状態ＦＩＬＬのまま
で、バス・コントロール・ユニット２３が、システム・
バス２４を介して主記憶装置２５からキャッシュ・メモ
リ制御装置２２がアクセス要求した１ライン分の情報Ｉ
ＮＦ０〜ＩＮＦ３を読み出した後、キャッシュ・メモリ
制御装置２２に対して、主記憶装置２５から情報を読み
出した旨を示すレディ信号ＢＲＹ（図５（１６）参照）
の出力タイミングで当該１ライン分の情報ＩＮＦ０〜Ｉ
ＮＦ３を情報信号ＢＤＴとして１サイクル毎に供給する
ので、これらの情報ＩＮＦ０〜ＩＮＦ３が情報バッファ
４２１〜４２４に順次保持される（図５（１７）〜（２
０）参照）。また、第５〜第８のサイクルでは、キャッ
シュ制御において、アドレス生成回路３３が、プロセッ
サ２１から供給されたアドレス信号ＡＤの値「０ｘ…０
００１」に基づいて、アドレス信号ＡＤの値「０ｘ…０
００１」の情報ＩＮＦ１が属するラインの、キャッシュ
・メモリ３１に記憶すべき先頭のアドレスの値から４個
分のアドレスの値ＡＤＤ０〜ＡＤＤ３を１サイクル毎に
インクリメントして生成するので、これらのアドレスの
値ＡＤＤ０〜ＡＤＤ３がアドレス信号ＣＡＤとしてセレ
クタ４３を介してキャッシュ・メモリ３１に供給される
と共に、各アドレスの値ＡＤＤ０〜ＡＤＤ３に対応した
情報ＩＮＦ０〜ＩＮＦ３が情報バッファ４２１〜４２４
から順次読み出されてセレクタ４４を介して情報信号Ｃ
ＤＴとしてキャッシュ・メモリ３１に供給され、記憶さ
れる（図５（２２）参照）。
【００４０】第９のサイクルでは、キャッシュ制御にお
いて、再びプロセッサ２１から値「０ｘ…０００１」の
アドレス信号ＡＤが供給されると（図５（７）参照）、
再びバッファ・チェック状態ＢＦＣＨが起動されるが、
今度は第８のサイクルまでにキャッシュ・フィルがなさ
れており、このキャッシュ・フィルの完了に伴って、プ
ロセッサ２１から供給されたアドレス信号ＡＤの値「０
ｘ…０００１」に基づいてアドレス生成回路３３がキャ
ッシュ・フィル時に生成した、アドレス信号ＡＤの値
「０ｘ…０００１」の情報が属するラインの先頭のアド
レスの値「０ｘ…００００」がバックアップ・バッファ
３９に一時保持される（図５（６）参照）ので、比較器
３４１０においてヒットとなる（図５（３）参照）。こ
れにより、キャッシュ・メモリ制御装置２２は、アクセ
ス要求された情報ＩＮＦ１を直接情報バッファ４２２か
ら読み出した後、プロセッサ２１に対して、ヒットした
旨を示すアクノリッジ信号ＡＫ（図５（１０）参照）の
出力タイミングでセレクタ４５を介して情報信号ＤＴと
して供給する（図５（１１）参照）。第１０及び第１１
のサイクルでは、プロセッサ２１から供給されるアドレ
ス信号ＡＤの値が１ずつ更新される（図５（７）参照）
以外は、第９のサイクルと同様であるので、その説明を
省略する。また、上記した第３の処理の流れについて
も、情報が情報バッファ４２１〜４２４に記憶されてい
ない場合にはキャッシュ・メモリ３１から読み出される
以外は、上記第９〜第１１のサイクルと同様であるの
で、その説明を省略する。
【００４１】次に、上記した第２の処理の流れについ
て、図６に示すタイミング・チャートを参照して説明す
る。第１のサイクルでは、キャッシュ制御において、ア
クセス要求信号ＲＱ（図６（８）参照）の出力タイミン
グでプロセッサ２１から値「０ｘ…００００」のアドレ
ス信号ＡＤが供給される（図６（７）参照）と共に、前
回アクセス要求された情報とは不連続的な記憶領域に記
憶された情報のアクセスが要求されたため、その旨を示
す不連続アクセス信号ＴＦがアクティブで供給されてい
る（図６（９）参照）。これにより、バッファ・チェッ
ク状態ＢＦＣＨが起動されるがミス・ヒットとなるので
（図６（３）参照）、タグ制御においてタグ・リード状
態ＴＧＲＤが起動される（図６（２）参照）。
【００４２】第２〜第５のサイクルでは、キャッシュ制
御において、タグ・チェック状態ＴＧＣＨに遷移する
が、第１のサイクルでタグ・メモリ３２１及び３２２か
ら値「０ｘ…００００」のアドレス信号ＡＤに対応した
タグが読み出され、タグ・バッファ３５１及び３５２に
一時保持されているので、比較器３４１又は３４２にお
いてヒットとなる（図６（３）参照）。これにより、プ
ロセッサ２１からアドレス信号ＡＤの値が値「０ｘ…０
０００」から１サイクル毎に１ずつ更新されて供給され
ると（図６（７）参照）、それらが直接キャッシュ・メ
モリ３１から読み出すべき情報の４個分のアドレスの値
ＡＤＤ０〜ＡＤＤ３となり（図６（１３）参照）、アド
レス信号ＤＡＤとしてセレクタ４３を介してキャッシュ
・メモリ３１に供給される（図６（１３）参照）。した
がって、キャッシュ・メモリ３１から各アドレスの値Ａ
ＤＤ０〜ＡＤＤ３に対応した情報ＩＮＦ０〜ＩＮＦ３が
情報信号ＤＤＴとして順次読み出されるので（図６（１
４）参照）、プロセッサ２１に対して、ヒットした旨を
示すアクノリッジ信号ＡＫ（図６（１０）参照）の出力
タイミングでアクセス要求された情報ＩＮＦ０〜ＩＮＦ
３が情報信号ＤＴとして順次供給される（図６（１１）
参照）。なお、第３のサイクル以降は、キャッシュ制御
において、バッファ・チェック状態ＢＦＣＨに遷移する
が、後述するように、第３のサイクルでタグ（インデッ
クス番号「００」）がブランチ・バッファ３７１にブラ
ンチ・タグＢＴＧとして一時保持される（図６（６）参
照）ので、比較器３４５においてヒットとなる（図６
（３）参照）。
【００４３】また、第２のサイクルでは、タグ制御にお
いて、ネクスト・タグ・リード状態ＮＴＲＤに遷移する
（図６（２）参照）。この時、プロセッサ２１から供給
されたアドレス信号ＡＤの値「０ｘ…００００」がアド
レス入力バッファ４０に一時保持される（図６（１２）
参照）。第３のサイクルでは、タグ制御において、ネク
スト・タグ・リード状態ＮＴＲＤからＬＲＵ情報ライト
状態ＬＲＷＴに遷移するが（図６（２）参照）、この
際、アドレスの値「０ｘ…００００」の情報が属するラ
イン（インデックス番号「００」）の次のライン（イン
デックス番号「０１」）のタグがネクスト・タグＮＴＧ
としてネクスト・バッファ３６１又は３６ ２に一時保持
される（図６（４）参照）と共に、アドレス入力バッフ
ァ４０に一時保持されている現在のアドレス信号ＡＤの
一部であるタグ（インデックス番号「００」）が、不連
続アクセス信号ＴＦがアクティブであるので（図６
（９）参照）、ブランチ・バッファ３７１にブランチ・
タグＢＴＧとして一時保持される（図６（６）参照）。
【００４４】第６〜第９のサイクルでは、キャッシュ制
御に関しては、キャッシュ・メモリ３１から順次読み出
される情報が、情報ＩＮＦ０〜ＩＮＦ３が構成するライ
ンの次のラインを構成する情報ＩＮＦ４〜ＩＮＦ７であ
り、それに対応してプロセッサ２１から供給されるアド
レス信号ＡＤの値が１ずつ更新される以外は、上記した
第３〜第５のサイクルと同様であるので、その説明を省
略する。また、第７のサイクルでは、タグ制御におい
て、ネクスト・タグ・リード状態ＮＴＲＤに遷移する
（図６（２）参照）。この時、プロセッサ２１から供給
されたアドレス信号ＡＤの値「０ｘ…０１００」がアド
レス入力バッファ４０に一時保持される（図６（１２）
参照）。第８のサイクルでは、タグ制御において、ネク
スト・タグ・リード状態ＮＴＲＤからＬＲＵ情報ライト
状態ＬＲＷＴに遷移するが（図６（２）参照）、この
際、アドレスの値「０ｘ…０１００」の情報が属するラ
イン（インデックス番号「０１」）の次のライン（イン
デックス番号「０２」）のタグがネクスト・タグＮＴＧ
としてネクスト・バッファ３６１又は３６２に一時保持
される（図６（４）参照）と共に、アドレス入力バッフ
ァ４０に一時保持されている現在のアドレス信号ＡＤの
一部であるタグ（インデックス番号「０１」）が、不連
続アクセス信号ＴＦがアクティブではないので（図６
（９）参照）、ラスト・バッファ３８にラスト・タグＬ
ＴＧとして一時保持される（図６（５）参照）。
【００４５】第１０のサイクルでは、プロセッサ２１か
ら値「０ｘ…００１０」のアドレス信号ＡＤが供給され
る（図６（７）参照）が、このアドレス信号ＡＤの値
「０ｘ…００１０」は第９のサイクルで供給されたアド
レス信号ＡＤの値「０ｘ…０１１１」とは不連続である
ので、その旨を示す不連続アクセス信号ＴＦがアクティ
ブで供給される（図６（９）参照）。キャッシュ制御に
おいては、第３のサイクルでタグ（インデックス番号
「００」）がブランチ・バッファ３７１にブランチ・タ
グＢＴＧ０として一時保持されている（図６（６）参
照）ので、比較器３４ ５においてヒットとなる（図６
（３）参照）。この他の処理は上記した第３のサイクル
以降の処理と同様であるので、その説明を省略する。第
１１及び第１２のサイクルでは、キャッシュ制御に関し
ては、上記した第１０のサイクルの処理と同様である。
タグ制御に関しては、第１１のサイクルでは、ネクスト
・タグ・リード状態ＮＴＲＤに遷移し（図６（２）参
照）、インクリメンタ４７において、アドレス入力バッ
ファ４０に一時保持されている現在のアドレス信号ＡＤ
のインデックスの値「０１」に＋１がインクリメントさ
れ、新たなアドレスに基づいて、新たなタグ（インデッ
クス番号「０２」）がタグ・メモリ３２１及び３２２か
ら読み出されるが、現在ネクスト・バッファ３６１又は
３６２にネクスト・タグＮＴＧとして既にインデックス
番号「０２」のタグが一時保持されている（図６（４）
参照）ので、この場合には、インクリメンタ４７におい
て、現在のネクスト・タグＮＴＧのインデックスの値
「０２」に＋１がインクリメントされ、新たなアドレス
に基づいて、新たなタグ（インデックス番号「０３」）
がタグ・メモリ３２１及び３２２から読み出される。こ
の時、プロセッサ２１から供給されたアドレス信号ＡＤ
の値「０ｘ…００１０」がアドレス入力バッファ４０に
一時保持される（図６（１２）参照）。また、第１２の
サイクルでは、ＬＲＵ情報ライト状態ＬＲＷＴに遷移し
（図６（２）参照）、この際、第１１のサイクルでタグ
・メモリ３２１及び３２２から読み出されたインデック
ス番号「０３」のタグがネクスト・タグＮＴＧとしてネ
クスト・バッファ３６１及び３６２に一時保持される
（図６（４）参照）と共に、アドレス入力バッファ４０
に一時保持されている現在のアドレス信号ＡＤの一部で
あるタグ（インデックス番号「００」）が、第１０のサ
イクルで不連続アクセス信号ＴＦがアクティブで供給さ
れたので（図６（９）参照）、ブランチ・バッファ３７
２にブランチ・タグＢＴＧ１として一時保持される（図
６（６）参照）。
【００４６】このように、この例の構成によれば、キャ
ッシュ制御とタグ制御とをそれぞれ独立に並行して処理
するようにしたので、従来に比べてプロセッサ２１から
のアクセス要求に対する応答を高速で処理することがで
きる。特に、上記した第３の処理の流れ、即ち、ヒット
し続ける場合には、図５の第９〜第１１のサイクルで示
すように、プロセッサ２１からのアクセス要求に対し
て、１クロック以内で当該アクセス要求に応じた情報の
供給が可能となり、一層応答の高速処理が可能となる。
また、この例の構成によれば、ミス・ヒットの場合に
は、キャッシュ・フィルされるまではキャッシュ・メモ
リ３１にアクセスされないので、従来のように、ヒッ
ト、ミス・ヒットにかかわらずキャッシュ・メモリにア
クセスする場合に比べて、消費電力を削減することがで
きる。特に、キャッシュ・フィル直後は主記憶装置２５
から獲得された情報が情報バッファ４２１〜４２４に一
時保持されているため、キャッシュ・メモリ３１にアク
セスせず、直接所望の情報が情報バッファ４２１〜４２
４からプロセッサ２１に供給されるので、その分消費電
力が低減できると共に、応答も高速で処理することがで
きる。さらに、この例の構成によれば、アクセス要求さ
れる可能性の高いタグやアドレスを予め各バッファ３５
１，３５２、３６１，３６２、３７１〜３７４、３８〜
４０に保持するようにしたので、それだけタグ・メモリ
３５１及び３５２にアクセスする回数を低減でき、これ
によっても消費電力を削減することができると共に、応
答も高速で処理することができる。
【００４７】また、この例の構成によれば、ブランチ・
バッファ３７１〜３７４を設け、不連続アクセス時のタ
グを保持するようにしたので、ミス・ヒットの確率を低
減できると共に、その分タグ・メモリ３５１及び３５２
にアクセスする回数を低減でき、これによっても消費電
力を削減することができ、さらに、応答も高速で処理す
ることができる。ここで、図７に、不連続アクセスの例
として、多重ループを有するプログラムの一部を示す。
図７の例は４重ループであり、キャッシュ・メモリ３１
に上記プログラムについて何の情報も記憶されていない
状態でプロセッサ２１から情報のアクセス要求があった
とすると、命令コードＡから命令コードＥまではキャッ
シュ・フィルする必要があるので、タグ・メモリ３５１
及び３５２が常時アクセスされ、電力が消費されるが、
命令コードＥに関して、例えば、ブランチ・バッファ３
７１に対応するタグを保持すれば、命令コードＤから命
令コードＥまでのループが処理されている間はタグ・メ
モリ３５１及び３５２はアクセスされず、電力も消費さ
れない（図８（１）参照）。同様に、命令コードＦ〜Ｈ
に関しても、例えば、ブランチ・バッファ３７２〜３７
４に対応するタグを保持すれば、各ループの最初の処理
の時だけタグ・メモリ３５１及び３５２がアクセスさ
れ、電力が消費されるが、それ以外の時はタグ・メモリ
３５１及び３５２はアクセスされず、電力も消費されな
い（図８（１）参照）。これに対し、従来では、不連続
アクセス時に何等対処していないので、タグ・メモリが
常時アクセスされ、常時電力が消費される（図８（２）
参照）。
【００４８】以上、この発明の実施例を図面を参照して
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。例えば、上述
の実施例においては、主記憶装置のブロックをキャッシ
ュ・メモリのブロックのいずれに対応させるかを決定す
るマッピング（mapping）方式の１つとして、主記憶装
置とキャッシュ・メモリとを同数のセットと呼ばれるグ
ループに分割し同一セット間でのみマッピングを許すセ
ット・アソシエイティブ方式（set associative metho
d）を採用した例を示したが、これに限定されず、セッ
ト・アソシエイティブ方式でセットの数が１個の場合の
ダイレクト・マップ・インデックス方式（direct map i
ndex method）や、主記憶装置とキャッシュ・メモリと
を論理的にある固定長のセクタに分割し主記憶装置のセ
クタとキャッシュ・メモリのセクタ間は連想的にマッピ
ングするセクタ方式（sector method）を採用してもも
ちろん良い。また、上述の実施例においては、図３に示
すように、キャッシュ・メモリ３１が２ウェイ、１ライ
ン当たり４ワード、１ウェイ当たり２５６エントリの構
成を有する例を示したが、これに限定されず、ウェイ
数、１ライン当たりのワード数、１ウェイ当たりのエン
トリ数は任意に設定して良い。そして、これらウェイ数
や１ライン当たりのワード数に対応して、各バッファ３
５１，３５２、３６１，３６２、４２１〜４２４の個数
が設定されるのはいうまでもない。
【００４９】さらに、上述の実施例においては、キャッ
シュ・メモリ３１には、命令とデータの両方（これらを
総称して情報と呼んだ）が一時記憶される例を示した
が、これに限定されず、命令だけが記憶される命令キャ
ッシュ・メモリとデータだけが記憶される情報キャッシ
ュ・メモリとを別々に設けるように構成しても良い。ま
た、上述の実施例では、バッファ・チェック状態ＢＦＣ
Ｈにおいて、ネクスト・バッファ３６１及び３６２、ブ
ランチ・バッファ３７１〜３７４、ラスト・バッファ３
８並びにバックアップ・バッファ３９に一時保持されて
いるアドレスやタグと、プロセッサ２１から供給された
アドレス信号ＡＤやその一部であるタグとを比較し、い
ずれかの比較器３４からヒット情報が出力されたか否か
を判断しているが、これに限定されない。例えば、タグ
・バッファ３５１及び３５２にもタグが一時保持されて
いるので、このタグとプロセッサ２１から供給されたア
ドレス信号ＡＤ一部であるタグとを比較し、比較器３４
１又は３４２からヒット情報が出力されるか否かを判断
しても良い。さらに、上述の実施例のタグ制御におい
て、ネクスト・タグ・リード状態ＮＴＲＤからＬＲＵ情
報ライト状態ＬＲＷＴに遷移する際に、タグ・メモリ３
２１及び３２２に記憶されているタグを各バッファ３６
１，３６２、３７１〜３７４、３８及び３９にコピーす
るようにしても良い。このように構成すれば、ヒットす
る確率が高くなるので、プロセッサからのアクセス要求
に対する応答をより高速にすることができる。
【００５０】
【発明の効果】以上説明したように、この発明の構成に
よれば、プロセッサからのアクセス要求に直ちに応答す
ることができる。しかも、消費電力を削減することがで
きる。これにより、この発明によるキャッシュ・メモリ
制御装置を適用したデータ処理装置の価格を安価にする
ことができると共に、小型化も可能となる。
【図面の簡単な説明】
【図１】この発明の一実施例であるキャッシュ・メモリ
制御装置の要部の電気的構成を示すブロック図である。
【図２】同装置を適用したデータ処理装置の要部の電気
的構成を示すブロック図である。
【図３】同装置を構成するキャッシュ・メモリの電気的
構成を示すブロック図である。
【図４】同装置の動作を表すフロー・チャートである。
【図５】同装置の第１及び第３の処理の流れを説明する
ためのタイミング・チャートである。
【図６】同装置の第２の処理の流れを説明するためのタ
イミング・チャートである。
【図７】同装置に適用されるプログラムの一部の一例を
示す図である。
【図８】同装置を用いた場合と従来の装置を用いた場合
の消費電流が流れる時間的な割合を説明するための図で
あり、（１）が同装置を用いた場合、（２）が従来の装
置を用いた場合である。
【図９】従来のキャッシュ・メモリ制御装置を適用した
データ処理装置の要部の電気的構成例を示すブロック図
である。
【図１０】従来のキャッシュ・メモリ制御装置の不都合
点を説明するためのタイミング・チャートである。
【符号の説明】
２１ プロセッサ ２２ キャッシュ・メモリ制御装置 ２５ 主記憶装置 ３１ キャッシュ・メモリ ３２１，３２２ タグ・メモリ ３４１〜３４１０ 比較器（第１乃至第５の比較器） ３５１，３５２ タグ・バッファ（第１のバッファ） ３６１，３６２ ネクスト・バッファ（第１のバッフ
ァ、第４のバッファ） ３７１〜３７４ ブランチ・バッファ（第１のバッフ
ァ、第４のバッファ） ３８ ラスト・バッファ（第１のバッファ、
第４のバッファ） ３９ バックアップ・バッファ（第３のバッ
ファ） ４２１〜４２４ 情報バッファ（第２のバッファ）
フロントページの続き (56)参考文献 特開 平８−185355（ＪＰ，Ａ) 特開 平４−267446（ＪＰ，Ａ) 特開 平10−124311（ＪＰ，Ａ) 特開 平４−160543（ＪＰ，Ａ) 特開 平７−334423（ＪＰ，Ａ) 特開 平８−95864（ＪＰ，Ａ) 特開 平３−219347（ＪＰ，Ａ) 特開 平８−263370（ＪＰ，Ａ) 特開 平６−28180（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/08,9/38

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】 プロセッサから要求された情報をキャッ
    シュ・メモリ又は主記憶装置から読み出して前記プロセ
    ッサに供給するキャッシュ・メモリ制御方法において、 前記キャッシュ・メモリに記憶されている情報に対応し
    たアドレスを構成するタグが記憶されるタグ・メモリ
    と、該タグ・メモリから読み出されたタグが一時保持さ
    れる少なくとも１個のバッファとを備え、 前記プロセッサから供給される、要求する情報に対応し
    たアドレスに基づいて、次に前記プロセッサが要求する
    と予想される情報に対応したアドレスを構成するタグを
    少なくとも１個前記タグ・メモリから読み出して前記バ
    ッファに一時保持し、次に前記プロセッサから供給され
    るアドレスを構成するタグを、前記タグ・メモリから読
    み出す前に、前記バッファに一時保持されているタグと
    比較し、比較結果にかかわらず、前記バッファに前記次
    に前記プロセッサから供給されたアドレスを構成するタ
    グに隣接したタグを一時保持させること特徴とするキャ
    ッシュ・メモリ制御方法。
  2. 【請求項２】 前記次に前記プロセッサが要求すると予
    想される情報に対応したアドレスを構成するタグは、前
    記プロセッサが現在要求している情報に対応したタグ、
    該タグに隣接するタグ、前記プロセッサが過去に要求し
    た情報に対応したタグ、前記主記憶装置の不連続な記憶
    領域に記憶された情報が前記プロセッサから要求された
    場合の当該情報に対応したアドレスを構成するタグのう
    ち、いずれか１個又はこれらの組み合わせであることを
    特徴とする請求項１記載のキャッシュ・メモリ制御方
    法。
  3. 【請求項３】 プロセッサから要求された情報をキャッ
    シュ・メモリ又は主記憶装置から読み出して前記プロセ
    ッサに供給するキャッシュ・メモリ制御方法において、
    前記キャッシュ・メモリに記憶されている情報に対応し
    たアドレスを構成するタグが記憶されるタグ・メモリ
    と、 該タグ・メモリから読み出されたタグが一時保持される
    第１のバッファと、 前記主記憶装置から読み出された情報が一時保持される
    第２のバッファと、 該第２のバッファに一時保持されている情報のアドレス
    が一時保持される第３のバッファと、 前記プロセッサから次に要求されると予想される情報の
    タグが前記タグ・メモリから読み出されて一時保持され
    る第４のバッファとを備え、 前記プロセッサから供給された、要求する情報に対応し
    たアドレス又は該アドレスを構成するタグと、前記第３
    のバッファに一時保持されているアドレス又は前記第１
    のバッファに一時保持されているタグとが一致した場合
    には、前記キャッシュ・メモリ又は前記第２のバッファ
    から当該情報を読み出して前記プロセッサに供給し、一
    致しなかった場合には、前記プロセッサから供給された
    アドレスを構成するタグを前記タグ・メモリから読み出
    して前記第１のバッファに一時保持する第１の処理と、
    前記プロセッサから供給されたアドレスを構成するタグ
    と、前記第１の処理で前記第１のバッファに一時保持さ
    れたタグとが一致した場合には、前記キャッシュ・メモ
    リから当該情報を読み出して前記プロセッサに供給し、
    一致しなかった場合には、前記プロセッサから供給され
    たアドレスに基づいて前記主記憶装置から当該情報を読
    み出し、前記第２のバッファ及び前記キャッシュ・メモ
    リに一時保持すると共に、前記第３のバッファに前記第
    ２のバッファに一時保持した情報のアドレスを一時保持
    する第２の処理と、前記プロセッサから供給された、要
    求する情報に対応したアドレス又は該アドレスを構成す
    るタグと、前記第３のバッファに一時保持されているア
    ドレス又は前記第１のバッファに一時保持されているタ
    グとの比較結果にかかわらず、前記プロセッサから次に
    要求されると予想される情報のタグを前記タグ・メモリ
    から読み出して前記第４のバッファに一時保持する第３
    の処理を有し、 前記第１の処理では、前記プロセッサから供給されたア
    ドレス又は該アドレスを構成するタグと、前記第３のバ
    ッファに一時保持されているアドレス又は前記第１又は
    第４のバッファに一時保持されているタグのいずれかと
    が一致するか否かを判断することを特徴とするキャッシ
    ュ・メモリ制御方法。
  4. 【請求項４】 プロセッサから要求された情報をキャッ
    シュ・メモリ又は主記憶装置から読み出して前記プロセ
    ッサに供給するキャッシュ・メモリ制御方法において、
    前記キャッシュ・メモリに記憶されている情報に対応し
    たアドレスを構成するタグが記憶されるタグ・メモリ
    と、 該タグ・メモリから読み出されたタグが一時保持される
    タグ・バッファと、前記主記憶装置から読み出された情
    報が一時保持される情報バッファと、該情報バッファに
    一時保持されている情報のアドレスが一時保持されるバ
    ックアップ・バッファと、 最新のタグが一時保持されるラスト・バッファと、 前記プロセッサから供給された、要求する情報に対応し
    たアドレスを構成するタグに隣接するタグが一時保持さ
    れるネクスト・バッファと、 前記主記憶装置の不連続な記憶領域に記憶された情報が
    前記プロセッサから要求された場合に当該情報に対応し
    たアドレスを構成するタグが一時保持されるブランチ・
    バッファとを備え、 前記プロセッサから供給されたアドレス又は該アドレス
    を構成するタグと、前記バックアップ・バッファに一時
    保持されているアドレス又は、前記ラスト・バッファ、
    前記ネクスト・バッファ、あるいは前記ブランチ・バッ
    ファに一時保持されているタグのいずれかとが一致した
    場合には、前記キャッシュ・メモリ又は前記情報バッフ
    ァから当該情報を読み出して前記プロセッサに供給する
    第１の処理と、 前記プロセッサから供給されたアドレスを構成するタグ
    と、前記タグ・バッファに一時保持されているタグとが
    一致した場合には、前記キャッシュ・メモリから当該情
    報を読み出して前記プロセッサに供給する第２の処理
    と、 前記プロセッサから供給されたアドレスに基づいて前記
    主記憶装置から当該情報を読み出し、前記情報バッファ
    及び前記キャッシュ・メモリに一時保持すると共に、前
    記バックアップ・バッファに前記情報バッファに一時保
    持した情報のアドレスを一時保持する第３の処理と、 前記プロセッサから供給されたアドレスを構成するタグ
    を前記タグ・メモリから読み出して前記タグ・バッファ
    に一時保持する第４の処理と、 前記プロセッサから供給されたアドレス又は該アドレス
    を構成するタグと、前記ネクストバッファ、前記ブラン
    チバッファ、前記ラストバッファ、及び前記バックアッ
    プバッファに記憶されたタグの比較結果にかかわらず、
    前記プロセッサから供給されたアドレスを構成するタグ
    に隣接するタグを前記タグ・メモリから読み出して前記
    ネクスト・バッファに一時保持すると共に、当該情報に
    対応したアドレスを構成するタグを、前記主記憶装置の
    不連続な記憶領域に記憶された情報が前記プロセッサか
    ら要求された場合には前記ブランチ・バッファに一時保
    持し、それ以外の場合には前記ラスト・バッファに一時
    保持する第５の処理とを有することを特徴とするキャッ
    シュ・メモリ制御方法。
  5. 【請求項５】 前記第１乃至第３の処理と、前記第４及
    び第５の処理とはそれぞれ独立して並行に処理されるこ
    とを特徴とする請求項４記載のキャッシュ・メモリ制御
    方法。
  6. 【請求項６】 前記キャッシュ・メモリは複数個のウェ
    イからなり、各ウェイは複数個の情報が記憶される複数
    個のエントリからなり、 前記ネクスト・バッファ及び前記タグ・バッファは、そ
    れぞれ前記ウェイの個数分設けられ、前記情報バッファ
    は１個のエントリに記憶される情報の個数分設けられ、
    前記第３の処理では、前記主記憶装置から当該情報が属
    するエントリを構成するすべての情報が読み出され、前
    記複数個の情報バッファに一時保持されることを特徴と
    する請求項４又は５記載のキャッシュ・メモリ制御方
    法。
  7. 【請求項７】 プロセッサから要求された情報をキャッ
    シュ・メモリ又は主記憶装置から読み出して前記プロセ
    ッサに供給するキャッシュ・メモリ制御装置において、 前記キャッシュ・メモリに記憶されている情報に対応し
    たアドレスを構成するタグが記憶されるタグ・メモリ
    と、 前記タグ・メモリから読み出されたタグが一時保持され
    る少なくとも１個のバッファと、 前記プロセッサから供給される、要求する情報に対応し
    たアドレスに基づいて、次に前記プロセッサが要求する
    と予想される情報に対応したアドレスを構成するタグが
    前記タグ・メモリから読み出されて一時保持される少な
    くとも１個のバッファと、 次に前記プロセッサから供給されるアドレスを構成する
    タグを、前記タグ・メモリから読み出す前に、前記バッ
    ファに一時保持されているタグと比較する比較器と、 前記比較器の比較結果にかかわらず、前記バッファに前
    記次に前記プロセッサから供給されたアドレスを構成す
    るタグに隣接したタグを一時保持させる制御手段とを備
    えてなることを特徴とするキャッシュ・メモリ制御装
    置。
  8. 【請求項８】 前記次に前記プロセッサが要求すると予
    想される情報に対応したアドレスを構成するタグは、前
    記プロセッサが現在要求している情報に対応したタグ、
    該タグに隣接するタグ、前記プロセッサが過去に要求し
    た情報に対応したタグ、前記主記憶装置の不連続な記憶
    領域に記憶された情報が前記プロセッサから要求された
    場合の当該情報に対応したアドレスを構成するタグのう
    ち、いずれか１個又はこれらの組み合わせであることを
    特徴とする請求項７記載のキャッシュ・メモリ制御装
    置。
  9. 【請求項９】 プロセッサから要求された情報をキャッ
    シュ・メモリ又は主記憶装置から読み出して前記プロセ
    ッサに供給するキャッシュ・メモリ制御装置において、 前記キャッシュ・メモリに記憶されている情報に対応し
    たアドレスを構成するタグが記憶されるタグ・メモリ
    と、 該タグ・メモリから読み出されたタグが一時保持される
    第１のバッファと、前記主記憶装置から読み出された情
    報が一時保持される第２のバッファと、該第２のバッフ
    ァに一時保持されている情報のアドレスが一時保持され
    る第３のバッファと、 前記プロセッサから次に要求されると予想される情報の
    タグが前記タグ・メモリから読み出されて一時保持され
    る第４のバッファと、前記プロセッサから供給された、
    要求する情報に対応したアドレスを構成するタグと、前
    記第１のバッファに一時保持されているタグとを比較
    し、一致した場合にはヒット信号を出力する第１の比較
    器と、 前記プロセッサから供給されたアドレスと、前記第３の
    バッファに一時保持されているアドレスとを比較し、一
    致した場合にはヒット信号を出力する第２の比較器と、 前記プロセッサから供給されたアドレスを構成するタグ
    と、前記第４のバッファに一時保持されているタグとを
    比較し、一致した場合にはヒット信号を出力する第３の
    比較器とを備え、 前記第１又は第２の比較器から前記ヒット信号が出力さ
    れた場合には、前記キャッシュ・メモリ又は前記第２の
    バッファから当該情報を読み出して前記プロセッサに供
    給し、 前記第１又は第２の比較器から前記ヒット信号が出力さ
    れなかった場合には、前記プロセッサから供給されたア
    ドレスを構成するタグを前記タグ・メモリから読み出し
    て前記第１のバッファに一時保持し、 前記第１の比較器から前記ヒット信号が出力された場合
    には、前記キャッシュ・メモリから当該情報を読み出し
    て前記プロセッサに供給し、 前記第１の比較器から前記ヒット信号が出力されなかっ
    た場合には、前記プロセッサから供給されたアドレスに
    基づいて前記主記憶装置から当該情報を読み出し、前記
    第２のバッファ及び前記キャッシュ・メモリに一時保持
    すると共に、前記第３のバッファに前記第２のバッファ
    に一時保持した情報のアドレスを一時保持し、 前記第１乃至第３の比較器から前記ヒット信号が出力さ
    れた場合には、前記キャッシュ・メモリ又は前記第２の
    バッファから当該情報を読み出して前記プロセッサに供
    給すると共に、前記プロセッサから次に要求されると予
    想される情報のタグを前記タグメモリから読み出して前
    記第４のバッファに一時保持し、 前記第１乃至第３の比較器から前記ヒット信号が出力さ
    れなかった場合には、前記プロセッサから供給されたア
    ドレスを構成するタグを前記タグ・メモリから読み出し
    て前記第１のバッファに一時保持すると共に、前記プロ
    セッサから次に要求されると予想される情報のタグを前
    記タグ・メモリから読み出して前記第４のバッファに一
    時保持し、 前記第１の比較器から前記ヒット信号が出力された場合
    には、前記キャッシュ・メモリから当該情報を読み出し
    て前記プロセッサに供給し、 前記第１の比較器から前記ヒット信号が出力されなかっ
    た場合には、前記プロセッサから供給されたアドレスに
    基づいて前記主記憶装置から当該情報を読み出し、前記
    第２のバッファ及び前記キャッシュ・メモリに一時保持
    すると共に、前記第３のバッファに前記第２のバッファ
    に一時保持した情報のアドレスを一時保持することを特
    徴とするキャッシュ・メモリ制御装置。
  10. 【請求項１０】 プロセッサから要求された情報をキャ
    ッシュ・メモリ又は主記憶装置から読み出して前記プロ
    セッサに供給するキャッシュ・メモリ制御装置におい
    て、 前記キャッシュ・メモリに記憶されている情報に対応し
    たアドレスを構成するタグが記憶されるタグ・メモリ
    と、 該タグ・メモリから読み出されたタグが一時保持される
    タグ・バッファと、 前記主記憶装置から読み出された情報が一時保持される
    情報バッファと、 該情報バッファに一時保持されている情報のアドレスが
    一時保持されるバックアップ・バッファと、 最新のタグが一時保持されるラスト・バッファと、 前記プロセッサから供給された、要求する情報に対応し
    たアドレスを構成するタグに隣接するタグが一時保持さ
    れるネクスト・バッファと、 前記主記憶装置の不連続な記憶領域に記憶された情報が
    前記プロセッサから要求された場合に当該情報に対応し
    たアドレスを構成するタグが一時保持されるブランチ・
    バッファと、 前記プロセッサから供給された、要求する情報に対応し
    たアドレスを構成するタグと、前記タグ・バッファ、前
    記ラスト・バッファ、前記ネクスト・バッファ、前記ブ
    ランチ・バッファにそれぞれ一時保持されているタグと
    を比較し、一致した場合にはそれぞれヒット信号を出力
    する第１乃至第４の比較器と、 前記プロセッサから供給されたアドレスと、前記バック
    アップ・バッファに一時保持されているアドレスとを比
    較し、一致した場合にはヒット信号を出力する第５の比
    較器とを備え、 前記第２乃至第５の比較器から前記ヒット信号が出力さ
    れた場合には、前記キャッシュ・メモリ又は前記情報バ
    ッファから当該情報を読み出して前記プロセッサに供給
    する第１の状態と、 前記第１の比較器から前記ヒット信号が出力された場合
    には、前記キャッシュ・メモリから当該情報を読み出し
    て前記プロセッサに供給する第２の状態と、 前記プロセッサから供給されたアドレスに基づいて前記
    主記憶装置から当該情報を読み出し、前記情報バッファ
    及び前記キャッシュ・メモリに一時保持すると共に、前
    記バックアップ・バッファに前記情報バッファに一時保
    持した情報のアドレスを一時保持する第３の状態と、 前記プロセッサから供給されたアドレスを構成するタグ
    を前記タグ・メモリから読み出して前記タグ・バッファ
    に一時保持する第４の状態と、 前記プロセッサから供給されたアドレスを構成するタグ
    に隣接するタグを前記タグ・メモリから読み出して前記
    ネクスト・バッファに一時保持すると共に、当該情報に
    対応したアドレスを構成するタグを、前記主記憶装置の
    不連続な記憶領域に記憶された情報が前記プロセッサか
    ら要求された場合には前記ブランチ・バッファに一時保
    持し、それ以外の場合には前記ラスト・バッファに一時
    保持する第５の状態とが存在することを特徴とするキャ
    ッシュ・メモリ制御装置。
  11. 【請求項１１】 前記第１乃至第３の状態と、前記第４
    及び第５の状態とはそれぞれ独立して並行に実行される
    ことを特徴とする請求項１０記載のキャッシュ・メモリ
    制御装置。
  12. 【請求項１２】 前記キャッシュ・メモリは複数個のウ
    ェイからなり、各ウェイは複数個の情報が記憶される複
    数個のエントリからなり、 前記ネクスト・バッファ、前記タグ・バッファ、第１及
    び第３の比較器は、それぞれ前記ウェイの個数分設けら
    れ、前記情報バッファは１個のエントリに記憶される情
    報の個数分設けられ、前記ブランチ・バッファ及び第４
    の比較器は所定個数設けられ、前記第３の状態では、前
    記主記憶装置から当該情報が属するエントリを構成する
    すべての情報が読み出され、前記複数個の情報バッファ
    に一時保持されることを特徴とする請求項１０又は１１
    記載のキャッシュ・メモリ制御装置。
  13. 【請求項１３】 プロセッサから要求された情報をキャ
    ッシュメモリ又は主記憶装置から読み出して前記プロセ
    ッサに供給するキャッシュ・メモリ制御方法において、 前記キャッシュ・メモリに記憶されている情報に対応し
    たアドレスを構成するタグを記憶するタグメモリと、 前記タグメモリから読み出された第１のタグを保持する
    バッファとを備え、 前記プロセッサから供給される、要求された情報に対応
    したアドレスを構成する第２のタグと前記第１のタグと
    を比較し、不一致の場合に前記タグメモリに記憶された
    タグと、前記第２のタグとを比較すると共に、前記第１
    のタグと第２のタグとの比較結果にかかわらず前記バッ
    ファに前記第２のタグに隣接するタグを記憶することを
    特徴とするキャッシュ・メモリ制御方法。
  14. 【請求項１４】 プロセッサから要求された情報をキャ
    ッシュメモリ又は主記憶装置から読み出して前記プロセ
    ッサに供給するキャッシュ・メモリ制御方法において、 前記キャッシュ・メモリに記憶されている情報に対応し
    たアドレスを構成するタグを記憶するタグメモリと、 前記プロセッサから情報の連続的なアクセスが無かった
    場合に、前記プロセッサから要求された情報に対応した
    アドレスを保持するアドレスバッファに記憶されたアド
    レスを構成する第１のタグを保持するバッファとを備
    え、 前記プロセッサから供給される、要求された情報に対応
    したアドレスを構成する第２のタグと前記第１のタグと
    を比較し、不一致の場合に前記タグメモリに記憶された
    タグと前記第２のタグとを比較することを特徴とするキ
    ャッシュ・メモリ制御方法。
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