JP2004151962A - キャッシュメモリ、プロセッサ及びキャッシュ制御方法 - Google Patents
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Abstract
【解決手段】本発明に係るキャッシュメモリ21は、データを格納するデータメモリ1と、各データのアドレス情報を格納するタグメモリ2と、キャッシュメモリ21にヒットしたか否かを判定するキャッシュ制御部3とを備え、キャッシュ制御部3は、ヒット検出器&エンコーダ6と、固定アドレスメモリ指定部7と、リフィル対象生成器8とを有する。プログラマの任意の指定により、キャッシュメモリ21をウェイ単位で固定アドレスメモリとして使用できるようにしたため、キャッシュメモリ21の一部を、メインメモリとのデータの一貫性を要求しない高速メモリとして利用できる。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、キャッシュメモリと、このキャッシュメモリを内蔵するプロセッサと、キャッシュメモリのキャッシュ制御方法とに関する。
【0002】
【従来の技術】
CPUの動作速度は、年々高くなる傾向にあるが、メモリはCPUほどには高速動作できないため、両者の速度差を埋めるために、キャッシュメモリを設けるのが一般的である。
【0003】
キャッシュメモリには、原則として、メインメモリに格納された、あるいは格納されるべきデータの一部が格納され、キャッシュメモリ内のデータは、メインメモリ内のデータと一貫性が維持される。したがって、キャッシュメモリに格納されたデータで、まだメインメモリに格納していないデータは、キャッシュメモリを更新する前に、メインメモリへの書き戻しを行わなければならない。
【0004】
【発明が解決しようとする課題】
通常のキャッシュメモリは、複数のインデックスを持つウェイを複数並列に並べて構成されている。
【0005】
キャッシュメモリは、メインメモリよりも高速のメモリであるが、CPUが実行するプログラムによっては、キャッシュミスが起こる確率が非常に高くなる。特に、ウェイの数よりも多くの異なるアドレスに対して連続的にアクセスする場合、キャッシュミスが連続的に起こることになり、メモリアクセスに余計な時間がかかってしまう。
【0006】
このように、プログラムによっては、キャッシュメモリの高速性能が生かされないおそれがある。
【0007】
本発明は、このような点に鑑みてなされたものであり、その目的は、メインメモリとのデータの一貫性を維持するという目的以外の目的でも利用可能なキャッシュメモリ、この種のキャッシュメモリを内蔵するプロセッサ及びキャッシュ制御方法を提供することにある。
【0008】
【課題を解決するための手段】
上述した課題を解決するために、本発明は、メインメモリとのデータの一貫性を要求するデータを格納可能なデータ格納部を備えたキャッシュメモリにおいて、前記データ格納部のうちプログラマにより指定されたデータ領域に、前記メインメモリとのデータの一貫性を要求しないデータを格納する制御を行う格納制御部を備える。
【0009】
【発明の実施の形態】
以下、本発明に係るキャッシュメモリ、プロセッサ及びキャッシュ制御方法について、図面を参照しながら具体的に説明する。
【0010】
図1は本発明に係るキャッシュメモリ21の一実施形態の内部構成を示すブロック図である。図1のキャッシュメモリ21は、アドレスの中位ビット列(インデックス)でキャッシュラインの置き換え候補が一意に決まる図2のようなダイレクトマップキャッシュを複数並列に並べ、複数(n個のウェイ数分)の置き換え候補を有する図3のようなn−Wayセット・アソシアティブ・キャッシュである。
【0011】
図2及び図3の升目の一つ一つがキャッシュラインに相当し、あるアドレスが指定されると、そのアドレスの中位ビット列(インデックス)に対応するn個のウェイそれぞれのキャッシュラインがアクセスの候補となる。キャッシュメモリ21は、インデックスを単位としてアクセスされる。
【0012】
本実施形態のキャッシュメモリ21のデータ容量は、キャッシュラインのサイズ×インデックス数×ウェイ数で表される。
【0013】
図1のキャッシュメモリ21は、大きく分けて、データを格納するデータメモリ1と、各データのアドレス情報を格納するタグメモリ2と、キャッシュメモリ21にヒットしたか否かを判定するキャッシュ制御部3とを備えている。
【0014】
タグメモリ2は、各ウェイごとに設けられて対応するPFNをそれぞれ格納する複数のPFN部4と、キャッシュメモリ21のリフィル情報を格納するリフィル情報格納部5とを有する。リフィル情報格納部5は、例えば各インデックスごとに設けられる。
【0015】
ここで、リフィル情報とは、過去にどのような順番で各ウェイのリフィルが発生したかを示す情報である。例えば、2つのウェイが存在する場合、最近リフィルされたウェイが0であれば、リフィル情報格納部5に0を格納し、最近リフィルされたウェイが1であれば、リフィル情報格納部5に1を格納するものとする(ただし、これは一例にすぎない)。
【0016】
この状態で、あるインデックスによるキャッシュアクセスがミスして、リフィルが発生したとし、そのインデックスに対応するリフィル情報格納部5が0であったとする。この場合、次のリフィル時には、ウェイ1を置き換えるとともに、リフィル情報格納部5に1を格納する。
【0017】
このようにすれば、その後に、同じインデックスについてのリフィルが発生したときに、リフィル情報格納部5に1が格納されているので、リフィルを行ってからの経過時間が長いウェイ0を置き換えることになる。
【0018】
なお、リフィル情報格納部5は、インデックスごとに設けてもよいし、PFN部4ごとに設けてもよい。
【0019】
複数のPFN部4のそれぞれはインデックスで指定される複数の領域を有し、これら各領域には、アドレスの上位アドレス(PFN)が格納される。
【0020】
タグメモリ2は、図1に示した構成以外に、キャッシュラインが有効であることを示すValidビットなどの種々のフラグを有するが、本実施形態の動作に直接関係しないため、説明を省略する。
【0021】
また、図1では、データメモリ1の内部構成を省略しているが、データメモリ1も、タグメモリ2と同様に、複数のインデックスからなるウェイを複数並列に並べて構成されている。
【0022】
キャッシュ制御部3は、ヒット検出器&エンコーダ6と、固定アドレスメモリ指定部7と、リフィル対象生成器8とを有する。
【0023】
ヒット検出器&エンコーダ6は、指定されたアドレスのPFNが、同アドレスのインデックスに対応する各PFN部4内のPFNと一致するか否かを判定し、一致(ヒット)したPFN部4を特定する。固定アドレスメモリ指定部7は、キャッシュメモリ21の一部を、メインメモリとのデータの一貫性を要求しない固定アドレスメモリとして使用する場合に、固定アドレスメモリとして使用するアドレス(以下、固定アドレスと呼ぶ)を指定するとともに、外部から指定されたアドレスが固定アドレスと一致するか否かを判定する。
【0024】
固定アドレスメモリ指定部7は、より詳細には、固定アドレスを格納する固定アドレス格納部9と、固定アドレスを格納したか否かを示すフラグ情報を格納する固定アドレスフラグ格納部10と、PFN部4に格納されたPFNと固定アドレスとのいずれか一方を選択するマルチプレクサ11とを、各ウェイごとに有する。
【0025】
固定アドレス格納部9と固定アドレスフラグ格納部10は、後述するように、プログラムに記述されたストア命令で指定された値を格納する。したがって、固定アドレス格納部9と固定アドレスフラグ格納部10に格納される値は、プログラマが任意に指定可能である。
【0026】
固定アドレスメモリは、メインメモリやI/Oデバイス用に現実に割り当てられているアドレス範囲とは別個のアドレス範囲に割り当てられる。このように割り当てられたアドレス範囲内の任意のアドレスをプログラマは指定できる。
【0027】
リフィル対象生成器8は、リフィル情報格納部5に格納されているリフィル情報と固定アドレスフラグ格納部10に格納されているフラグ情報とをパラメータとする関数f(R,C)に従って、キャッシュすべきウェイを選択する。関数f(R,C)の具体的な形式は特に問わないが、例えば、最後にリフィルを行ってからの経過時間が最も長いウェイを選択するようにしてもよい。
【0028】
キャッシュメモリ21の接続方式として、Look−Aside型とLook−through型がある。Look−Aside型は、図4に示すように、キャッシュメモリ21とメインメモリ12がともに直接システムバスに接続されている方式である。一方、Look−through型は、図5に示すように、CPU13−キャッシュメモリ21間、及びキャッシュメモリ21−メインメモリ12間がそれぞれ専用のバスを持つ方式である。
【0029】
また、キャッシュメモリ21の書き込み方式として、Write−through書き込み方式とWrite−back書き込み方式とがある。Write−through書き込み方式は、キャッシュメモリ21に対してデータを書き込む際に、同時にメインメモリ12にもデータを書き込む方式である。一方、Write−back書き込み方式は、メインメモリ12よりも先にキャッシュメモリ21にデータを書き込み、データを書き込んだキャッシュラインを書き換えるときにメインメモリ12への書き戻しを行う方式である。
【0030】
本実施形態は、Look−Aside型の接続方式とWrite−through書き込み方式とを組み合わせたキャッシュメモリ21を用いる。これにより、メインメモリ12とキャッシュメモリ21との間でデータの一貫性を維持でき、キャッシュメモリ21内の一部のウェイを固定アドレスメモリとして利用しても、データの一貫性が崩れるおそれはない。
【0031】
図6は本実施形態のキャッシュメモリ21の一部を固定アドレスメモリとして使用するプログラムの一例を示す図である。図6の例では、ラインサイズが64バイトで、ウェイ数が4で、インデックス数が1024の例を示している。図示された特定のメモリアドレスR0〜R3はそれぞれ対応するウェイの固定アドレス格納部9と固定アドレスフラグ格納部10にデータを設定するために用いられる。例えば、メモリアドレスR0に0x20000001を設定すると、上位16ビット「2000」が固定アドレス格納部9に格納され、最下位ビット「1」が固定アドレスフラグ格納部10に設定される。
【0032】
まず、ステップS1では、0x60000001をレジスタrAにロードする。次に、ステップS2では、メモリアドレスR0にレジスタrAの内容をストアする。このメモリアドレスR0にデータを格納することにより、図1のウェイ0の固定アドレス格納部9と固定アドレスフラグ格納部10にそれぞれ対応する値が格納される。したがって、ステップS2を実行した時点で、固定アドレス格納部9には、0x60000001のPFNである6000が格納され、固定アドレスフラグ格納部10には、最下位ビット「1」が格納される。
【0033】
これらステップS1,S2の処理を実行することにより、0x60000000以降が固定アドレスメモリとして利用されることが指定される。
【0034】
固定アドレスメモリとして利用する場合、まず、該当アドレスの初期化が行われる。まず、ステップS3では、レジスタrAに0x60000000をロードする。次に、ステップS4では、レジスタrAが示すアドレスに、レジスタr0が示す初期値をストアする。
【0035】
次に、ステップS5では、レジスタrAの値を4バイト分インクリメントする。次に、ステップS6では、繰返し数をカウントするレジスタRcの値を1だけデクリメントする。次に、ステップS7では、レジスタRcが示す値がゼロになるまで、ステップS4〜S7の処理を繰り返す。
【0036】
上記のステップS3〜S7の処理により、固定アドレスメモリとして使用する範囲を初期化することができる。
【0037】
このように、本実施形態では、プログラマの任意の指定により、キャッシュメモリ21をウェイ単位で固定アドレスメモリとして使用できるようにしたため、キャッシュメモリ21の一部を、メインメモリとのデータの一貫性を要求しない高速メモリとして利用できる。
【0038】
また、本実施形態では、Look−Aside型の接続方式とWrite−through書き込み方式とを組み合わせたキャッシュメモリ21を用いるため、キャッシュメモリ21の一部を固定アドレスメモリとして用いても、メインメモリとのデータの一貫性が損なわれるおそれはない。
【0039】
上述したキャッシュメモリ21は、プロセッサに内蔵されてもよいし、プロセッサとは別個に設けてもよいし、キャッシュメモリ21の一部(例えば、タグメモリ2とキャッシュ制御部3)のみをプロセッサに内蔵してもよい。
【0040】
また、図6に示した命令列は一例であり、本発明は、RISC型やCISC型等の種々のプロセッサに適用可能である。
【0041】
また、図1に示したキャッシュ制御部3は、ソフトウェアにより実現してもよい。
【0042】
【発明の効果】
以上詳細に説明したように、本発明によれば、データ格納部のうちプログラマにより指定されたデータ領域に、メインメモリとのデータの一貫性を要求しないデータを格納できるようにしたため、キャッシュヒット/ミスにかかわらず、常に高速アクセス可能なメモリとしてキャッシュメモリを利用できる。
【図面の簡単な説明】
【図1】本発明に係るキャッシュメモリ21の一実施形態の内部構成を示すブロック図。
【図2】ダイレクトマップキャッシュを説明する図。
【図3】n−Wayセット・アソシアティブ・キャッシュを説明する図。
【図4】キャッシュメモリの接続方式を説明する図。
【図5】キャッシュメモリの書き込み方式を説明する図。
【図6】本実施形態のキャッシュメモリ21の一部を固定アドレスメモリとして使用するプログラムの一例を示す図。
【符号の説明】
1 データメモリ
2 タグメモリ
3 キャッシュ制御部
4 PFN部
5 リフィル情報格納部
6 ヒット検出器&エンコーダ
7 固定アドレスメモリ指定部
8 リフィル対象生成器
9 固定アドレス格納部
10 固定アドレスフラグ格納部
11 マルチプレクサ
21 キャッシュメモリ
Claims (8)
- メインメモリとのデータの一貫性を要求するデータを格納可能なデータ格納部を備えたキャッシュメモリにおいて、
前記データ格納部のうちプログラマにより指定されたデータ領域に、前記メインメモリとのデータの一貫性を要求しないデータを格納する制御を行う格納制御部を備えることを特徴とするキャッシュメモリ。 - 前記格納制御部は、
前記メインメモリとのデータの一貫性を要求しないデータを格納するための前記データ領域のアドレスを指定する領域指定部と、
指定されたアドレスが前記領域指定部で指定されたアドレスに一致するか否かを判定するアドレス一致判定部と、を有することを特徴とする請求項1に記載のキャッシュメモリ。 - 前記データ格納部に格納される各データのアドレスを格納するタグ部を備え、
前記データ格納部及び前記タグ部は、それぞれ複数のインデックスからなる複数のウェイ(Way)で構成され、
前記領域指定部は、一つの前記ウェイを単位として、対応する前記データ領域部に前記メインメモリとのデータの一貫性を要求しないデータを格納するか否かを指定することを特徴とする請求項2に記載のキャッシュメモリ。 - 前記データ格納部のリフィルの履歴情報を格納するリフィル情報格納部と、
前記リフィル情報格納部に格納された履歴情報と前記領域指定部で指定されたアドレスとに基づいて、リフィルすべきウェイを選択するリフィル対象選択部と、を備えることを特徴とする請求項3に記載のキャッシュメモリ。 - 前記領域指定部は、
前記メインメモリとのデータの一貫性を要求しないデータを格納するデータ領域のアドレスを設定するアドレス設定部と、
前記アドレス設定部に所定のアドレスを設定したか否かを示すフラグ情報を記憶する設定情報記憶部と、を各ウェイごとに有し、
前記リフィル対象選択部は、前記リフィル履歴情報と前記フラグ情報とに基づいて、リフィルすべきウェイを選択することを特徴とする請求項4に記載のキャッシュメモリ。 - 前記メインメモリ及び前記キャッシュメモリが共通のシステムバスに接続されるルック・アサイド(Look−Aside)型接続方式で、かつCPUが前記メインメモリ及び前記キャッシュメモリに同時にデータを書き込むライト・スルー(Write−through)書き込み方式を採用することを特徴とする請求項1及至5のいずれかに記載のキャッシュメモリ。
- メインメモリ及びキャッシュメモリが共通のシステムバスに接続されるルック・アサイド(Look−Aside)型接続方式で、かつ前記メインメモリ及び前記キャッシュメモリに同時にデータを書き込むライト・スルー(Write−through)書き込み方式を採用するプロセッサであって、
前記キャッシュメモリは、
前記データ格納部のうち、プログラマにより指定されたデータ領域に、前記メインメモリとのデータの一貫性を要求しないデータを格納する制御を行う格納制御部を備えることを特徴とするプロセッサ。 - メインメモリ及びキャッシュメモリが共通のシステムバスに接続されるルック・アサイド(Look−Aside)型接続方式で、かつ前記メインメモリ及び前記キャッシュメモリに同時にデータを書き込むライト・スルー(Write−through)書き込み方式を採用するキャッシュ制御方法であって、
前記データ格納部のうち、プログラマにより指定されたデータ領域に、前記メインメモリとのデータの一貫性を要求しないデータを格納する制御を行うことを特徴とするキャッシュ制御方法。
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