JPS61175845A - マイクロプロセツサシステム - Google Patents

マイクロプロセツサシステム

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JPS61175845A
JPS61175845A JP60016777A JP1677785A JPS61175845A JP S61175845 A JPS61175845 A JP S61175845A JP 60016777 A JP60016777 A JP 60016777A JP 1677785 A JP1677785 A JP 1677785A JP S61175845 A JPS61175845 A JP S61175845A
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address
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memory
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勉 竹中
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、ｎビットのデータバス幅を持つマイクロプロ
セッサに１ｍビットのデータバス幅で構成される周辺デ
バイスが接続されて成るマイクロプロセッサシステムに
関する。
〔発明の技術的背景とその問題点〕
近年、半導体技術の進歩によりマイクロプロセッサ及び
その周辺制御用ＬＳＩ（ＤＭＡコントローラ他）を組合
わせるだけで高性能なコンビエータシステムを構築出来
、容易にシステム設計がなされる様に配慮されている。
又、マイクロプロセッサ自身も８ビツト処理のものから
１６ビツト、３２ピツト処理のものへとビット幅の拡張
がなされ、その処理能力が強化されている。
しかしながら、その周辺制御用ＬＳＩは従来通りの８ビ
ツト処理のものがほとんどであり。
このため、マイクロプロセッサは周辺制御用ＬＳＩをコ
ントロールするとき、それぞれのビット構造と実行出来
る命令（１バイト命令／２バイト命令）との組合せを逐
次意識してプロミラミングする必要がある。
この様に、８ピツトデ一タ幅で構成されたメモリ、入出
力デバイスをマイクロプロセッサに接続すると、ワード
転送コマンド（１６ビツトあるいは３２ピツト）が使え
ず、従って、既に開発されたソフトウェアを使用する場
合１例えば１６ビツトのワード転送コマンドをバイト転
送コマンド２回に置換える作業が必要となり。
労力を要していたものである。
〔発明の目的〕 本発明は上述した欠点に鑑みてなされたものであり、ワ
ード転送コマンドをバイト転送コマンド複数回に自動変
換するハードウェアを付加することにより、既に開発さ
れたソフトウェアをそのまま使用可とするマイクロプロ
セッサを提供することを目的とする。
〔発明の概要〕
本発明は上記ハードウェアとして、マイクロプロセッサ
から１例えば偶数アドレスより始まる連続した２バイト
をアクセスするワード転送命令が発行されたとき、アク
セス対象となるメモリ、入出力デバイス等周辺デバイス
のデータ幅が８ビツトか否かをチェックする回路と、８
ビツトデータ幅であることが確認されたとき。
マイクロプロセッサをＷＡＩＴさせ１周辺デバイスに必
要なコマンドパルス幅を確保した後コマンドの出力を禁
止する回路と次にアドレスの最下位ビットを強制ＯＮし
奇数アドレスとする回路と１周辺デバイスのコマンドリ
カパリタイムを確保した後コマンド出力を許可する回路
。
そして周辺デバイスに必要なコマンドパルス幅を確保し
た後、マイクロプロセッサのＷＡＩＴを解除し変換動作
を終える回路で構成される。
但し、マイクロプロセッサは、奇数アドレスから始まる
２バイトのワード転送コマンドでは。
マイクロプロセッサが自動的にバイト変換を行なう事を
前提する。
本発明によれば、ソフト作成者がメモリ、入出力デバイ
スのデータバス幅でワード／バイトの転送コマンドを使
い分ける必要がなくなり。
ワード転送コマンドが常に使用可となる。既に完成され
であるソフトウェアを無修正で使用出来る。
〔発明の実施例〕
以下１図面を使用して本発明に関し詳細に説明する。
第１図は本発明の実施例を示すブロック図である。図に
おいて、１はマイクロプロセッサ（μＣＰＵ）である。
本発明実施例ではマイクロプロセッサとして米国ＩＮ置
社より販売されている。１６ビツトマイクロプロセツサ
８０８６を使用している。ｙ中、５ＴＳ１　・ＳＴ′Ｓ
冨はマイクロプロセッサ１から出力される状態情報（ス
ティタス）、ＡＤＨ１９〜１６はアドレ不ビットＡ１．
〜Ａ１６である。又、ＡＤＲ／ＤＡＴ□〜、はアドレス
とデータビット１．〜８がマルチブレクスされラッチ回
路３．双方向パスドライド４に供給されることを示して
いる。
ＡＤＲ／ＤＡＴ、〜。も、データビット丁〜０がマルチ
プレクスされ０頁に、双方向バスドライバ５、ラッチ回
路６へ供給される他は上述と同様である。ＣＬＫはＣＰ
Ｕクロックである。
２はコマンド変換回路である。コマンド変換回路２は、
マイクロプロセッサ１から出されるスティタス（８Ｔ８
１　）をコマンドに変換する回路であり、ここで生成さ
れる信号にはメモリリード。メモリライト・工σリード
・工σライト・アドレスラツチイネーー′ル１割り込み
許可信号等が含まれる。３はラッチ回路である。うツテ
回路３はマイクロプロセッサ１から出力されるアドレス
信号ＡＤＨ，９〜１６．アドレス／データ信号ＡＤＲ／
ＤＡＴ、、〜８．アドレスデータ信号ＡＤＨ／ＤＡＴ、
〜。をアドレスとしてラッチする回路でタイミング発生
回路７に対しアドレス信号Ａ　Ｄ　Ｒ、、〜。を、拡張
コネクタ１２に対し、アドレス信号ＡＤ　Ｒ１゜〜１を
そしてオアゲート８に対しアドレス信号ＡＤＨ，を供給
する。
４は双方向パスドライバである。双方向パスドライバ４
はデータバスＤ　Ａ　Ｔ　ｔｓ〜、の入出力をコントロ
ールするものでメモリ、工／δ、システムパスに接続さ
れる。５はデータバスＤＡＴ、〜。の入出力をコントロ
ールする双方向性バスドライバであり、メモリ、　Ｉｌ
ｏ　、システムパスに接続される。６はラッチ回路であ
る。
ラッチ回路６はデータラインＤＡＴ、〜。を伝播するデ
ータをラッチする為の回路で、バス変換時に使用される
。
７はタイミング発生回路であり、コマンド変換回路２か
らの指示を受は各種タイミング信号を発生する。図中、
ＷＡＩＴはマイクロプロセッサをウェイ）（ＷＡＩＴ）
状態に設定する信号、ＣＯＭＥＮ／Ｄ　Ｉ　Ｓはコマｙ
　ド変換００路２から出力されるコマンド出力を許可、
禁止する信号、ＢＤＣＮＴ、は双方向性ドライバー４出
力の許可、禁止及びデータの入出力方向を決定する信号
、ＢＤ　ＣＮＴ、は双方向性ドライバー５の出力許可、
禁止及びデータの入出力方向を決定する信号、ＬＴＣＮ
Ｔはラッチ回路６のデータラッチタイミング及び出力の
許可・禁止のコントロール信号、ＢＤ　ＣＮＴ、は双方
向性ドライバー９の出力の許可・禁止及び入出力方向を
決定する信号、′１”はオアゲート８の出力を強制的に
１１″とする信号である。オアゲート８にはラッチ回路
３を介してアドレスビット八〇と、タイミング発生回路
から″′１′′信号が供給されており、ここで論理条件
のとられた結果はアドレスの最下位ビットとしてメモリ
。
Ｉｌｏ、システムパスに接続される。
９はデータパスラインＤ　Ａ　Ｔ　１１１　、＠とＤＡ
’ｒ７〜０　を結ぶ双方向性パスドライバーである。
１０は１６ビツトデータ幅のメモリ及びＩ／。
（ＭＥＭ／ＩＯ）、７７は８ビツトデータ幅のメモリ及
びＩｌｏ　（Ｍ　Ｅ　Ｍ／　Ｉ　Ｏ）　１２はシステム
パスの拡張用コネクタである。８ピツトのデータ幅のメ
モリ及びＩ／？５１１は拡張用コネクタ１２を介し、デ
ータラインＤＡＴ、〜。に接続される。
第２図、′ｓ！Ｊ３図、第４図は本発明実施例の動作を
示すタイミングチャートである。それぞれバイト転送コ
マンド到来時の動作タイミング。
ワード転送コマンドにて奇数アドレスから始まる２バイ
トをアクセスする場合の動作タイミング、ワード転送コ
マンドにて偶数アドレスから始まる２バイトをアクセス
時バイト命令に変換する際の動作タイミングを示す。尚
、第２図〜第４図において示された信号名・符号は第１
図のそれと同等である。
以下１本発−実施例の動作につき、第２図以降に示した
タイミングチャートを参照しながら説−する。マイクロ
プロセッサ１のマシンサイクルはＴ、〜Ｔ４のクロック
で構成される。図中のＴＷは、マイクロプロセッサ１を
待機させる為のウェイト（ＷＡＩＴ）サイクルである。
第２図と第３図に示したタイミングチャートはマイクロ
プロセッサ１が標準的（二持っている機能で′１ＪＩＩ
４図に末完１１１により実現させる機能が説―されてい
る。
まず、第２図から説明を始める。マイクロプロセッサ１
がメモリ又はＩ　７７６のリード、ライトコマンドを発
行するとコマンド変換回路２によりコマンドが出力され
る。この時ＡＤＲ，，〜、。
ＡＤＲｏを伝播するアドレスピットＡ、〜０も出力され
、目的のメモリ又は入出力デバイスをアクセスする。
次に第３図を説明する。マイクロプロセッサＪは最初の
サイクルで奇数アドレスを１次にアドレスを更新（プラ
ス１）して偶数アドレスをバイト単位で行う。第４図は
ワード転送コマンドにて偶数アドレスから始まる２バイ
トアクセス時のバスの変換を示すものである。
マイクロプロセッサ−がデータ幅１６ピツト■ のメモリ、　／ＧＧａ４アクセスを行う場合（二は１回
のコマンドでリード又はライト動作が可能な為本変換は
必要ない。しかし既１ニオブジョンとして作られたメモ
リＩ　１０では８ビツトのデータ幅を持った物が有る。
この様な８ビツトデータ幅のメモリ、工／Ｇノーにワー
ド転送コマンド（偶数アドレスより始まる２バイトアク
セス）を使用する事は出来ない為本発明による変換が必
要となる。
マイクロプロセッサ−がワード転送コマンドを発行する
とタイミング発生回路２で偶数アドレスより始まるワー
ド転送コマンドであるか。
又、その対象が８ピツトデ一タ幅のメモリ又はｌ１０ｘ
ノであるかのチェックが行なわれ、そうであれば、まず
ＷＡＩＴ信号ＯＮによりマイクロプロセッサ−をウェイ
ト（ＷＡＩＴ）状態に設定する。そして、メモ！Ｊ　Ｉ
　１０　Ｉ　Ｊに必要なコマンドパルス幅を確保した後
、タイミング発生回路７から出力される（ＣＯＭＥＮ／
ＤＩ８を０”としてコマンドの出方を禁止する。この時
アドレスＡｏは′０″で偶数アドレスを示シテイル。以
上の動作により偶数アドレスへの１バイト目のアクセス
を終了する。
次にタイミング発生回路７により出力される強制″′１
″信号をＯＮにしてアドレス最下位ビットＡ０を強制的
に′１″とし、奇数アドレスに切り替える。そしてメモ
リエ／σ１）のコマンドリカバリータイムを確保した後
、ＣＯＭＥＮ／ＤＩ８を′″１”としてコマンド変換回
路２によるコマンド出力を許可し、メモリエ１０　Ｊ　
Ｉに必要なコマンドパルスの時間経過？１にマイクロプ
ロセッサ１に対するＷＡＩＴを解除してワード転送コマ
ンドの動作が終了する。従ってコマンドは２回出力され
ワード転送コマンドが２バイトのバイト転送コマンドに
変換されたことになる。
この時のデータバスの動作をリード、ライトについて以
下に述べる。
リード動作では偶数アドレスのリードデータ（ＤＡＴ、
〜。）を１回目のリードコマンドでラッチ回路６にラッ
チしておく。そしてＬＴＣＮＴ信号のタイミングでラッ
チ回路６の出方は許可されアドレスデータ信号ラインＡ
ＤＲ／ＤＡＴ、〜。を介し、マイクロプロセッサへ入力
される。
次に２回目のリードコマンドで出力されたリードデータ
（ＤＡＴ、〜。）は双方向バスドライバ９からの双方向
性バスドライバ４を経由してアドレスデータラインＡＤ
Ｈ／ＤＡＴ、１１〜。
となりマイクロプロセッサＪへ入力される。このことに
よりリードコマンドの２回目の復縁では、１６ビツトの
データが揃ってマイクロプロセッサ１に入力される。マ
イクロプロセッサ１は最後のＴＷサイクルの終了時にデ
ータを取り込む。
ライト動作では１回目のライトコマンドでマイクロプロ
セッサ１の出力（ＡＤＲ／１）ＡＴ、〜。）は双方向性
ドライバー５を経由してメモリ。
工１０１ノ及びシステムバスに接続されたメモリ　Ｉ　
／、；　にライトする。２回目のライトコマンドでマイ
クロプロセッサ１出力（ＡＤＲ／Ｄ　Ａ　Ｔ　１．〜ａ
）を双方向バスドライバ４双方向バスドライバー９を経
由してメモリｌ１０１ノにライトする。この動作により
１６ビツトのライトデータが８ビツトずつ２回に分けら
れメモリエ１０１１にライトされる。
尚１末完苧実施例では、１６ピツトマイクロプロセツサ
に８ビツトのデータ幅を持つ周辺デバイスを接続する場
合についてのみ例示して説明してきたが、これに限定さ
れるものではなく３２ビツトのマイクロプロセッサに８
ビツト。
１６ピツトのデータ幅を持つ周辺デバイスを接続するケ
ースにおいても同様の方式にて応用可能である。
〔発明の効果〕
以上説明の如く本発明によれば、以下に列挙する効果を
奏する。
（１）　　既に完成されたソフトウェアのワード転送コ
マンドをバイト転送コマンドに修正する変更を必要とし
ない。
（２）　　ソフトフェアプログラマがメモリ　Ｉ　７−
５のデータバス幅でワード／バイトの転送コマンドを使
い分ける必要がない。ワード転送コマンドが常に使用可
となり、負担が軽減される。
【図面の簡単な説明】
ダシ１図は本発明の実施例を示すブロック図。 第２図、第３図、第４図は本発明実施例の動作を示す夕
゛イミングチヤードであり、それぞれ。 バイト転送コマンド到来峙の動作タイミング。 ワード転送コマンドにて奇数アドレスから始まる２バイ
トをアクセスする場合の動作タイミング、ワード転送コ
マンドにて偶数アドレスから始まる２バイトをアクセス
するとき、バイト命令に変換する際の動作タイミングを
示す。 Ｊ・・・マイクロプロセッサ、２・・・コマンド変換回
路、３，６・・・ラッを回路、４，５．９・・・双方向
パスドライバ、７・・・タイミング発生回路、８・・・
オアゲート。

Claims (1)

    【特許請求の範囲】
  1. ｎビットデータバス幅を持つマイクロプロセッサに、こ
    のマイクロプロセッサとは異なるｍビットのデータバス
    幅で構成される周辺デバイスが接続されて成り、上記マ
    イクロプロセッサから連続した複数バイトをアクセスす
    るワード転送命令が発行されたとき、そのワード転送命
    令をｎ／ｍ回のバイト転送命令に変換出力するものであ
    って、その実行すべきアドレスに相当する周辺デバイス
    のデータバス幅がｍビット構成か否かチェックする第１
    の回路手段と、この回路手段によりｍビット構成である
    ことが確認されたとき、上記マイクロプロセッサをＷＡ
    ＩＴ状態に設定し、その周辺デバイスに必要なコマンド
    パルス幅を確保した後コマンドの出力を禁止する第２の
    回路と、この第２の回路が作動した後、アドレスの最下
    位ビットを更新し奇偶アドレスを切替える第３の回路手
    段と、この第３の回路手順の作動に基ずき周辺デバイス
    のコマンドリカパリタイムを確保した後コマンド出力を
    許可する第４の回路手段と、上記周辺デバイスに必要な
    コマンドパルス幅を確保した後、マイクロプロセッサの
    ＷＡＴＡを解除し変換動作を終える第５の回路手段とを
    具備することを特徴とするマイクロプロセッサシステム
    。
JP60016777A 1985-01-31 1985-01-31 マイクロプロセツサシステム Pending JPS61175845A (ja)

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JP60016777A JPS61175845A (ja) 1985-01-31 1985-01-31 マイクロプロセツサシステム
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EP (1) EP0189523B1 (ja)
JP (1) JPS61175845A (ja)
KR (1) KR900004006B1 (ja)
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