JPH0212358A

JPH0212358A - データ転送方式

Info

Publication number: JPH0212358A
Application number: JP16401888A
Authority: JP
Inventors: Hiroaki Kaneko; 金子　博昭
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-06-29
Filing date: 1988-06-29
Publication date: 1990-01-17
Anticipated expiration: 2010-04-19
Also published as: JPH0736166B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ＣＰＵとメモリの間のデータ転送方式におい
て、特にデータ・バスとは独立なアドレス・バスをＣＰ
Ｕ−メモリ間で接続した場合のデータ転送方式に関する
。

〔従来の技術〕

情報処理装置の制御装置および演算装置（以下総称して
ＣＰＵと呼ぶ）と、記憶装置（以下メモリと呼ぶ）の間
は、メモリに格納さｈている命令コードやオペランド・
データをＣＰＵ内部へリードしたり、あるいは逆にＣＰ
Ｕからデータをメモリにライトするために、オペランド
・データを転送するためのデータ・バスだけでなく、メ
モリのアドレスを指定するためのアドレス・バスで結ば
れている。

第３図に、従来の並列データ転送方式を用いたＣＰＵと
メモリ間の構成を示す。ＣＰＵ３０１とメモリ３０２の
間は、双方向性データ・バスＤ１ＣＰＵより７ドレスを
通知するアドレス・バスＡ１データの転送方向（ＣＰＵ
→メモリ：ライト％　ｏｒＣＰＵ←メモリ：リード）を
示すＲ／Ｗ（→信号、データの転送期間を示す有効信号
Ｉ）Ｓ（→、転送の開始タイミングを示すタイミング信
号ＢＣＹＳＴ（→が接続されている。

ＣＰＵ３０１がメモリ３０２内のデータに対してリード
またはライトするためには、バス・サイクル中の所定の
タイミングで、前記アドレス・バスＡ、Ｒ／Ｗ（−）信
号、およびＤ　Ｓ　（−）信号を駆動してやる必要があ
る。

以下、（→を付した信号は負論理であることを意味する
。

以下、具体的にバス・サイクルのタイミングを説明する
。

第４図は、バス・サイクルのタイミングを示す図面であ
り、第４図（ａ）はリード・バス・サイクル、第４図（
ｂ）はライト・バス・サイクルを示している。それぞれ
のバス・サイクルは、１クロツク（クロック信号ＣＬＫ
の一周期）毎に変化するＴステートなる状態（Ｓｔａｔ
ｅ）で分割されており、基本的にはＴ１ステート、およ
びＴ２ステートの２つのステート（２クロツク）で構成
される。メモリ装置３０２のアクセス速度がＣＰＵ３０
１が発行するバス・サイクルに比べ遅い場合は、バス・
サイクルが終了するまでＴ２ステートに引き続きＴＷス
テートが必要なだけ挿入される。

また、常にＣＰＵ３０１がデータ転送を必要とするわけ
ではないので、バス・サイクルが連続しないこのもあり
、この場合Ｔ２ステートあるいは最後のＴＷステートと
次のバス・サイクルのＴ１ステートの間にはＴｉステー
トが挿入されることがある。

アドレス・バスＡ１およびＲ／Ｗ（→信号はＴ１ステー
トで出力され（“０″ならばライト、１１″ならばリー
ドであることを示す）、次のバス・サイクルのＴ１まで
保持される。ＢＣＹＳＴ（→信号は、Ｔ１ステートのみ
（１クロツク期間）アクティブ（“′０”）になる。

リード・バス・サイクルの場合、ＤＳ（→信号はＴ１ス
テートの中途（ＣＬＫ信号の立上がり）から、バス・サ
イクルが終了するまで、すなわちＴ２ステートあるいは
最後のＴＷステートが終了するまでの期間アクティブ（
′０″′）になる（最小１．５クロツク）。メモリ３０
２はアドレス・バスＡによって指定されるアドレスに対
してＲ／Ｗ←）信号゛°１°゛であるためリード・アク
セスを開始し、ＤＳ（→信号がアクティブ（０”）にな
ったことで指定されたアドレスのデータをデータ・バス
Ｄに出力する。

ＣＰＵ３０１がバス・サイクル終了時に安定してデータ
・バスＤ上のデータを取り込むために、最後のバス・サ
イクルに対してセット・アップ・タイムｔａｇ、および
ホールド・タイムｔ、！、を保証する必要があり、バス
・サイクル終了時までアドレス・バスＡ上のアドレスを
固定しておく必要がある。

一方、ライト・バス・サイクルの場合、Ｄ　Ｓ　（→信
号はＴ２ステートから、バス・サイクルの終了ステート
、すなわちＴ２ステートあるいは最後のＴＷステートま
での期間アクティブ（′Ｏ″）になる（最小１りａツク
期間）。メモリ３０２はアドレス・バスＡによって指定
されるアドレスに対してＲ／Ｗ←）信号が“０”である
ためライト・アクセスを開始し、ＤＳ（→信号がアクテ
ィブ（“０″）になったことで指定されたアドレスのに
対してデータ・バスＤ上のデータをライトする。

メモリ３０２内の指定したアドレスにライトするために
は、ＤＳ（→信号のアクティブ（′０”）に対するセッ
ト・アップ・タイムｔｓｖｔｓインアクティブ（“１″
）に対するホールド・タイムｔｗ（通常０）を保証する
必要があり、バス・サイクル終了時までアドレス・バス
Ａ上のアドレスを固定しておく必要がある。

〔発明が解決しようとする課題〕

以上説明したように、従来の並列データ転送方式では、
リード・バス・サイクルおよびライト・バス・サイクル
の双方に対して、バス・サイクルの期間中アドレスを固
定する必要があるため、アドレスを通知するアドレス・
バスをデータ・バスと独立に必要とし、ＣＰＵとメモリ
の間に多くの信号線を接続しなげればらないという欠点
を有していた。

また、ＣＰＵの能力の尺度の一つにアドレス空間の広さ
があげられ、高性能なＣＰＵはど一般に広いアドレス空
間を持っている。顕著な側として、マイクロプロセッサ
における処理ビット幅とアドレス空間の関係があげられ
る。安価ではあるが性能の低い８ビツト処理のマイクロ
プロセッサでは、６４ＫＢ（２”バイト）のアドレス空
間をアクセスするために１６本のアドレス・バスを、１
６ビ、ト処理のマイク四ブ四セ、すでは、１６ＭＢ（２
２４バイト）のアドレス空間をアクセスするためには２
４本のアドレス・バスを、非常に性能の高い３２ビツト
処理のマイクロブロセ、すでは、４、３　ＧＢ　（２３
２ハイド）のアドレス空間をアクセスするために３２本
のアドレス・バスを持っている。

上記マイクロプロセッサの場合、アドレス・バスはデー
タ・バスの幅と等しいか、より大きく（８ビットＣＰＵ
：１６＝１６．１６ビツトＣＰＵ　：２４＞１６．３２
ビットＣＰＵ：　３２＝３２）、大量の信号線が必要で
あることになる。また、パッケージにおける端子数もそ
れだけ増加することになる。

パッケージ端子数を減少させる方法として、データ・バ
スを時分割し、バス・サイクルの前半（あるいは最初の
Ｔステート）にアドレスを出力する方式が考えられたが
、Ｔステートを少なくとも１つは消費してしまうため、
前記従来例で述べた２クロツクで１バス・サイクルを構
成するような、高速なデータ転送においては採用するこ
とができないという欠点を有している。

〔従来技術に対する相違点〕

従来、アドレス・バスはＣＰＵからメモリや周辺Ｉ１０
にアドレスを通知するために接続するが、本発明では従
来の目的に加えて、ＣＰＵからメモリヘライトする場合
にはＣＰＵからライト・データを転送し、ＣＰＵからメ
モリへリードする場合にはメモリからリード・データを
転送する補助的なデータ・バスとして使用するという相
違点がある。

一般にメモリへのアクセスは連続したアドレスに対して
行われることが多い。メモリへの７ケセスは大別して命
令コードに対するものと、オペランド・データに対する
ものに分類できる。

命令コードの場合、ジャンプ、コール、リターン等の分
岐命令を実行しない限り、アドレスの増加方向へ順々に
アクセスが進む。これら分岐命令の出現頻度は、ＣＰＵ
のアーキテクチャや実行するソフトウェアの性質により
左右されるが、連続したアドレスに対して命令コードの
アクセスが行われる確率が高いと言える。

また、オペランド・データに対するアクセスの場合、特
に最近の高性能マイクロプロセッサで採用されている浮
動小数点データ（３２〜８０ビツト長）や、文字列デー
タの場合にはデータが連続したアドレスに対して割り当
てられ、このようなデータを操作するよう命令では、必
ず連続したアドレスに対して複数回のアクセスが続く。

このように連続したアドレスをアクセスするためには、
アクセスの度にバス・サイクルをアドレスを出力する必
要はなく、前回アクセスに使用されたアドレスを更新す
るだけで良いことが簡単に理解できる。前回アクセスに
使用したアドレスを更新するためには、ＣＰＵからメモ
リに対してアドレスを更新することを指定する信号を接
続するだけで済むため、連続アドレスのアクセス時には
アドレス・バスにアドレスを出力する必要はない。

言い換えれば、連続アドレスのアクセスに対応するバス
・サイクルでは、アドレス・バスを自由に使用すること
ができる。

前述したよにアドレス・バスのピッ）１１１１は、般に
データ・バスのビット幅と同等かあるいはそれ以上であ
るため、アドレス・バス経由でデータを転送しようとす
ると、データ・バスと合わせて従来のデータ・バスのビ
ット幅の少なくとも２倍のデータ転送を１回のバス・サ
イクルで行うことができ、すなわち２倍の転送レートを
得ることができる。とだし、バス・サイクルに対するア
ドレスが直前のバス・サイクルに対して連続でない場合
には、従来の方式と同様にアドレス・バスを用いてＣＰ
Ｕからメモリにアドレスを出力する必要があり、アドレ
ス・バスを補助的データ・バスとして使用することはで
きないが、前述したように連続したアドレスに格納され
ているデータ（命令コード、オペランド・データ）をア
クセスする頻度が高いと考えられるので、十分な効果が
ある。

〔課題を解決するための手段〕

本発明は、共通アドレス・バス、および共通データ・バ
スで接続されたメモリとＣＰＵの間で並列データを転送
する方式において、前記ＣＰＵ内にあって、前記ＣＰＵ
からメモリに対するアクセスが連続したアドレスに対し
て行われることを検出すル手段、前記検知手段によって
検知された状態をメモリに通知するための手段、前記ア
ドレス・バスをデータを前記ＣＰＵの内部データ・バス
に接続する手段、前記メモリ内にあって、前記データ・
バスに選択的に接続される第一のメモリ・バンク、前記
データ・バスあるいは前記アドレス・バスに選択的に接
続される第二のメモリ・バンク、前記通知手段によって
通知された状態および前記アドレス・バスの内容に従っ
て前記２つのメモリ・バンクに対するアドレスを生成す
る手段で構成されることを特徴とする。

〔実施例１〕以下図面を参照して、本発明の構成および動作を詳細に
説明する。

第１図は、本発明の一実施例を示す図であり、３２ビツ
ト処理のＣＰＵ１０１、命令フードおよびオペランド・
データを格納し偶数アドレス・バンク１０３、および奇
数アドレス・バンク１０４を持つメモリ１０２、前記Ｃ
ＰＵｌ０Ｉとメモリ１０２の間を接続する３２ビツトの
双方向性データ・バスＤ１３２ビットの双方向性アドレ
ス・バスＡ、データの転送方向を示すＲ／　Ｗ　（−）
信号、データの転送期間を示す有効信号ＤＳ（→、転送
の開始タイミングを示すタイミング信号ＢＣＹＳＴ（→
、転送の終了タイミングを示すタイミング信号ＢＣＹＥ
ＮＤ（→、アドレス・バスＡの使用状態を示す制御信号
Ａ　Ｄ　ＲＥ　Ｎ　（−）が接続されている。

さらにメモリ１０２の内部において、偶数アドレス・バ
ンク１０３は、３２ビツト・バッファ１０５を介してデ
ータ・バスＤと接続される。また、奇数アドレス・バン
ク１０４は、３２ビツト・バッファ１０６を介してデー
タ・バスＤ１あるいは３２ビツト・バッファ１０７を介
してアドレス・バスＡと接続される。

アドレス生成器１０８は、偶数アドレス・バンク１０３
、および奇数７ドレス１０４に対して実際にアクセスの
対象となるアドレスＡｍを生成する演算器（＋１．＋２
または保持）、制御回路１０９は、バッファ１０５，１
０６，１０７およびアドレス生成器１０８を制御する回
路である。

またＣＰＵ１０１の内部には、アドレス比較器１１１．
７ドレス・バッファ１１２、データ・ラッチ１１３，１
１４および制御回路１１５を持つ。アドレス比較器１１
１は、ＣＰＵｌ０Ｉがアクセスしたい（ワード・）アド
レスａと直前にアクセスした（ワード・）アドレスとを
比較し、これらが連続である（差が１である）ことを検
出する。アドレス・バッファ１１２は、アドレス比較器
１１１が連続アクセスを検出しなかった際に、ＣＰＵｌ
０Ｉがアクセスしたいアドレスａをアドレス・バスＡに
接続する３２ビツトのバッファである。

データ・ラッチ１１３は、アドレス比較器１１１が連続
アクセスを検出した際にアドレス・バスＡとＣＰＵｌ０
Ｉ内部のデータ・バスｄを接続するバッファ機能付きの
３２ビツト・レジスタである。

また、データ・う、チ１１４はデータ・バスＤとＣＰＵ
内部のデータ・バスｄを接続するバッファ機能付きの３
２ビツト・レジスタである。

制御回路１１５は、アドレス比較器１１１、アドレス・
バッファ１１２、データ・ラッチ１１３゜１１４を制御
する回路である。

前述した従来のデータ転送方式を接続信号の面で比較す
ると、アドレス・バスＡがＣＰＵからメモリへの単一方
向性であってたものが双方性であること、タイミング信
号ＢＣＹＥＮＤ（−）、および制御信号ＡＤＲＥＮ（−
）が加わった点が構成上の相違である。このうちタイミ
ング信号ＢＣＹＥＮＤ（→は、本発明の本質ではなく、
バス・サイクルの最後のＴステート期間アクティブ（”
０”）になる信号である。

ＣＰＵｌ０Ｉとメモリ１０２０間で発生するバス・サイ
クルは従来例と同様に、基本的にＴＩ。

Ｔ２ステートの２り冒ツクで行われる。したがってＢＣ
ＹＥＮＤ（→信号は、Ｔ２ステートあるいは最後のＴＷ
ステート期間（１クロツク）アクティブ（”　Ｏ”　’
）になる。

以下メモリ１０２を中心に本実施例の動作について説明
する。

ＡＤＲＥＮ（→信号は、１バス・サイクル期間（ＴＩス
テートから、Ｔ２あるいは最後のＴＷステートまで）有
効な信号であり、′０”ならばアドレス・バスＡにＣＰ
Ｕｌ０Ｉからメモリ１０２に対して３２ビツト幅のアド
レスが出力されることを示し、“１″ならばアドレス・
バスＡに３２ビ、ト・データが出力される（Ｒ／Ｗ（→
信号が０″の場合はＣＰＵ　１０１からメモリ１０２へ
のライト・データ、′１”の場合はメモリ１０２からＣ
ＰＵ　１０１へのリード・データ）を示す。

ＡＤＲＥＮ（−）信号が０”であるバス・サイクルでは
、従来方式と同様にアドレス・バスＡに出力されたアド
レスＡｎに対応するメモリ１０２０３２ビツト・データ
がデータ・バスＤにリード（Ｒ／Ｗ←）信号が“１″の
場合）、あるいはデータ・バスＤ上の３２ビツト・デー
タがアドレスＡｎに対応するメモリ１０２にライトされ
る。

アドレス・バスＡに出力されたアドレスＡｎは、アドレ
ス生成器１０８に転送され、この際アドレスＡｎが偶数
であれば偶数アドレス・バンク１０３が選択され、バッ
ファ１０５を介してデータ・バスＤと接続される。また
、Ａｎが奇数であれば奇数アドレス・バンク１０４が選
択され、バッファ１０６を介してデータ・バスＤと接続
される。

ＡＤＲＥＮ（→信号が“１ｎであるバス・サイクルでは
、前回アクセスされたアドレス生成器１０８に保持され
ているアドレスＡｎに対して１あるいは２を加えたアド
レスＡｍ（Ａｎ＋１あるいはＡｎ＋２）を生成し、メモ
リ１０２の内部ではアドレスＡｍに対してアクセスが行
われる。新たに生成されたアドレスＡｍは、アドレス生
成器１０８に保持される。アドレスＡｍの生成条件は、
以下のとうりであり、制御回路１０９によって制御され
る。

Ａｎ＋１：直前のアクセスＣＰＵからアドレスＡｎが転
送された（ＡＤＲＥＮ（→が“０”）時、直前のアクセ
スで使用されたアドレスＡｎが奇数の時Ａｎ＋２：直前のアクセスで使用されたアドレスＡｎが
偶数の時さらに、２つのアドレス・バンク１０３，１０４は、制
御回路１０９によって生成されたアドレスＡｍに対して
以下のようにデータ・バスＤ１またはアドレス・バスＡ
に接続される。

Ａｍが偶数：偶数アドレス・バンク１０３はバッファ１
０５を介してデータ・バスＤに、奇数アドレス・バンク１０４はバッファ１０７を介してアドレス・バスＡに接続される６Ａｍが奇数：奇数アドレス・バンク１０４はバッファ１
０６を介してデータ・バスＤに接続される。

次に本発明の動作について具体的な値を用いて説明する
。

第５図は０番地から連続して６３番地までのバイト・デ
ータを連続してリードする場合のタイミングを示す図面
である。本実施例で′はデータ・バスＤのビット幅が３
２ビツトであるため、１回のバス・サイクルで４バイト
分の転送が行えるので、従来の方式では８回のバス・サ
イクルを必要とする。

まず、最初のバス・サイクルＢ１ではＡ　Ｄ　’ＲＥ　
Ｎ　（−）信号は“０″であり、アドレス・バスＡには
０が出力され、アドレス生成器１０８にはワード・アド
レス０がラッチされ、偶数アドレス・バンク１０３に格
納されている０、１，２．３番地のバイト・データ（１
番目ワード・データＷＯ）がバッファ１０５を介してデ
ータ・バスＤにリードされる。

次のバス・サイクルＢ２ではＡＤＲＥＮ（→信号は“１
”であり、直前のアクセスがＡＤＲＥＮ（→信号が“０
”で行われたため、アドレス生成器１０８は直前の内容
に１を加えたワード・アドレス１　（バイト・アドレス
４）を生成し、奇数アドレス・バンク１０３に格納され
ている４、５゜６．７番地のバイト・データ（２番目の
ワード・データＷｌ）がバッファ１０６を介してデータ
・バスＤにリードされる。

３番目のバス・サイクルＢ３ではＡＤＲＥＮ（→信号は
“１″であり、直前のアクセスがＡＤＲＥＮ（→信号が
“１”で行われ、かつアドレス生成器１０８の内容が奇
数（１）であるため、アドレス生成器１０８は直前の内
容に１を加えたワード・アドレス２（バイト・アドレス
８）を生成し、偶数アドレス・バンク１０３に格納され
ている８、９，１０゜１１１番地バイト・データ（３番
目のワード・データＷ２）がバッファ１０５を介してデ
ータ・バスＤにリードされ、同時に奇数アドレス・バン
ク１０３に格納されている１１，１２，１３，１４４番
地バイト・データ（４番目のワード・データＷ３）がバ
ッファ１０７を介してアドレス・バスＡにリードされる
。

４番目のバス・サイクルＢ４ではＡＤＲＥＮ（→信号は
“１”であり、直前のアクセスがＡＤＲＥＮ（→信号が
“１”で行われ、かつアドレス生成器１０８の内容が偶
数（２）であるため、アドレス生成器１０８は直前の内
容に２を加えたワード・アドレス４　（バイト・アドレ
ス１６）を生成し、５番目のワード・データＷ４と６番
目のワード・データＷ５が、それぞれデータ・バスＤな
らびにアドレス・バスＡにリードされる。

５番目のバス・サイクルＢ５では、４番目のバス・サイ
クルと同様の動作によって、７番目のワード・データＷ
６と８番目のワード・データＷ７がそれぞれデータ・バ
スＤならびにアドレス・バスＡにリードされる。

以上説明したように、本発明を用いれことで従来８回の
バス・サイクルを必要としたデータ転送を５回のバス・
サイクルで実現することができ、バス・サイクルの数は
約６３％へ低減できる。

本動作例では８ワ一ド分のデータ転送を例にとったが、
１６ワ一ド分のデータ転送では９回のバス・サイクルで
約５６％へ低減、３２ワ一ド分のデータ転送では１７回
のバス・サイクルで約５３％へ低減と、連続したアドレ
スに対するアクセス回数が続くほど、従来に対してバス
・サイクルの数を最小１／２（５０％）に低減すること
ができる。

また、本動作例では偶数（ワード・）アドレスから始ま
る連続アクセスを例にとって説明したが、奇数（ワード
・）アドレスから始まる連続アクセスの場合は、２番目
のバス・サイクルにおいて、アドレス生成器１０８の値
が偶数になっているため、このバス・サイクルから、デ
ータ・バスＤ。

およびアドレス・バスＡの双方を用いた６４ビツト・　
（２ワード・）データ転送を開始することができる。

〔実施例２〕次に、本発明の別の一実施例について説明する。

第２図に本実施例の構成を示す。前記第一の実施例の構
成に対して、バス・サイクル判別器２２０、アドレス・
バスＡを介したデータ転送を行うことのできない従来の
メモリ２０２、およびアドレス・バスＡを介したデータ
転送を行うことのできる命令キャッシュ・メモリ２０３
を持つことが特徴である。

バス・サイクル判別器２２０がＣＰＵ２０１が命令コー
ドに対するアクセスであることを検出すると、前記第一
の実施例で述べたように連続アドレスに対するアクセス
に関する制御を行う。バス・サイクル判別器２２０が命
令コード以外のアクセスであることを検出すると、制御
回路２１５は連続アドレスに対するアクセスであっても
アドレス・バスＡを用いたデータ転送を行わないよに制
御する。

このような制御によって、命令キャッシュ・メモリ２０
３に命令コードに対するアクセスのみ、アドレス・バス
Ａを用いてデータを転送することができる。

命令キャッシュ・メモリは、一般のメイン・メモリに対
して記憶容量が大きくないので、本発明に関するハード
ウェアを含めて集積（ＬＳＩ）化することが可能である
。しかも命令コードに関しては、アクセスの連続性がオ
ペランド・データに対するものよりも大きいため、メモ
リ全体に本発明を適用する場合と比較して、性能低下は
小さい。

〔発明の効果〕

以上説明したように、本発明を用い連続したアドレスに
対してアクセスする際に、ＣＰＵとメモリの間に接続さ
れたアドレス・バスを補助的なデータ・バスとして用い
ることで、バス・サイクルを延長することなしに、従来
よりも最大２倍の転送レートを得ることができる。

特にＣＰＵの命令コードのアクセスや、文字ストリング
や浮動小数点データのようにビット数の長いオペランド
・データを頻繁にアクセスする場合にこの効果が増す。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示す図面、第２図は
本発明の別の実施例の構成を示す図面、第３図は従来の
並列データ転送方式の構成を示す図面、第４図は基本的
なバス・サイクルのタイミングを示す図面、第５図は本
発明の第一の実施例における動作タイミングを示す図面
である。１０１．２０１，３０１・・・・・・ＣＰＵ、１０２゜
２０２．３０２・・・・・・メモリ、１０３・・・・・
・偶数アドレス・バンク、１０４・・・・・・奇数アド
レス・バンク、１０５．１０６，１０７・・・・・・バ
ッファ、１０８・・・・・・アドレス生成器、１０９・
・・・・・制御回路、１１１・・・・・・アドレス比較
器、１１２・・・・・・アドレス・バ。ファ、１１３，１１４・・・・・・データ・ラッチ、１
１５゜２１５・・・・・・制御回路、２２０・・・・・
・バス・サイクル判定器。

Claims

【特許請求の範囲】

共通アドレス・バス、および共通データ・バスで接続さ
れたメモリとＣＰＵの間で並列データを転送する方式に
おいて、前記ＣＰＵ内にあって、前記ＣＰＵからメモリ
に対するアクセスが連続したアドレスに対して行われる
ことを検出する手段、前記検知手段にって検知された状
態をメモリに通知するための手段、前記アドレス・バス
をデータを前記ＣＰＵの内部データ・バスに接続する手
段、前記メモリ内にあって、前記データ・バスに選択的
に接続される第一のメモリ・バンク、前記データ・バス
あるいは前記アドレス・バスに選択的に接続される第二
のメモリ・バンク、前記通知手段によって通知された状
態および前記アドレス・バスの内容に従って前記２つの
メモリ・バンクに対するアドレスを生成する手段を有し
、前記ＣＰＵが連続したアドレスに対するアクセスを行
うことを前記検出手段が検知した場合に、前記アドレス
・バスを用いず前記アドレス生成手段によって生成され
たアドレスに従って前記第一および第二のメモリ・バン
クをアクセスし、前記アドレス・バスを経由して前記Ｃ
ＰＵおよび前記メモリ間のデータ転送を行うことを特徴
とするＣＰＵ−メモリ間データ転送方式。