JPS62231365A - 情報処理方式 - Google Patents

情報処理方式

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Publication number
JPS62231365A
JPS62231365A JP7483586A JP7483586A JPS62231365A JP S62231365 A JPS62231365 A JP S62231365A JP 7483586 A JP7483586 A JP 7483586A JP 7483586 A JP7483586 A JP 7483586A JP S62231365 A JPS62231365 A JP S62231365A
Authority
JP
Japan
Prior art keywords
data
address
line
bus
unit
Prior art date
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Pending
Application number
JP7483586A
Other languages
English (en)
Inventor
Iori Shioda
潮田 伊織
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP7483586A priority Critical patent/JPS62231365A/ja
Publication of JPS62231365A publication Critical patent/JPS62231365A/ja
Pending legal-status Critical Current

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Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/0215Addressing or allocation; Relocation with look ahead addressing means

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はメモリ内の連続したアドレスにデータを順次
記憶する際に用いられる情報処理方式に関する。
〔従来の技術〕
第4図に従来の一般的な情報処理装置の構成例を示す。
第4図において、2は中央処理部、3は中央処理部から
送られてくるデータを所定のアドレスに記憶するメモリ
、4は中央処理部2及びメモリ3に相互に接続されてい
る端末を制御する端末制御部、5は中央処理部2、メモ
リ3、端末制御部4を相互に連結しているバス、6bは
バス5内のアドレスライン、7はバス5内のデータライ
ン、8はバス5内のコントロールラインである。
また、第5図は上記従来の情報処理装置の処理手順を示
すタイミングチャートで、図において、10はコントロ
ールライン8のアドレスス!・ローブ信号、11はコン
トロールライン8のデータストローブ信号、20〜23
はデータを格納するメモリ内のアドレス、30〜33は
メモリ内のアドレス20〜23に格納するデータ、13
は一回の転送に必要なアクセスタイムを示す。
次に中央処理部2が、メモリ3にデータを送る場合を例
にとって従来の情報処理方式を第5図にもとづいて説明
する。
中央処理部2は、まずアドレスライン6bにアドレス1
の情報20を送出し、アドレスライン6bが安定したと
ころでアドレスストローブ10を送出するので、メモリ
3がアドレス1(20)を取込む。
続いて中央処理部2はデータライン7にデータ1の情報
30を送出し、データライン7か安定したところでデー
タスI・ローブ11を送出するので、メモリ3がデータ
1(30)を取込む。
これで、1回の転送が終了する。
〔発明が解決しようとする問題点〕
従来の方式は、以上のように動作するので、連続したア
ドレスに格納されるデータを転送する場合でも、毎回ア
ドレスとデータを転送しなければならず、バスの転送効
率が良くなかった。
この発明は上記のような問題点を解消するためになされ
てもので、連続したアドレスに格納されるデータを転送
する場合は、アドレスの転送は先頭アドレスのみとし、
続けて転送するアドレスの変わりにデータを転送して、
バスの転送効率を向上させた情報処理方式を得ることを
目的とする。
〔問題点を解決するための手段〕
このためこの発明にかかる情報処理方式は、中央処理装
置から出力されるデータをアドレスラインまたはデータ
ラインに切り換えて出力するためバスを切換えるバス切
換部16と、メモリ内の連続したアドレスに上記データ
を順次記憶させる。場合を検出して上記バス切換部の切
換えを制御するバス切換判定部14と、上記バス切換部
16によるバスの切換えに従ってデータを振り分け、ア
ドレスライン及びデータラインを介して送られてくるデ
ータを合成するデータ振分は合成部17と、上記アドレ
スラインを介して上記連続するアドレスの先頭アドレス
が送られてきた場合この先頭アドレスをラッチしておき
、アドレスラインを介してデータが送られて来たとき上
記ラッチしたアドレスをインクリメントして次のアドレ
スを出力するアドレスラッチカウンタ15とを備え、連
続したアドレスに順次データを記憶する場合、先頭アド
レスのみアドレスラインを介して送出し、その後データ
をアドレスライン及びデータラインにデータ振分は合成
部17によって振り分けて送出し、振り分けて送出した
データをデータ振分は合成部17で合成し、上記アドレ
スラッチカウンタ15によりインクリメントしたアドレ
スに順次合成したデータを記憶させるようにしたことを
特徴とずるものである。
〔作用〕
この発明にかかるバス切換判定部14はメモリ内の連続
したアドレスにデータを順次記憶する場合を検出し、上
記連続するアドレスの先頭アドレスをアドレスラインを
介して送出した後、次のアトし・スに記憶するデータを
アドレスラインを介して送出するようにバス切換部16
を制御する。
一方データ振分は合成部17はアドレスラインを介して
データが送られて来た場合、このデータを一時保存し、
データラインを介して送られて来るデータとの合成を行
う。
ここにアドレスラッチカウンタ15はアドレスラインを
介して連続するアドレスの先頭アドレスが送られて来た
場合この先頭アドレスをラッチしておき、上記先頭アド
レスをインクリメントシて次のアドレスを出力する。
そして、バス切換部16によってデータライン及びアド
レスラインの双方に振り分けて送出したデータをデータ
振分は合成部17で合成し、上記アドレスラッチカウン
タ15によりインクリメントしたアドレスに順次合成し
たデータを記憶させる。
〔実施例〕
以下図面にもとづいて本発明の一実施例を説明する。
第1図は本発明にかかる情報処理装置の構成図で、図に
おいて、2は中央処理部、3は中央処理部から送られて
くるデータを所定のアドレスに記憶するメモリ、4は中
央処理装置2及びメモリ3に相互に接続されている端末
を制御する端末制御部、5は中央処理装置2、メモリ3
、端末制御部4を相互に連結しているバス、6しはバス
5内のアドレスライン、7はバス5内のデータライン、
8はバス5内のコントロールライン、9はバス5を制御
するバス制御部である。
また、第2図はこの発明の情報処理の方式を示す図で、
図において、6aはアドレスライン、7はデータライン
、8のコントロールラインは10のアドレスストローブ
、11のデータストローブ。
12の連続転送モードよりなる。20は先頭アドレス、
30〜35は転送されるデータである。
13はデータまたはアドレスを1回転送するのに必要な
アクセスタイムである。
また第3図はバス制御部の構成図で図において、14は
メモリ内の連続したアドレスにデータを順次記憶させる
場合を連続転送モード12により検出するバス切換制御
部、15は連続するアドレスの先頭アドレスが送られて
来た場合、この先頭アドレスをラッチしておき、アドレ
スラインを介してデータが送られて来たとき上記ラッチ
したアドレスをインクリメントして次のアドレスを出力
するアドレスラッチカウンタ、16はデータをアドレス
ラインまたはデータラインに切り換えて出力するためバ
スを切換えるバス切換部、17は上記バス切換部16に
よるバスの切換えに従ってデータを振り分け、アドレス
ライン及びデータラインを介して送られてくるデータを
合成するデータ振分は合成部である。
次に、中央処理部2がメモリ3にデータを転送する場合
を例にとって本発明の処理方式を第27図。
第3図にもとづいて説明する。
中央処理部2は、アドレスライン6aに、転送される情
報を格納する領域の先頭アドレスであるアドレス1(2
0)を送出する。このとき、中央処理部2側のバス切換
部16はアドレス1(20)をアドレスライン6aに送
出する。メモリ3側のバス切[l516は、このアドレ
スをアドレスストローブ10の立下りにより取込み、ア
ドレスラッチカウンタ15に格納する。
アドレスストローブ10の立上り時に、中央処理部2.
メモリ3双方のバス切換部16は、バス切換判定部14
の指示によりアドレスライン6aをデータ振分は合成部
I7に接続する。
続いて、中央処理部2はデータを出力する。データ振分
は合成部17は、データを2個受取ると最初のデータを
バス切換部16を経由してアドレスライン6aへ、2番
目のデータをデータライン7に送出する。メモリ3側で
は、データストローブ11の立下りにより、このデータ
を取込み、アドレスライン6a上の最初のデータは、バ
ス切換部16.データ振分は合成部17を経由して、ア
ドレスラッチカウンタ15の出力するアドレスに格納す
る。この間、データライン7上の2番目のデータは、デ
ータ振分は合成部17に一時保存される。最初のデータ
の格納が終わると、アドレスラッチカウンタ15は保持
しているアドレスをインクリメントして出力するので、
データ振分は合成部17に保有されていた、2番目のデ
ータを、インクリメントされたアドレスに格納する。
ここまでの動作が、1回のバスサイクル内に完了するの
で、バス上でみると、1回のバスサイクルで2個のデー
タが転送されたことになる。
転送の終了は、データストローブ11の立下り時に、バ
ス切換判定部14か連続転送モード12の状態を見るこ
とによって判定する。この時、連続転送モード12が出
力されていれば、引続きデータの転送が行なわれる。連
続転送モード12が出力されていなければ転送は終了と
なり、双方のバス切換部16は、バス切換判定部14の
指示によりアドレスライン6aを、データ振分は合成部
17から切離す。これで、最初の状態にもどったことに
なり、次の転送は新しいアドレスから始められる。この
ようにアドレスライン6aはアドレスデータ兼用ライン
として作用することになる。
次に第2図と第5図でデータの転送効率を比較してみる
アクセスタイム13が同じとして、データを1個だけ転
送する場合を考えると、第2図では、アクセスタイム1
3が2回必要であるのに対し、第5図では1回ですむ。
しかし、データが2個の場合は、どちらもアクセスタイ
ム13は2回となり、データの数が4個以上の場合は、
第2図の方式の方がアクセスタイム13の数が少なくて
すむ。
第2図と第5図には、アクセスタイム13の数が同一の
場合(どちらも4回)が図示されているが、この時転送
できるデータの個数は、第2図で6flI、第5図で4
個となる。以上の仕較から明らかなように、この発明の
方式は連続するアドレスのデータを続けて転送するほど
転送効率が高くなる。
なお、上記実施例では、転送の連続、終了を判定するた
め、コントロールライン8に連続転送モード12を追加
しているが、転送されるデータの個数をあらかじめ固定
としておけば、連続転送モード12を追加することなく
同様の効果を得ることがができる。
この場合、バス切換判定部14は、転送開始後データス
トローブ11の個数をカウントして、所定の個数になっ
た時点で転送の終了を判定し、バスの切換動作を指示す
る。
〔発明の効果〕
以上説明したように、この発明はバス切換部と、バス切
換判定部と、データ振分は合成部と、アドレスラッチカ
ウンタとを設け、連続したアドレスに順次データを記憶
する場合、先頭アドレスのみアドレスラインを介して送
出し、その後データをアドレスライン及びデータライン
にデータ振分は合成部によって振り分けて送出し、振り
分けて送出したデータをデータ振分は合成部で合成し、
アドレスラッチカウンタによりインクリメントシたアド
レスに順次合成したデータを記憶させるようにしたので
、連続したアドレスに格納されるデータを転送するとき
に、データ転送効率を向上させる効果がある。
【図面の簡単な説明】
第1図はこの発明に用いられる情報処理装置の構成図、
第2図はこの発明にかかる情報処理方式の処理手順を示
すタイミングチャート、第3図は第1図におけるバス制
御部の構成図、第4図は従来の情報処理装置の構成図、
第5図は従来の情報処理方式の処理手順を示すタイミン
グチャートである。 1は情報処理装置、2は中央処理部、3はメモリ、4は
端末制御部、5はバス、6a、6bはアドレスライン、
7はデータライン、8はコントロールライン、9はバス
制御部、10はアドレスストローブ、11はデータスト
ローブ、12は連続転送モード、13はアクセスタイム
、14はバス切換判定部、15はアドレスラッチカウン
タ、16はバス切換部、17はデータ振分は合成部、2
0〜23はアドレス、30〜35はデータ。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人  大  岩  増  雄(はが2名)手続補正
書(自発) 昭和  年  月  日 2、発明の名称 情報処理方式 3、補正をする者 代表者志岐守哉 4、代理人 5、補正の対象 発明の詳細な説明の欄。 6、補正の内容 (1,1明細書第4頁第11行目「なされて」とあるの
を「なされた」と補正する。 (2)同書第5頁第9行目、第8頁第11行目「アドレ
スライン」とあるのを「アドレスライン及びデータライ
ン」と補正する。 (3)同書第7頁第13行目「6b」とあるのを「6a
」と補正する。 以上

Claims (1)

    【特許請求の範囲】
  1. 中央処理装置から出力されるデータをアドレスラインま
    たはデータラインに切り換えて出力するため、バスを切
    換えるバス切換部と、メモリ内の連続したアドレスに上
    記データを順次記憶させる場合を検出して上記バス切換
    部の切換えを制御するバス切換判定部と、上記バス切換
    部によるバスの切換えに従ってデータを振り分け、アド
    レスライン及びデータラインを介して送られてくるデー
    タを合成するデータ振分け合成部と、上記アドレスライ
    ンを介して上記連続するアドレスの先頭アドレスが送ら
    れて来た場合この先頭アドレスをラッチしておき、アド
    レスラインを介してデータが送られて来たとき上記ラッ
    チしたアドレスをインクリメントして次のアドレスを出
    力するアドレスラッチカウンタとを備え、連続したアド
    レスに順次データを記憶する場合、先頭アドレスのみア
    ドレスラインを介して送出し、その後データをアドレス
    ライン及びデータラインにデータ振分け合成部によって
    振り分けて送出し、振り分けて送出したデータをデータ
    振分け合成部で合成し、上記アドレスラッチカウンタに
    よりインクリメントしたアドレスに順次合成したデータ
    を記憶させるようにしたことを特徴とする情報処理方式
JP7483586A 1986-04-01 1986-04-01 情報処理方式 Pending JPS62231365A (ja)

Priority Applications (1)

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JP7483586A JPS62231365A (ja) 1986-04-01 1986-04-01 情報処理方式

Applications Claiming Priority (1)

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JP7483586A JPS62231365A (ja) 1986-04-01 1986-04-01 情報処理方式

Publications (1)

Publication Number Publication Date
JPS62231365A true JPS62231365A (ja) 1987-10-09

Family

ID=13558790

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Application Number Title Priority Date Filing Date
JP7483586A Pending JPS62231365A (ja) 1986-04-01 1986-04-01 情報処理方式

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JP (1) JPS62231365A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0212358A (ja) * 1988-06-29 1990-01-17 Nec Corp データ転送方式
JPH0276054A (ja) * 1988-09-13 1990-03-15 Mitsubishi Electric Corp バス制御方法
JP2009528597A (ja) * 2006-02-24 2009-08-06 クゥアルコム・インコーポレイテッド バスのアドレスチャネル上における協調的書き込み
US8108563B2 (en) 2006-02-24 2012-01-31 Qualcomm Incorporated Auxiliary writes over address channel

Cited By (7)

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JP2009528597A (ja) * 2006-02-24 2009-08-06 クゥアルコム・インコーポレイテッド バスのアドレスチャネル上における協調的書き込み
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US8107492B2 (en) 2006-02-24 2012-01-31 Qualcomm Incorporated Cooperative writes over the address channel of a bus
US8521914B2 (en) 2006-02-24 2013-08-27 Qualcomm Incorporated Auxiliary writes over address channel
US8675679B2 (en) 2006-02-24 2014-03-18 Qualcomm Incorporated Cooperative writes over the address channel of a bus

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