JPS589461B2 - マルチプロセッサ・システム - Google Patents
マルチプロセッサ・システムInfo
- Publication number
- JPS589461B2 JPS589461B2 JP53158036A JP15803678A JPS589461B2 JP S589461 B2 JPS589461 B2 JP S589461B2 JP 53158036 A JP53158036 A JP 53158036A JP 15803678 A JP15803678 A JP 15803678A JP S589461 B2 JPS589461 B2 JP S589461B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- memory device
- shared memory
- microprocessor
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Information Transfer Systems (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明は、２台のプロセッサと、これら２台のプロセッ
サによって共有される共有メモリ装置とを有するマルチ
プロセッサ・システムであって、上記２台のプロセッサ
が互に何んらの影響を与えることなしに上記の共有メモ
リ装置をアクセスできるようになったマルチプロセッサ
・システムに関するものである。
サによって共有される共有メモリ装置とを有するマルチ
プロセッサ・システムであって、上記２台のプロセッサ
が互に何んらの影響を与えることなしに上記の共有メモ
リ装置をアクセスできるようになったマルチプロセッサ
・システムに関するものである。
従来のＰＯＳターミナル等においては１台のプロセッサ
がシステム全体を管理していたが、ＰＯＳターミナルの
構成が大きくなると、プロセッサの負荷が増大し、１台
のプロセッサではシステム全体を管理できなくなって来
た。
がシステム全体を管理していたが、ＰＯＳターミナルの
構成が大きくなると、プロセッサの負荷が増大し、１台
のプロセッサではシステム全体を管理できなくなって来
た。
このような状況に対処すると共にシステム全体の構成お
よび制御を簡単化するために、 （イ）Ｉ／Ｏ装置の制御を他のプロセッサに受持たせる
こと、 （ロ）従来Ｉ／Ｏ装置側に設置されていたキャラクタ発
生器などを、主プロセッサがアクセス出来るメモリ上に
構成すること、 が提案されている。
よび制御を簡単化するために、 （イ）Ｉ／Ｏ装置の制御を他のプロセッサに受持たせる
こと、 （ロ）従来Ｉ／Ｏ装置側に設置されていたキャラクタ発
生器などを、主プロセッサがアクセス出来るメモリ上に
構成すること、 が提案されている。
このような２台のプロセッサでメモリ装置を共有するマ
ルチプロセッサ・システムは従来より公知であるが、従
来のマルチプロセッサ・システムでは、１台のプロセッ
サが共有メモリ装置をアクセスしようとする場合、他の
プロセッサの状態に影響され、メモリ・アクセスが待た
れることがあり、個々のプロセッサの処理能力を最大限
に発揮できないという欠点が存在する。
ルチプロセッサ・システムは従来より公知であるが、従
来のマルチプロセッサ・システムでは、１台のプロセッ
サが共有メモリ装置をアクセスしようとする場合、他の
プロセッサの状態に影響され、メモリ・アクセスが待た
れることがあり、個々のプロセッサの処理能力を最大限
に発揮できないという欠点が存在する。
本発明は、上記の欠点を除去するものであって、２台の
プロセッサと、これら２台のプロセッサによって共有さ
れる共有メモリ装置とを有するマルチプロセッサ・シス
テムにおいて、各プロセッサは互に何等の影響を与える
ことなく共有メモリ装置をアクセスすることが出来、こ
れにより個々のプロセッサの処理能力を最大限に発揮で
きるようになったマルチプロセッサ・システムを提供す
ることを目的としている。
プロセッサと、これら２台のプロセッサによって共有さ
れる共有メモリ装置とを有するマルチプロセッサ・シス
テムにおいて、各プロセッサは互に何等の影響を与える
ことなく共有メモリ装置をアクセスすることが出来、こ
れにより個々のプロセッサの処理能力を最大限に発揮で
きるようになったマルチプロセッサ・システムを提供す
ることを目的としている。
そしてそのため、本発明のマルチプロセッサ・システム
は、非重複の２相クロツクφ１，φ２を使用すると共に
、クロツクφ２が所定論理値であるときにメモリ装置と
の間のデータ転送を行う２台のプロセッサと、上記２台
のプロセッサによって共有される共有メモリ装置とを備
えるマルチプロセッサ・システムにおいて、上記１方の
プロセッサのクロツクφ１と他方のプロセッサのクロツ
クφ２とを同期させ、■方のプロセッサのクロツクφ２
と他方のプロセッサのクロツクφ１とを同期させるよう
に構成すると共に、プロセッサが上記共有メモリ装置を
アクセスする場合、少なくとも当該プロセッサのクロツ
クφ２が所定論理値である期間、当該プロセッサを上記
共有メモリ装置に接続し他のプロセッサを上記共有メモ
リ装置から切り離すバス接続制御装置を設置したことを
特徴とするものである。
は、非重複の２相クロツクφ１，φ２を使用すると共に
、クロツクφ２が所定論理値であるときにメモリ装置と
の間のデータ転送を行う２台のプロセッサと、上記２台
のプロセッサによって共有される共有メモリ装置とを備
えるマルチプロセッサ・システムにおいて、上記１方の
プロセッサのクロツクφ１と他方のプロセッサのクロツ
クφ２とを同期させ、■方のプロセッサのクロツクφ２
と他方のプロセッサのクロツクφ１とを同期させるよう
に構成すると共に、プロセッサが上記共有メモリ装置を
アクセスする場合、少なくとも当該プロセッサのクロツ
クφ２が所定論理値である期間、当該プロセッサを上記
共有メモリ装置に接続し他のプロセッサを上記共有メモ
リ装置から切り離すバス接続制御装置を設置したことを
特徴とするものである。
以下、本発明を図面を参照しつつ説明する。
第１図は本発明の１実施例のブ冶ツク図、第２図はその
動作を説明するタイミング・チャートである。
動作を説明するタイミング・チャートである。
第１図において、１はクロツク・ジエネレータ、２はマ
スク側マイクロプロセッサ、３はスレイブ側マイクロプ
ロセッサ、４と５はバツファ、６はＤＭＡ制御部、７は
共有メモリ装置、８はＤＭＡ要求信号線装置をそれぞれ
示している。
スク側マイクロプロセッサ、３はスレイブ側マイクロプ
ロセッサ、４と５はバツファ、６はＤＭＡ制御部、７は
共有メモリ装置、８はＤＭＡ要求信号線装置をそれぞれ
示している。
クロツク・ジエネレータ１は、非重複の２相クロツクを
発生するものである。
発生するものである。
例えば、マスク側マイクロプロセッサ２はシステム全体
を管理するものであり、スレイブ側マイクロプロセッサ
３はＩ／Ｏ装置制御用のものである。
を管理するものであり、スレイブ側マイクロプロセッサ
３はＩ／Ｏ装置制御用のものである。
マスク側プロセッサ２とスレイブ側プロセッサ３は、同
一形式のものであり、これらのプロセッサとしては、例
えばＭＢ６８００（富士通）、ＨＤ４６８００（日立）
、ＭＣ６８００（モトローラ）などを用いることが出来
る。
一形式のものであり、これらのプロセッサとしては、例
えばＭＢ６８００（富士通）、ＨＤ４６８００（日立）
、ＭＣ６８００（モトローラ）などを用いることが出来
る。
マスク側のプロセッサ２およびスレイブ側プロセツザ３
は、非重複のクロツクφ１，φ２を用いるものである。
は、非重複のクロツクφ１，φ２を用いるものである。
クロツク・ジエネレータ１の１方のクロツクはマスク側
プロセッサ２の第１相ク田ノク端子およびスレイブ側プ
ロセッサの第２相クロツク端子に供給され、クロツク・
ジエネレータ１の他方のクロツクはマスク側プロセッサ
２の第２相クロツク端子およびスレイブ側プロセッサ３
の第１相クロツク端子に供給される。
プロセッサ２の第１相ク田ノク端子およびスレイブ側プ
ロセッサの第２相クロツク端子に供給され、クロツク・
ジエネレータ１の他方のクロツクはマスク側プロセッサ
２の第２相クロツク端子およびスレイブ側プロセッサ３
の第１相クロツク端子に供給される。
ＭＢ６８００等のマイクロプロセッサにおいては、メモ
リ・アクセスは次のようにして行われる。
リ・アクセスは次のようにして行われる。
クロツクφ１が高レベルである期間中にマイクロプロセ
ッサはアドレス情報、Ｒ／Ｗ情報、アドレス有効信号な
どの送出を開始し、一クロツク・サイクルが終了するま
で、これらの情報を保持する。
ッサはアドレス情報、Ｒ／Ｗ情報、アドレス有効信号な
どの送出を開始し、一クロツク・サイクルが終了するま
で、これらの情報を保持する。
そして、クロツクφ２が高レベルの期間中に、マイクロ
プロセッサはデータの取込み又は送出を行い、メモリ装
置はデータの読取り又は書込みを行う。
プロセッサはデータの取込み又は送出を行い、メモリ装
置はデータの読取り又は書込みを行う。
ＤＭＡ制御部６はクロツク・ジエネレー タの２相クロ
ツクを受取り、マスク側マイクロプロセッサ２のクロツ
クφ２が高レベルのとき高レベルのＤＭＡ制御信号Ｇを
出力し、スレイブ側マイクロプロセッサのクロツクφ２
が高レベルのとき高レベルのＤＭＡ制御信号Ｇを出力す
る。
ツクを受取り、マスク側マイクロプロセッサ２のクロツ
クφ２が高レベルのとき高レベルのＤＭＡ制御信号Ｇを
出力し、スレイブ側マイクロプロセッサのクロツクφ２
が高レベルのとき高レベルのＤＭＡ制御信号Ｇを出力す
る。
上述の説明では常時ＤＭＡ制御信号Ｇと百を交互に出力
するものとしているが、この代りに常時はＤＭＡ制御信
号Ｇを出力し、点線で示したＤＭＡ要求信号線８上にＤ
ＭＡ要求信号が存在する場合のみＤＭＡ制御信号Ｇと百
を交互に出力するように、ＤＭＡ制御部６を構成しても
良い。
するものとしているが、この代りに常時はＤＭＡ制御信
号Ｇを出力し、点線で示したＤＭＡ要求信号線８上にＤ
ＭＡ要求信号が存在する場合のみＤＭＡ制御信号Ｇと百
を交互に出力するように、ＤＭＡ制御部６を構成しても
良い。
バツファ４は、ＤＭＡ制御信号Ｇが高レベルであること
を条件として、マスク側マイクロプロセッサ２を共有メ
モリ装置に接続するものである。
を条件として、マスク側マイクロプロセッサ２を共有メ
モリ装置に接続するものである。
同様に、バツファ５は、ＤＭＡ制御信号百が高レベルで
ある期間のみ、スレイブ側マイクロプロセッサ３を共有
メモリ装置７に接続する。
ある期間のみ、スレイブ側マイクロプロセッサ３を共有
メモリ装置７に接続する。
第２図は第１図のシステムの動作を説明するタイミング
・チャートである。
・チャートである。
第２図から明らかなように、マスク側マイクロプロセッ
サ２のクロツクφ１とスレイブ側マイクロプロセッサ３
のクロツクφ１とは位相が１８０°ずれており、マスク
側マイクロプロセッサ２のクロツクφ２とスレイブ側マ
イクロプロセッサ３のクロツクφ２とは位相が１８０゜
ずれている。
サ２のクロツクφ１とスレイブ側マイクロプロセッサ３
のクロツクφ１とは位相が１８０°ずれており、マスク
側マイクロプロセッサ２のクロツクφ２とスレイブ側マ
イクロプロセッサ３のクロツクφ２とは位相が１８０゜
ずれている。
また、ＤＭＡ制御信号Ｇは、マスク側プロセッサ２のク
ロツクφ２が高レベルのときは高レベルとなり、マスク
側マイクロプロセッサ２のクロツクφ２が低レベルのと
きは低レベルとなっている。
ロツクφ２が高レベルのときは高レベルとなり、マスク
側マイクロプロセッサ２のクロツクφ２が低レベルのと
きは低レベルとなっている。
即ち、マスク側のクロツクφ２が高レベルの期間はマス
ク側マイクロプロセッサ２が共有メモリ装置７に接続さ
れ、スレイブ側のクロツクφ２が高レベルの期間は、ス
レイブ側マイクロプロセッサ３が共有メモリ装置７に接
続される。
ク側マイクロプロセッサ２が共有メモリ装置７に接続さ
れ、スレイブ側のクロツクφ２が高レベルの期間は、ス
レイブ側マイクロプロセッサ３が共有メモリ装置７に接
続される。
マスク側プロセッサ２が例えばリード・アクセスを実行
する場合、クロツクφ１が高レベルである期間中にアド
レス情報リード要求信号およびアドレス有効信号などの
送出が開始されるが、バツファ４によって共有メモリ装
置７とのバスが切離されているので、上記の情報は共有
メモリ装置７へ通知されない。
する場合、クロツクφ１が高レベルである期間中にアド
レス情報リード要求信号およびアドレス有効信号などの
送出が開始されるが、バツファ４によって共有メモリ装
置７とのバスが切離されているので、上記の情報は共有
メモリ装置７へ通知されない。
マスク側プロセッサ２のクロツクφ２が高レベルとなる
と、マスク側マイクロプロセッサ２が共有メモリ装置に
接続され、共有メモリ装置７から読出されたデータがマ
スク側マイクロプロセッサ２に取込まれる。
と、マスク側マイクロプロセッサ２が共有メモリ装置に
接続され、共有メモリ装置７から読出されたデータがマ
スク側マイクロプロセッサ２に取込まれる。
スレイブ側マイクロプロセッサ３が共有メモリ装置７を
リード・アクセスしようとする場合、スレイブ側マイク
ロプロセッサ３のクロツクφ１が高レベルである期間中
に、アドレス情報、リード要求およびアドレス有効信号
がスレイブ側マイクロプロセッサ３がら送出されるが、
スレイブ側マイクロプロセッサ３のクロツクφ２が高レ
ベルのとき、バツファ５はスレイブ側マイクロプロセッ
サ３と共有メモリ装置７間のバスを切離すので、マスク
側マイクロプロセッサ２と共有メモリ装置との間のデー
タ転送に例等の悪影響を与えることはない。
リード・アクセスしようとする場合、スレイブ側マイク
ロプロセッサ３のクロツクφ１が高レベルである期間中
に、アドレス情報、リード要求およびアドレス有効信号
がスレイブ側マイクロプロセッサ３がら送出されるが、
スレイブ側マイクロプロセッサ３のクロツクφ２が高レ
ベルのとき、バツファ５はスレイブ側マイクロプロセッ
サ３と共有メモリ装置７間のバスを切離すので、マスク
側マイクロプロセッサ２と共有メモリ装置との間のデー
タ転送に例等の悪影響を与えることはない。
スレイブ側マイクロプロセッサ３のクロツクφ２が高レ
ベル期間中、スレイブ側マイクロプロセッサ３と共有メ
モリ装置７との間でデータ転送が行われるが、このデー
タ転送もマスク側マイクロプロセッサ２の状態によって
影響されない。
ベル期間中、スレイブ側マイクロプロセッサ３と共有メ
モリ装置７との間でデータ転送が行われるが、このデー
タ転送もマスク側マイクロプロセッサ２の状態によって
影響されない。
なお、マスク側マイクロプロセッサ２との間でデータ転
送を行う場合には共有メモリ装置７にマスク側マイクロ
プロセッサ２のクロツクφ２が供給され、スレイブ側マ
イクロプロセッサ３との間でデータ転送を行う場合には
共有メモリ装置７にスレイブ側マイクロプロセッサ３の
クロツクφ２が供給される。
送を行う場合には共有メモリ装置７にマスク側マイクロ
プロセッサ２のクロツクφ２が供給され、スレイブ側マ
イクロプロセッサ３との間でデータ転送を行う場合には
共有メモリ装置７にスレイブ側マイクロプロセッサ３の
クロツクφ２が供給される。
以上の説明から明らかなように、本発明によれば、非重
複の２相クロツクφ１，φ２を使用する２台のプロセッ
サと、これら２台のプロセッサによって共有される共有
メモリ装置とを備えるマルチプロセッサ・システムにお
いて、各プロセッサが互に何等影響されることなく共有
メモリ装置をアクセスすることが出来る。
複の２相クロツクφ１，φ２を使用する２台のプロセッ
サと、これら２台のプロセッサによって共有される共有
メモリ装置とを備えるマルチプロセッサ・システムにお
いて、各プロセッサが互に何等影響されることなく共有
メモリ装置をアクセスすることが出来る。
更には同一の領域をマスクとスレーブ間の情報の授受用
に割当てればすみやかな情報の授受が可能となる。
に割当てればすみやかな情報の授受が可能となる。
．図面の簡単な説明
第１図は本発明の１実施例のブロック図、第２図はその
動作を説明するタイミングチャートである。
動作を説明するタイミングチャートである。
１・・・・・クロツク・ジエネレータ、２・・・・・・
マスタ側マイクロプロセッサ、３・・・・・・スレイブ
側マイクロプロセッサ、４と５・・・・・・バツファ、
６・・・・・・ＤＭＡ制御部、７・・・・・・共有メモ
リ装置、８・・・・・・ＤＭＡ要求信号線装置。
マスタ側マイクロプロセッサ、３・・・・・・スレイブ
側マイクロプロセッサ、４と５・・・・・・バツファ、
６・・・・・・ＤＭＡ制御部、７・・・・・・共有メモ
リ装置、８・・・・・・ＤＭＡ要求信号線装置。
Claims (1)
- １ 非重複の２相クロツクを使用すると共に、一方のク
ロックが所定論理値であるときにメモリ装置との間でデ
ータ転送を行う２台のプロセッサと、上記２台のプロセ
ッサによって共有される共有メモリ装置とを備えるマル
チプロセッサ・システムであって、上記１方のプロセッ
サの各クロツクと他方のプロセッサの各クロツクとの位
相を１８０゜異ならせるように構成すると共に、プロセ
ッサが上記共有メモリ装置をアクセスする場合、少なく
とも当該各プロセッサの一方のクロツクが所定論理値で
ある期間、当該プロセッサを上記共有メモリ装置に接続
し他のプロセッサを上記共有メモリ装置から切り離すバ
ス接続制御装置を設置したことを特徴とするマルチプロ
セッサ・システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53158036A JPS589461B2 (ja) | 1978-12-18 | 1978-12-18 | マルチプロセッサ・システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53158036A JPS589461B2 (ja) | 1978-12-18 | 1978-12-18 | マルチプロセッサ・システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5582366A JPS5582366A (en) | 1980-06-21 |
| JPS589461B2 true JPS589461B2 (ja) | 1983-02-21 |
Family
ID=15662864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53158036A Expired JPS589461B2 (ja) | 1978-12-18 | 1978-12-18 | マルチプロセッサ・システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS589461B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59292A (ja) * | 1982-06-23 | 1984-01-05 | Fujitsu Ltd | 加入者回路情報用メモリアクセス方式 |
| JPS5962966A (ja) * | 1982-09-30 | 1984-04-10 | Shin Meiwa Ind Co Ltd | Ｃｐｕ間のデ−タ転送回路 |
| JPS59198045A (ja) * | 1983-04-25 | 1984-11-09 | Toyota Motor Corp | 信号の多重伝送装置 |
| JPS61177564A (ja) * | 1985-02-01 | 1986-08-09 | Neoroogu Denshi Kk | 共有記憶装置 |
| JPS61184658A (ja) * | 1985-02-12 | 1986-08-18 | Fujitsu Ten Ltd | 分散制御方式 |
| JPS61237150A (ja) * | 1985-04-15 | 1986-10-22 | Hitachi Ltd | 入出力演算のデータ処理方式 |
| US5010476A (en) * | 1986-06-20 | 1991-04-23 | International Business Machines Corporation | Time multiplexed system for tightly coupling pipelined processors to separate shared instruction and data storage units |
| JPS6376048A (ja) * | 1986-09-19 | 1988-04-06 | Fujitsu Ltd | 入出力制御装置 |
| JPH0816530A (ja) * | 1994-07-04 | 1996-01-19 | Kurieiteibu Design:Kk | コプロセサシステムおよび補助演算機能付外部メモリ装置 |
| CN103412848B (zh) * | 2013-05-11 | 2016-05-25 | 中国科学技术大学 | 一种四核处理器系统共享单一程序存储器的方法 |
-
1978
- 1978-12-18 JP JP53158036A patent/JPS589461B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5582366A (en) | 1980-06-21 |
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