JP2624388B2 - Dma装置 - Google Patents
Dma装置Info
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- JP2624388B2 JP2624388B2 JP3093887A JP9388791A JP2624388B2 JP 2624388 B2 JP2624388 B2 JP 2624388B2 JP 3093887 A JP3093887 A JP 3093887A JP 9388791 A JP9388791 A JP 9388791A JP 2624388 B2 JP2624388 B2 JP 2624388B2
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- dma
- bus
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Description
【0001】
【産業上の利用分野】本発明はマイクロプロセッサ、複
数のメモリ装置を含む装置におけるメモリ間のハードウ
ェアによるデータ転送装置であるDMA転送装置に関す
るものである。
数のメモリ装置を含む装置におけるメモリ間のハードウ
ェアによるデータ転送装置であるDMA転送装置に関す
るものである。
【0002】
【従来の技術】図3は従来のDMA装置を示すものであ
る。図3において、1はマイクロプロセッサで、2はD
MAコントローラ、3はメモリ装置A、4はメモリ装置
B、5はアドレスバス、6はデータバスである。
る。図3において、1はマイクロプロセッサで、2はD
MAコントローラ、3はメモリ装置A、4はメモリ装置
B、5はアドレスバス、6はデータバスである。
【0003】以上のように構成された従来のDMA装置
について、以下その動作を説明する。
について、以下その動作を説明する。
【0004】メモリ装置Aのデータをメモリ装置BにD
MA転送する場合を考える。初期設定として、ソースデ
ータであるメモリ装置Aのソースアドレスと、受け側の
メモリ装置Bのディスティネーションアドレスの指定を
行なう。次に、DMA要求信号(以下、DMAREQと
いう)が、DMAコントローラに入力される。マイクロ
プロセッサからはマイクロプロセッサがアドレスバス5
とデータバス6の両方とも使わないタイミングでバスが
あいていることを示すバス未使用信号であるBUSFR
EE信号が出力される。DMAREQが入力された後の
1回目のBUSFREE信号の期間に、メモリ装置Aで
ある3のデータが、データバス6を用いて、DMAコン
トローラ2へ転送される。次に、2回目のBUSFRE
E信号の期間に、DMAコントローラ2へ転送された前
記データが、データバス6を用いて、メモリ装置Bであ
る4へ転送される。つまり、BUSFREE信号2サイ
クルで、メモリ装置Aで3のデータがメモリ装置Bであ
る4へ、マイクロプロセッサを介することなく直接転送
することができる。このとき、最初のサイクル(メモリ
装置Aである3からDMAコントローラへの転送サイク
ル)をリードサイクルと呼び、2回目のサイクル(DM
Aコントローラからメモリ装置Bである4への転送サイ
クル)をライトサイクルと呼ぶことにする。図4に、従
来のDMA装置のタイミングチャートを示す。図4で、
μPはマイクロプロセッサの略である。
MA転送する場合を考える。初期設定として、ソースデ
ータであるメモリ装置Aのソースアドレスと、受け側の
メモリ装置Bのディスティネーションアドレスの指定を
行なう。次に、DMA要求信号(以下、DMAREQと
いう)が、DMAコントローラに入力される。マイクロ
プロセッサからはマイクロプロセッサがアドレスバス5
とデータバス6の両方とも使わないタイミングでバスが
あいていることを示すバス未使用信号であるBUSFR
EE信号が出力される。DMAREQが入力された後の
1回目のBUSFREE信号の期間に、メモリ装置Aで
ある3のデータが、データバス6を用いて、DMAコン
トローラ2へ転送される。次に、2回目のBUSFRE
E信号の期間に、DMAコントローラ2へ転送された前
記データが、データバス6を用いて、メモリ装置Bであ
る4へ転送される。つまり、BUSFREE信号2サイ
クルで、メモリ装置Aで3のデータがメモリ装置Bであ
る4へ、マイクロプロセッサを介することなく直接転送
することができる。このとき、最初のサイクル(メモリ
装置Aである3からDMAコントローラへの転送サイク
ル)をリードサイクルと呼び、2回目のサイクル(DM
Aコントローラからメモリ装置Bである4への転送サイ
クル)をライトサイクルと呼ぶことにする。図4に、従
来のDMA装置のタイミングチャートを示す。図4で、
μPはマイクロプロセッサの略である。
【0005】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、マイクロプロセッサからのBUSFRE
E信号を一方的に待つだけであったので、決められた時
間内に必ずデータ転送されることが保証できないという
問題点を有していた。
来の構成では、マイクロプロセッサからのBUSFRE
E信号を一方的に待つだけであったので、決められた時
間内に必ずデータ転送されることが保証できないという
問題点を有していた。
【0006】本発明は上記従来の問題点を解決するもの
で、決められた時間内に必ずデータ転送されることが保
証できるDMA装置を提供することを目的とする。
で、決められた時間内に必ずデータ転送されることが保
証できるDMA装置を提供することを目的とする。
【0007】
【課題を解決するための手段】この目的を達成するため
に本発明のDMA装置は、マイクロプロセッサと複数の
メモリ装置と、前記マイクロプロセッサがアドレスバス
とデータバスを使用しないタイミングに前記メモリ間の
データ転送を前記データバスを用いて行なわせるDMA
コントローラと、DMA転送を監視する監視用タイマか
ら構成されている。
に本発明のDMA装置は、マイクロプロセッサと複数の
メモリ装置と、前記マイクロプロセッサがアドレスバス
とデータバスを使用しないタイミングに前記メモリ間の
データ転送を前記データバスを用いて行なわせるDMA
コントローラと、DMA転送を監視する監視用タイマか
ら構成されている。
【0008】
【作用】このようにすれば、DMA監視用タイマの値を
設定することにより、決められた時間以上バスがフリー
でない場合マイクロプロセッサにバスをフリーにするよ
うに要求することで決められた時間内に必ずデータ転送
されることが保証できる。
設定することにより、決められた時間以上バスがフリー
でない場合マイクロプロセッサにバスをフリーにするよ
うに要求することで決められた時間内に必ずデータ転送
されることが保証できる。
【0009】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。図1は本発明の一実施例におけるD
MA装置のブロック図、図2はその動作波形図である。
しながら説明する。図1は本発明の一実施例におけるD
MA装置のブロック図、図2はその動作波形図である。
【0010】図1において、1はマイクロプロセッサ、
2はDMAコントローラ、3はメモリ装置A、4はメモ
リ装置B、5はアドレスバス、6はデータバス、7はD
MA監視用タイマ、8はアンドゲートである。
2はDMAコントローラ、3はメモリ装置A、4はメモ
リ装置B、5はアドレスバス、6はデータバス、7はD
MA監視用タイマ、8はアンドゲートである。
【0011】以上のように構成されたDMA装置につい
て、以下その動作を説明する。まず、メモリ装置Aのソ
ースアドレスとメモリ装置Bのディスティネーションア
ドレスの指定及びDMA監視用タイマの初期設定を行な
う。DMAREQがDMAコントローラ2に入力され
る。DMA転送中であることを示す信号DMABUSY
がアンドゲート8へ入力される。アンドゲート8でマイ
クロプロセッサのシステムクロックのDMA監視用タイ
マ7への入力をDMABUSY信号で許可する。マイク
ロプロセッサがアドレスバス又はデータバスを使ってい
るタイミングでは、BUSFREEは“L”レベルとな
り、DMA監視用タイマはリセットされない。従って、
DMA監視用タイマはシステムクロックをカウントし始
める。これ以降の動作は、DMA監視用タイマから設定
時間経過後に出力されるバス要求信号(以下、BUSR
EQ信号という)のタイミングによって以下の3通りに
分かれる。 (1) BUSREQ信号が出力される前にBUSFR
EEが2回出力された。 (2) リードサイクル後でライトサイクル前にBUS
REQ信号が出力された。 (3) リードサイクル前にBUSREQ信号が出力さ
れた。
て、以下その動作を説明する。まず、メモリ装置Aのソ
ースアドレスとメモリ装置Bのディスティネーションア
ドレスの指定及びDMA監視用タイマの初期設定を行な
う。DMAREQがDMAコントローラ2に入力され
る。DMA転送中であることを示す信号DMABUSY
がアンドゲート8へ入力される。アンドゲート8でマイ
クロプロセッサのシステムクロックのDMA監視用タイ
マ7への入力をDMABUSY信号で許可する。マイク
ロプロセッサがアドレスバス又はデータバスを使ってい
るタイミングでは、BUSFREEは“L”レベルとな
り、DMA監視用タイマはリセットされない。従って、
DMA監視用タイマはシステムクロックをカウントし始
める。これ以降の動作は、DMA監視用タイマから設定
時間経過後に出力されるバス要求信号(以下、BUSR
EQ信号という)のタイミングによって以下の3通りに
分かれる。 (1) BUSREQ信号が出力される前にBUSFR
EEが2回出力された。 (2) リードサイクル後でライトサイクル前にBUS
REQ信号が出力された。 (3) リードサイクル前にBUSREQ信号が出力さ
れた。
【0012】(1)のとき、DMA監視用タイマが出力
を出す前に、BUSFREEが2回あるので、従来例と
同様にリードサイクル、ライトサイクルともに完了し、
メモリ装置Aのデータがメモリ装置Bへ転送される。
を出す前に、BUSFREEが2回あるので、従来例と
同様にリードサイクル、ライトサイクルともに完了し、
メモリ装置Aのデータがメモリ装置Bへ転送される。
【0013】(2)のとき、リードサイクルまでは、D
MA監視用タイマは出力を出さずに実行されるが、ライ
トサイクルが実行される前に、DMA監視用タイマから
出力が出される。BUSREQ信号はマイクロプロセッ
サに入力される。この信号が入力されるとマイクロプロ
セッサはBUSFREE信号を1回のみ出力する。この
BUSFREE信号を受けて、DMAコントローラは、
DMAライトサイクルを実行する。従ってメモリ装置A
のデータがメモリ装置Bへ転送される。
MA監視用タイマは出力を出さずに実行されるが、ライ
トサイクルが実行される前に、DMA監視用タイマから
出力が出される。BUSREQ信号はマイクロプロセッ
サに入力される。この信号が入力されるとマイクロプロ
セッサはBUSFREE信号を1回のみ出力する。この
BUSFREE信号を受けて、DMAコントローラは、
DMAライトサイクルを実行する。従ってメモリ装置A
のデータがメモリ装置Bへ転送される。
【0014】(3)のとき、図2に示すように、リード
サイクル(1回目のBUSFREE)より前に、DMA
監視用タイマからBUSREQ信号が出力される。BU
SREQ信号はマイクロプロセッサに入力され、BUS
FREE信号が2回連続出力される。1回目はリードサ
イクルで、2回目はライトサイクルである。従ってメモ
リ装置Aのデータがメモリ装置Bへ転送される。
サイクル(1回目のBUSFREE)より前に、DMA
監視用タイマからBUSREQ信号が出力される。BU
SREQ信号はマイクロプロセッサに入力され、BUS
FREE信号が2回連続出力される。1回目はリードサ
イクルで、2回目はライトサイクルである。従ってメモ
リ装置Aのデータがメモリ装置Bへ転送される。
【0015】以上のように、本実施例によれば、DMA
監視用タイマを設けることにより、決められた時間内に
必ずデータ転送されることを保証することができる。
監視用タイマを設けることにより、決められた時間内に
必ずデータ転送されることを保証することができる。
【0016】
【発明の効果】本発明はDMA監視用タイマを設けるこ
とにより、決められた時間内に必ずデータ転送されるこ
とを保証でき、さらに、タイマにしたことにより決めら
れた時間を自由に設定できる優れたDMA装置を実現で
きるものである。
とにより、決められた時間内に必ずデータ転送されるこ
とを保証でき、さらに、タイマにしたことにより決めら
れた時間を自由に設定できる優れたDMA装置を実現で
きるものである。
【図1】本発明の一実施例におけるDMA装置のブロッ
ク図
ク図
【図2】同装置の動作時のタイミングチャート
【図3】従来のDMA装置のブロック図
【図4】同装置の動作時のタイミングチャート
1 マイクロプロセッサ 2 DMAコントローラ 3 メモリ装置A 4 メモリ装置B 5 アドレスバス 6 データバス 7 DMA監視タイマ 8 アンドゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 啓介 大阪府門真市大字門真1006番地 松下電 子工業株式会社内 (56)参考文献 特開 昭62−3364(JP,A)
Claims (1)
- 【請求項1】 マイクロプロセッサと複数のメモリ装置
を有し、前記マイクロプロセッサがアドレスバスとデー
タバスの両方とも使用しないタイミングに前記メモリ装
置間のデータ転送を行なう装置であって、 前記マイクロプロセッサがアドレスバスとデータバスの
両方とも使わないタイミングで前記マイクロプロセッサ
から出力されるバス未使用信号を入力とし、前記メモリ
装置間のデータ転送を前記データバスを用いて行なわせ
るDMAコントローラと、 前記データ転送を所定時間内に完了するための時間設定
が行なわれ、且つ、前記データ転送が前記設定時間内に
完了したかどうか監視するための監視用タイマを備え、 前記監視用タイマの設定時間内に前記データ転送が完了
しない場合、前記監視用タイマから前記マイクロプロセ
ッサにバス要求信号が出力され、該バス要求信号に応じ
て前記マイクロプロセッサから前記DMAコントローラ
にバス未使用信号が出力されることによって、前記DM
Aコントローラがデータ転送を実行する ことを特徴とす
るDMA装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3093887A JP2624388B2 (ja) | 1991-04-24 | 1991-04-24 | Dma装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3093887A JP2624388B2 (ja) | 1991-04-24 | 1991-04-24 | Dma装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04323755A JPH04323755A (ja) | 1992-11-12 |
JP2624388B2 true JP2624388B2 (ja) | 1997-06-25 |
Family
ID=14094994
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3093887A Expired - Fee Related JP2624388B2 (ja) | 1991-04-24 | 1991-04-24 | Dma装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2624388B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7533176B2 (en) | 2004-07-14 | 2009-05-12 | International Business Machines Corporation | Method for supporting connection establishment in an offload of network protocol processing |
US7930422B2 (en) | 2004-07-14 | 2011-04-19 | International Business Machines Corporation | Apparatus and method for supporting memory management in an offload of network protocol processing |
WO2007003984A1 (en) | 2005-06-30 | 2007-01-11 | Freescale Semiconductor, Inc. | Device and method for arbitrating between direct memory access task requests |
DE602005027003D1 (de) | 2005-06-30 | 2011-04-28 | Freescale Semiconductor Inc | Einrichtung und verfahren zur steuerung einer ausführung einer dma-task |
US20090125647A1 (en) * | 2005-06-30 | 2009-05-14 | Citibank, N.A. | Device And Method For Executing A DMA Task |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS623364A (ja) * | 1985-06-28 | 1987-01-09 | Fujitsu Ltd | バス占有制御方式 |
-
1991
- 1991-04-24 JP JP3093887A patent/JP2624388B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH04323755A (ja) | 1992-11-12 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |