JPH04102955A - 割込み制御装置 - Google Patents
割込み制御装置Info
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- JPH04102955A JPH04102955A JP22153990A JP22153990A JPH04102955A JP H04102955 A JPH04102955 A JP H04102955A JP 22153990 A JP22153990 A JP 22153990A JP 22153990 A JP22153990 A JP 22153990A JP H04102955 A JPH04102955 A JP H04102955A
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- Japan
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- interrupt
- microprocessor
- interruption
- signal
- routine address
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- Pending
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- 238000006243 chemical reaction Methods 0.000 abstract description 11
- 238000010586 diagram Methods 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000008676 import Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は割込み制御装置に関し、特にマイクロコンピュ
ータへの割込みルーチンアドレスの転送を行なう割込み
制御装置に関する。
ータへの割込みルーチンアドレスの転送を行なう割込み
制御装置に関する。
従来、この種の半導体装置は第４図に示すように、マイ
クロプロセッサ１１と割込み制御回路］によって構成さ
れ、リード（Ｒ，Ｄ ）信号］０４と、ライ１−（ＷＲ
）信号１０５と、割込み（ＩＮ′丁゛）信号１０１と、
割込みアクノリッジ（ＩＮ’ｌ”Ａ）信号１．０２と、
データパス１］。Ｏによってマイクロプロセッサ１１と
割込み制御回路］は接続されている。割込み要求信号は
通常複数本存在し、各々装置が接続されている。
クロプロセッサ１１と割込み制御回路］によって構成さ
れ、リード（Ｒ，Ｄ ）信号］０４と、ライ１−（ＷＲ
）信号１０５と、割込み（ＩＮ′丁゛）信号１０１と、
割込みアクノリッジ（ＩＮ’ｌ”Ａ）信号１．０２と、
データパス１］。Ｏによってマイクロプロセッサ１１と
割込み制御回路］は接続されている。割込み要求信号は
通常複数本存在し、各々装置が接続されている。
各装置からの割込み要求は割込み制御回路１の割込み要
求信号１０８を経由して割込み要求レジスタ４に記憶さ
れる。複数の割込み要求が発生し場合は、優先決定ロジ
ック５が割込みマスクレジスタの内容を参照して割込み
要求信号１０８の優先度を決定する。マイクロプロセッ
サ１］に対する割込み要求は、制御ロジック３を経由し
て、割込み（ＩＮＴ）信号１０１によって通知される。
求信号１０８を経由して割込み要求レジスタ４に記憶さ
れる。複数の割込み要求が発生し場合は、優先決定ロジ
ック５が割込みマスクレジスタの内容を参照して割込み
要求信号１０８の優先度を決定する。マイクロプロセッ
サ１］に対する割込み要求は、制御ロジック３を経由し
て、割込み（ＩＮＴ）信号１０１によって通知される。
マイクロプロセッサ〕１は割込み信号（Ｉ 、ＮＴ）１
０１を受は付け、割込みを受は付けてよいと判断すると
、割込みアクノリッジ（Ｉ ＮＴＡ）信号１０２を割込
み制御回路１に出力する。割込みアクノリッジ（ＩＮＴ
Ａ）信号１−０２を受は取ると、制御ロジック３から割
込みルーチンアドレス発生ロジック２に割込みルーチン
アドレス発生信号１０６が出力され、割込みルーチンア
ドレス発生回路２から最も優先度の高い割込みルーチン
アドレス１０７が内部データバス１０と、データバスバ
ッファ８を経由してデータバス１５に出力される。マイ
クロプロセッサ］１はデータバス１５より割込みルーチ
ンアドレスを取り込み割込み処理を行う。
０１を受は付け、割込みを受は付けてよいと判断すると
、割込みアクノリッジ（Ｉ ＮＴＡ）信号１０２を割込
み制御回路１に出力する。割込みアクノリッジ（ＩＮＴ
Ａ）信号１−０２を受は取ると、制御ロジック３から割
込みルーチンアドレス発生ロジック２に割込みルーチン
アドレス発生信号１０６が出力され、割込みルーチンア
ドレス発生回路２から最も優先度の高い割込みルーチン
アドレス１０７が内部データバス１０と、データバスバ
ッファ８を経由してデータバス１５に出力される。マイ
クロプロセッサ］１はデータバス１５より割込みルーチ
ンアドレスを取り込み割込み処理を行う。
第５図に割込み動作のタイミング図を示す。割込み要求
信号１０８かアクティブになり割込み要求があることを
知らせると、割込み制御回路１は割込み（ＩＮＴ）信号
１０１をアクティブにしマイクロプロセッサ１１へ出力
する。マイクロプロセッサ１１は割込み（ＩＮＴ）信号
１０１を受け、割込みアクノリッジ（ＩＮＴＡ）信号１
０２は２回パルスを発生する。割込みルーチンアドレス
は割込みアクノリッジ（Ｉ ＮＴＡ）信号１０２の２回
目のパルスに対応じてデータバス１５に出力される。
信号１０８かアクティブになり割込み要求があることを
知らせると、割込み制御回路１は割込み（ＩＮＴ）信号
１０１をアクティブにしマイクロプロセッサ１１へ出力
する。マイクロプロセッサ１１は割込み（ＩＮＴ）信号
１０１を受け、割込みアクノリッジ（ＩＮＴＡ）信号１
０２は２回パルスを発生する。割込みルーチンアドレス
は割込みアクノリッジ（Ｉ ＮＴＡ）信号１０２の２回
目のパルスに対応じてデータバス１５に出力される。
上述した従来の割込み制御装置は、割込みルーチンアド
レスの転送にデータバスを使用しているため、データバ
スが他の半導体装置により使用されているとマイクロプ
ロセッサは割込み制御回路からの割込み信号を受は付け
てもデータバスの使用が終了するまで割込みアクノリッ
ジ信号を出力することができない。このため、マイクロ
プロセッサが割込みを受は付けてから実際に割込み動作
を開始するまでに待ち時間が存在するという欠点がある
。
レスの転送にデータバスを使用しているため、データバ
スが他の半導体装置により使用されているとマイクロプ
ロセッサは割込み制御回路からの割込み信号を受は付け
てもデータバスの使用が終了するまで割込みアクノリッ
ジ信号を出力することができない。このため、マイクロ
プロセッサが割込みを受は付けてから実際に割込み動作
を開始するまでに待ち時間が存在するという欠点がある
。
本発明の目的は、データバスの使用状況に関係なく割込
みを行なうことができる割込み制御装置を提供すること
にある。
みを行なうことができる割込み制御装置を提供すること
にある。
本発明の割込み制御装置は、入力された複数の割込み要
求信号の優先度を決定してマイクロプロセッサに割込み
要求を通知する手段と、前記マイクロプロセッサからの
許可信号に応じて割込みルーチンアドレスを発生する手
段と、前記割込みルーチンアドレスをシリアル・データ
に変換する手段と、前記シリアル・データを前記マイク
ロプロセッサに出力する手段とを有することを特徴とす
る。
求信号の優先度を決定してマイクロプロセッサに割込み
要求を通知する手段と、前記マイクロプロセッサからの
許可信号に応じて割込みルーチンアドレスを発生する手
段と、前記割込みルーチンアドレスをシリアル・データ
に変換する手段と、前記シリアル・データを前記マイク
ロプロセッサに出力する手段とを有することを特徴とす
る。
次に、本発明について図面を参照して説明する。第１図
は本発明の一実施例の割込み制御装置を示すブロック図
である。第１図に示されるように、本実施例は割込み制
御回路１とマイクロプロセッサ１１によって構成され、
リード（ＲＤ）信号１０４と、ライト（ＷＲ＞信号１０
５と、割込み（ＩＮＴ）信号１０１と、割込みアクノリ
ッジ（ＩＮＴＡ＞信号１０２と、データバス１１０と、
割込みルーチンアドレス信号１０３によってマイクロプ
ロセッサ１１と割込み制御回路１は接続されている。
は本発明の一実施例の割込み制御装置を示すブロック図
である。第１図に示されるように、本実施例は割込み制
御回路１とマイクロプロセッサ１１によって構成され、
リード（ＲＤ）信号１０４と、ライト（ＷＲ＞信号１０
５と、割込み（ＩＮＴ）信号１０１と、割込みアクノリ
ッジ（ＩＮＴＡ＞信号１０２と、データバス１１０と、
割込みルーチンアドレス信号１０３によってマイクロプ
ロセッサ１１と割込み制御回路１は接続されている。
割込み制御回路１は、割込みルーチンアドレス発生ロジ
ック２と、制御ロジック３と、割込み要求レジスタ４と
、優先決定ロジック５と、割込みマスクレジスタ６と、
データ変換ロジック７と、データバスバッファ８と、リ
ード／ライトコントロールつと、割込みベクタ出力端子
１６とを、マイクロプロセッサ］１は割込み許可制御ロ
ジック１２とデータ変換ロジック１３と、割込みルーチ
ンアドレス入力端子］７を備えている。割込み要求信号
は通常複数本存在し、各々の装置が接続されている。
ック２と、制御ロジック３と、割込み要求レジスタ４と
、優先決定ロジック５と、割込みマスクレジスタ６と、
データ変換ロジック７と、データバスバッファ８と、リ
ード／ライトコントロールつと、割込みベクタ出力端子
１６とを、マイクロプロセッサ］１は割込み許可制御ロ
ジック１２とデータ変換ロジック１３と、割込みルーチ
ンアドレス入力端子］７を備えている。割込み要求信号
は通常複数本存在し、各々の装置が接続されている。
各装置からの割込み要求は割込み制御口１ｉ１８１の割
込み要求信号１０８を経由して割込み要求レジスタ４に
記憶される。複数の割込み要求が発生した場合は、優先
決定ロジック５が割込みマスクレジスタ６の内容を参照
して、割込み割込み要求信号１０８の優先度を決定する
。
込み要求信号１０８を経由して割込み要求レジスタ４に
記憶される。複数の割込み要求が発生した場合は、優先
決定ロジック５が割込みマスクレジスタ６の内容を参照
して、割込み割込み要求信号１０８の優先度を決定する
。
マイクロプロセッサ１１に対する割込み要求は制御ロジ
ック３を経由して、割込み（ＩＮＴ）信号１０］によっ
て通知される。マイクロプロセッサ１１は割込み信号（
ＩＮＴ）１０１を受は付け、割込み制御ロジック１２で
割り込みを受は付けてよいと判断すると、割込みアクノ
リッジ（■Ｎ Ｔ Ａ、 ）信号１０２を割込み制御回
路］に出力する。このとき割込み制御ロジック１２では
データバス］５の使用状況にかかわらず割込み許可の判
断を行う。
ック３を経由して、割込み（ＩＮＴ）信号１０］によっ
て通知される。マイクロプロセッサ１１は割込み信号（
ＩＮＴ）１０１を受は付け、割込み制御ロジック１２で
割り込みを受は付けてよいと判断すると、割込みアクノ
リッジ（■Ｎ Ｔ Ａ、 ）信号１０２を割込み制御回
路］に出力する。このとき割込み制御ロジック１２では
データバス］５の使用状況にかかわらず割込み許可の判
断を行う。
マイクロプロセッサ１−１からの割込みアクノリッジ（
ＩＮＴＡ、）信号１０２を受は収ると、制御ロジック３
から割込みルーチンアドレス発生ロジック２に割込みル
ーチンアドレス発生信号１０６か出力され、割込みルー
チンアドレス発生回路２から最も優先度の高い割込みル
ーチンアドレス１０７がデータ変換ロジック７に入力さ
れる。
ＩＮＴＡ、）信号１０２を受は収ると、制御ロジック３
から割込みルーチンアドレス発生ロジック２に割込みル
ーチンアドレス発生信号１０６か出力され、割込みルー
チンアドレス発生回路２から最も優先度の高い割込みル
ーチンアドレス１０７がデータ変換ロジック７に入力さ
れる。
データ変換ロジック７は、割込みルーチンアドレス１０
７をクロックに同期したシリアル・データに変換し、割
込みルーチンアドレス信号１０３を割り込みルーチンア
ドレス出力端子１６よりＣＰｕ１ｌへ出力する。マイク
ロプロセッサ］１は割り込みルーチンア１〜レス信号］
０３を割り込みルーチンアドレス入力端子］６より受は
収り、データ変換ロジック１３でパラレル・データに変
換し、内部データハスに取り込み割込み処理を行つ。
７をクロックに同期したシリアル・データに変換し、割
込みルーチンアドレス信号１０３を割り込みルーチンア
ドレス出力端子１６よりＣＰｕ１ｌへ出力する。マイク
ロプロセッサ］１は割り込みルーチンア１〜レス信号］
０３を割り込みルーチンアドレス入力端子］６より受は
収り、データ変換ロジック１３でパラレル・データに変
換し、内部データハスに取り込み割込み処理を行つ。
第３図に割込み動作のタイミンク図を示す。割込み要求
信号１０８がアクティブになり割込み要求かあることを
知らせると、割込み制御回路］は割込み（ＩＮＴ）信号
１０１をアクティブにし、マイクロプロセッサ１］へ出
力する。マイクロプロセッサ１１は割込み（ＴＮＴ）信
号１０１を受は付Ｏ゛ノ、割込みアクノリッジ（ＩＮＴ
Ａ）信号１０２は２回パルスを発生ずる。割込みルーチ
ンアドレス］０７は割込みアクノリッジ（ＩＮＴＡ）信
号１−０２の２回目のパルスに対応じてデータ変換ロジ
ック７に入力されシステムクロックに同期したシリアル
・データになりデータバス１５に出力される。
信号１０８がアクティブになり割込み要求かあることを
知らせると、割込み制御回路］は割込み（ＩＮＴ）信号
１０１をアクティブにし、マイクロプロセッサ１］へ出
力する。マイクロプロセッサ１１は割込み（ＴＮＴ）信
号１０１を受は付Ｏ゛ノ、割込みアクノリッジ（ＩＮＴ
Ａ）信号１０２は２回パルスを発生ずる。割込みルーチ
ンアドレス］０７は割込みアクノリッジ（ＩＮＴＡ）信
号１−０２の２回目のパルスに対応じてデータ変換ロジ
ック７に入力されシステムクロックに同期したシリアル
・データになりデータバス１５に出力される。
第２図は本発明の他の実施例の割込み制御装置を示すフ
ロック図である。第２図に示されるように本実施例と第
１の実施例との相違点は、割込み制御回路にパリティ発
生ロジック７を、マイクロプロセッサ１］、にパリティ
チエツクロジック１つを備えている点である。
ロック図である。第２図に示されるように本実施例と第
１の実施例との相違点は、割込み制御回路にパリティ発
生ロジック７を、マイクロプロセッサ１］、にパリティ
チエツクロジック１つを備えている点である。
本実施例においても、各装置からの割込み要求か割込み
制御回路１の割込み要求信号１０８に入力されてから、
割込みルーチンアドレス発生回路２か最も優先度の高い
割込みルーチンアドレス］０７を発生ずるまでは、第１
の実施例と同し動作である。
制御回路１の割込み要求信号１０８に入力されてから、
割込みルーチンアドレス発生回路２か最も優先度の高い
割込みルーチンアドレス］０７を発生ずるまでは、第１
の実施例と同し動作である。
割込みルーチンアドレス１０７は、パリティ発生ロジッ
ク１８によりパリティ ビットが付加され、パリティ付
割込みルーチンアドレス］０９となりデータ変換ロジッ
ク７に入力される。データ変換ロジック７はパリデイ付
割込みルーチンアドレス１０９をクロックに同期したシ
リアル データに変換し、割込みルーチンアドレス信号
１０３を割り込みルーチンアドレス出力端子１６よりマ
イクロプロセッサ１１へ出力する。
ク１８によりパリティ ビットが付加され、パリティ付
割込みルーチンアドレス］０９となりデータ変換ロジッ
ク７に入力される。データ変換ロジック７はパリデイ付
割込みルーチンアドレス１０９をクロックに同期したシ
リアル データに変換し、割込みルーチンアドレス信号
１０３を割り込みルーチンアドレス出力端子１６よりマ
イクロプロセッサ１１へ出力する。
マイクロプロセッサ１１は、割込みルーチンア１〜レス
信号１０３を割り込みルーチンアドレス出力端子１６よ
り受は取り、データ変換ロジック１３でパラレル デー
タに変換し、パリティチエツクロジック１つでデータの
パリティチエツクを行い、内部データバスに取り込み割
込み処理を行う。
信号１０３を割り込みルーチンアドレス出力端子１６よ
り受は取り、データ変換ロジック１３でパラレル デー
タに変換し、パリティチエツクロジック１つでデータの
パリティチエツクを行い、内部データバスに取り込み割
込み処理を行う。
本実施例は、割込みルーチンアドレス信号のパリティチ
エツクを行うことにより、割込みルーチンアドレス信号
の正誤の確認ができるという利点を有する。動作タイミ
ングは第１−の実施例と同しである。
エツクを行うことにより、割込みルーチンアドレス信号
の正誤の確認ができるという利点を有する。動作タイミ
ングは第１−の実施例と同しである。
以−Ｆ説明したように、本発明の割込み制御装置は、割
込み制御装置内部にパラレル データをシリアル・デー
タに変換する手段と、シリアル・データをマイクロプロ
セッサに出力するための端子を有することにより、マイ
クロプロセッサと、割込み制御装置及びその他の半導体
装置とて共用しているデータバスの使用状況にかかわら
ず割り込みか行うことができるという効果がある。
込み制御装置内部にパラレル データをシリアル・デー
タに変換する手段と、シリアル・データをマイクロプロ
セッサに出力するための端子を有することにより、マイ
クロプロセッサと、割込み制御装置及びその他の半導体
装置とて共用しているデータバスの使用状況にかかわら
ず割り込みか行うことができるという効果がある。
］０
第１図は本発明の一実施例の割込み制御回路を示す図、
第２図は本発明の他の実施例の割り込み制御回路を示す
図、第３図は本発明の一実施例の動作を示すタイミング
図、第４図は従来例を示す図、第５図は従来例の動作を
示すタイミング図である。 １・・・割込み制御回路、２・・・割り込みルーチンア
ドレス発生回路、３・・・制御ロジック、４・・割込み
要求レジスタ、５・・・優先決定ロジック、６・・・割
込みマスクレジスタ、７・・データ変換ロジック、８・
・・データバスバッファ、９・・・リード／ライトコン
トロール、１０・・・内部データバス、１１・・・マイ
クロプロセッサ、１２・・・割込み許可制御ロジック、
１３・・・データ変換ロジック、１４・・・内部データ
バス、１５・・・データバス、１６・・・割込みルーチ
ンアドレス出力端子、］７・・・割込みルーチンアドレ
ス入力端子、１８・・・パリティ発生ロジック、１９・
・パリティチエツクロジック、１０１・・・割込み（■
ＮＴ）信号、１０２・・割込みアクノリッジ（ＩＮＴＡ
）信号、１０３・・・割込みルーチンアドレス信号、１
０４・・リード（ＲＤ）信号、１０５・・・ライ） （
ＷＲ）信号、１０６・・・割込みルーチンアドレス発生
信号、１０７・・・割込みルーチンアドレス、１０８・
・・割込み要求信号、１０９・・・パリティ付割込みル
ーチンアドレス。
第２図は本発明の他の実施例の割り込み制御回路を示す
図、第３図は本発明の一実施例の動作を示すタイミング
図、第４図は従来例を示す図、第５図は従来例の動作を
示すタイミング図である。 １・・・割込み制御回路、２・・・割り込みルーチンア
ドレス発生回路、３・・・制御ロジック、４・・割込み
要求レジスタ、５・・・優先決定ロジック、６・・・割
込みマスクレジスタ、７・・データ変換ロジック、８・
・・データバスバッファ、９・・・リード／ライトコン
トロール、１０・・・内部データバス、１１・・・マイ
クロプロセッサ、１２・・・割込み許可制御ロジック、
１３・・・データ変換ロジック、１４・・・内部データ
バス、１５・・・データバス、１６・・・割込みルーチ
ンアドレス出力端子、］７・・・割込みルーチンアドレ
ス入力端子、１８・・・パリティ発生ロジック、１９・
・パリティチエツクロジック、１０１・・・割込み（■
ＮＴ）信号、１０２・・割込みアクノリッジ（ＩＮＴＡ
）信号、１０３・・・割込みルーチンアドレス信号、１
０４・・リード（ＲＤ）信号、１０５・・・ライ） （
ＷＲ）信号、１０６・・・割込みルーチンアドレス発生
信号、１０７・・・割込みルーチンアドレス、１０８・
・・割込み要求信号、１０９・・・パリティ付割込みル
ーチンアドレス。
Claims (1)
- 入力された複数の割込み要求信号の優先度を決定してマ
イクロプロセッサに割込み要求を通知する手段と、前記
マイクロプロセッサからの許可信号に応じて割込みルー
チンアドレスを発生する手段と、前記割込みルーチンア
ドレスをシリアル・データに変換する手段と、前記シリ
アル・データを前記マイクロプロセッサに出力する手段
とを有することを特徴とする割込み制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22153990A JPH04102955A (ja) | 1990-08-23 | 1990-08-23 | 割込み制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22153990A JPH04102955A (ja) | 1990-08-23 | 1990-08-23 | 割込み制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04102955A true JPH04102955A (ja) | 1992-04-03 |
Family
ID=16768307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22153990A Pending JPH04102955A (ja) | 1990-08-23 | 1990-08-23 | 割込み制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04102955A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6739160B1 (en) | 1998-01-19 | 2004-05-25 | Asahi Kasei Kabushiki Kaisha | Lint-free wiper |
-
1990
- 1990-08-23 JP JP22153990A patent/JPH04102955A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6739160B1 (en) | 1998-01-19 | 2004-05-25 | Asahi Kasei Kabushiki Kaisha | Lint-free wiper |
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