JPH05197647A - 入力／出力装置及びデータ転送方法 - Google Patents

入力／出力装置及びデータ転送方法

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JPH05197647A
JPH05197647A JP4118202A JP11820292A JPH05197647A JP H05197647 A JPH05197647 A JP H05197647A JP 4118202 A JP4118202 A JP 4118202A JP 11820292 A JP11820292 A JP 11820292A JP H05197647 A JPH05197647 A JP H05197647A
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Abstract

(57)【要約】 （修正有） 【目的】Ｉ／Ｏバスと外部データポータ間のデータ転送
が効率的で簡易廉価な入出力装置を提供する。 【構成】Ｉ／Ｏ装置５は前面３７・背面３６を備える。
ＬＡＮコントローラ２０はエサーネットＬＡＮ８とのデ
ータの送受信を行う。背面３６での転送はＦＩＦＯメモ
リ２１と局所メモリ・データバス２６との間で行われ
る。従属制御論理１９がバスからのアドレスを解読す
る。保持レジスタ１４は装置５とバスとの間転送データ
のバッファリングに用いられる。局所メモリ１７と保持
レジスタ１４の間のＤＭＡ転送には状態マシン１５が用
いられる。アドレス生成器１３は、局所メモリ１７と保
持レジスタ１４間のＤＭＡでバス２４にアドレスを送り
出す。アドレス生成器１３はＤＭＡ時に、制御線２５に
おける状態マシン１５からの制御信号に応答して、この
アドレスをインクリメントする。

Description

【発明の詳細な説明】
【０００１】
【発明の技術分野】本発明は、入力／出力（Ｉ／Ｏ）装
置のポート間におけるデータ転送に関するものである。
【０００２】
【従来技術と問題点】ローカル・エリア・ネットワーク
・アダプタ・カードのようなＩ／Ｏ装置の場合、データ
転送は、ホスト・コンピュータにインターフェイスする
データ・ポートと、Ｉ／Ｏデータの送受信を行うデータ
・ポートの間で実施される。Ｉ／Ｏ装置内におけるデー
タ流れは、通常、コントローラによって管理されてい
る。例えば、エサーネット・ローカル・エリア・ネット
ワークを拡張工業規格アーキテクチャ（ＥＩＳＡ）・バ
スにインターフェイスするローカル・エリア・ネットワ
ーク・アダプタ・カードの場合、米国カリフォルニア州
サンタクララのＮａｔｉｏｎａｌ Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ社から入手可能な、ＤＰ８３９０ＬＡＮコント
ローラを利用することができる。Ｉ／Ｏ装置には、コン
トローラがいくつかある方法の１つによってデータ転送
の管理を行うような設計を施すことができる。例えば、
コントローラは、ローカル・エリア・ネットワーク（Ｌ
ＡＮ）とバス・ポートの間で直接データを移動させるこ
とができる。しかしながら、この解決策には、いくつか
の潜在的な欠点がある。例えば、最も入手し易いコント
ローラでは、ローカル・エリア・ネットワークとバスと
の最高性能レベルによるデータ転送を可能にするのに十
分な高速度で、データ転送を行うことができない。コン
トローラによるデータ転送が、バスの利用するワード・
サイズより小さいワード・サイズで行われる場合、この
欠点は増幅されることになる。例えば、ＤＰ８３９０Ｌ
ＡＮコントローラは、１６ビット・ワードで転送する
が、ＥＩＳＡバスは、３２ビット・ワードで転送する。
さらに、直接データ転送を行うコントローラを利用する
と、コントローラの制御ソフトウエアにおけるソフトウ
エア・オーバヘッドが甚大なものになる可能性がある。
【０００３】バスの性能を高めるため、バス・インター
フェイスに先入れ先出し（ＦＩＦＯ）メモリを加えるこ
とができる。従って、コントローラは、バスで転送する
データをＦＩＦＯ内の待ち行列に入れることができる。
この結果、バスの性能は向上するが、Ｉ／Ｏの装置内に
おけるデータ待ち時間が長くなる。さらに、ＦＩＦＯメ
モリは高価であり、Ｉ／Ｏ装置の実施に利用される回路
基板のかなりの領域を占めることになる。さらに、ＦＩ
ＦＯメモリの制御回路は、複雑になる可能性がある。ま
た、コントローラが直接ＦＩＦＯメモリにデータを転送
するには、かなりのソフトウエア・オーバヘッドが必要
になる。
【０００４】代替案として、Ｉ／Ｏ装置が、デュアル・
ポート・メモリ、及び、Ｉ／Ｏ装置とホスト・コンピュ
ータ・によって共用されるメモリ・マップを用いること
も可能である。しかし、デュアル・ポート・メモリは、
極めて高価であり、Ｉ／Ｏ装置の実施に利用される回路
基板のかなりの領域を占めることになる。さらに、共用
のメモリ・マップは、システムの構成が複雑であり、ア
ドレスの解読のため、回路のオーバヘッドが必然的に増
すことになる。
【０００５】
【発明の目的】本発明の目的は簡易かつ廉価で効率の高
いデータ転送が可能な入力／出力装置を提供することで
ある。
【０００６】
【発明の概要】本発明の望ましい実施例によれは、計算
機システム内において、入力／出力装置が入力／出力バ
スと外部データ・ポートの接続を行う。入力／出力バス
と外部データ・ポートの間でデータ転送が行われる。入
力／出力装置内のコントローラが、外部データ・ポート
と内部メモリの間でデータ転送を行う。入力／出力装置
内の直接メモリ・アクセス回路要素が、入力／出力バス
によるデータ転送に同期して、内部メモリと入力／出力
バスの間におけるデータ転送を行う。
【０００７】内部メモリに対するデータ転送及び内部メ
モリからのデータ転送は、コントローラが、直接メモリ
・アクセス回路要素による内部メモリと入力／出力バス
の間におけるデータ転送と同時に、外部データ・ポート
と内部メモリの間におけるデータ転送を実施することが
ないように、調停を受ける。この調停は、例えば、調停
状態マシンによって行われる。
【０００８】直接メモリ・アクセス回路要素とコントロ
ーラが、両方とも、内部メモリに対するアクセスを要求
するのでなければ、調停状態マシンは、直接メモリ・ア
クセス回路要素の内部メモリに対するアクセスを許可す
る。コントローラが、内部メモリに対するアクセスを要
求すると、調停状態マシンは、直接メモリ・アクセス回
路要素が内部メモリと入力／出力バスとの間における現
在のデータ転送を完了するのに十分な遅延を見込んで、
内部メモリに対するコントローラのアクセスを許可す
る。
【０００９】入力／出力バスから内部メモリへのデータ
書き込みは、入力／出力装置内の書き込みコントローラ
によって制御される。書き込みコントローラは、例え
ば、状態マシンである。書き込み操作時、書き込みコン
トローラは、入力／出力バスにデータ転送開始の要求を
送る。入力／出力バスが、データ転送の開始要求を許可
し、調停状態マシンが、内部メモリに対する直接メモリ
・アクセス回路要素のアクセスを許可している場合、書
き込みコントローラは、入力／出力バスから内部メモリ
へのバースト・データ転送の実施を監督する。入力／出
力バスが、データ転送の開始要求を許可し、調停状態マ
シンが、内部メモリに対する直接メモリ・アクセス回路
要素のアクセスを許可していない場合、書き込みコント
ローラは、調停状態マシンが内部メモリに対する直接メ
モリ・アクセス回路要素のアクセスを許可するのを待
つ。調停状態マシンが、内部メモリに対する直接メモリ
・アクセス回路要素のアクセスを許可すると、書き込み
コントローラは、入力／出力装置内の保持レジスタから
内部メモリへの単一データ・ワードの転送を監督する。
保持レジスタは、入力／出力バスに接続されており、入
力／出力バスがデータ転送を許可すると、入力／出力装
置から単一データ・ワードを受信する。
【００１０】内部メモリから入力／出力バスへのデータ
読み取りは、入力／出力バス内の読み取りコントローラ
によって制御される。読み取りコントローラは、例え
ば、状態マシンである。読み取り操作時、読み取りコン
トローラは、内部メモリから入力／出力装置内の保持レ
ジスタへの単一データ・ワードの転送を監督する。保持
レジスタは、入力／出力バスに接続されている。読み取
りコントローラは、入力／出力バスにデータ転送開始の
要素を送る。入力／出力バスが、データ転送の開始要求
を許可し、調停状態マシンが、内部メモリに対する直接
メモリ・アクセス回路要素のアクセスを許可している場
合、読み取りコントローラは、内部メモリから入力／出
力バスへの単一データ・ワードで始まるデータのバース
ト・データ転送の実施を監督する。入力／出力バスが、
データ転送の開始要求を許可し、調停状態マシンが、内
部メモリに対する直接メモリ・アクセス回路のアクセス
を許可していない場合、単一データ・ワードだけが、保
持レジスタから入力／出力バスに転送される。入力／出
力装置によるデータ転送と同期した、入力／出力装置内
における同期直接メモリ・アクセス転送には、先行技術
の装置と比べて著しい利点がある。コントローラが余り
緩慢で、Ｉ／Ｏ装置の前面及び背面の両方とも、高速デ
ータ転送が実施できない場合、本開示のＩ／Ｏ装置内に
おける直接メモリ・アクセスを利用すれば、先入れ先出
しメモリ、あるいは、デュアル・ポート・メモリといっ
た高価な記憶装置を用いなくても、効率の良いデータ流
れを可能にする手段が得られることになる。
【００１１】
【望ましい実施例の説明】図２には、バス・コントロー
ラ２を介してバス４に接続された、ホスト・コンピュー
タの中央演算処理装置（ＣＰＵ）１が示されている。ホ
スト・コンピュータは、例えば、米国ヒューレット・パ
ッカード社から入手し得るようなパーソナル・コンピュ
ータである。バス４は、例えば、ＥＩＳＡバスである。
ＥＩＳＡ規格は、企業所在地とするワシントンＤＣのＢ
ＣＰＲ Ｓｅｒｖｉｃｅｓ，Ｉｎｃ．から入手すること
ができる。
【００１２】バス４には、Ｉ／Ｏ装置５、Ｉ／Ｏ装置
６、及び、Ｉ／Ｏ装置７が接続されている。Ｉ／Ｏ装置
５は、例えば、エサーネット・ローカル・エリア・ネッ
トワーク（ＬＡＮ）・アダプタ・カードである。Ｉ／Ｏ
装置５は、エサーネットＬＡＮ８とＥＩＳＡバス４との
間におけるインターフェイスの働きをする。
【００１３】図１には、Ｉ／Ｏ装置５のブロック図が示
されている。Ｉ／Ｏ装置５は、前面３７と背面３６を備
えている。前面３７内の論理回路は、エサーネットＬＡ
Ｎ８とのデータ転送に利用される。背面３６内の論理回
路は、ＥＩＳＡバス４とのデータ転送に利用される。Ｌ
ＡＮコントローラ２０は、論理的に、前面３７と背面３
６の両方に配置されている。ＬＡＮコントローラ２０
は、例えば、米国Ｎａｔｉｏｎａｌ Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒから入手できるＤＰ８３９０ ＬＡＮコント
ローラである。ＬＡＮコントローラ２０は、ＬＡＮトラ
ンシーバ２２を介してエサーネットＬＡＮ８とのデータ
の送受信を行う。データ経路３４に沿ってＬＡＮトラン
シーバ２２に転送される、及び、ＬＡＮトランシーバ２
２から転送されてくるデータは、ＬＡＮコントローラ２
０によってＬＡＮコントローラ２０内の先入れ先出し
（ＦＩＦＯ）メモリ２１に記憶される。
【００１４】背面３６でのデータ転送は、データ・マル
チプレクサ１８を介してＦＩＦＯメモリ２１と局所メモ
リ・データ・バス２６の間で行われる。本発明の望まし
い実施例の場合、局所メモリ・データ・バス２６は、３
２ビット並列データ・バスであり、一方、ＦＩＦＯメモ
リ２１からのデータ経路３３は、１６ビット幅しかない
ので、データ・マルチプレクサ１８が必要になる。デー
タ・マルチプレクサ１８は、従って、データ経路３３と
局所メモリ・データ・バス２６とのインターフェイスに
用いられる。データ・マルチプレクサ１８は、例えば、
米国カリフォルニア州所在のｓｉｇｎｅｔｉｃｓ Ｃｏ
ｍｐａｎｙから部品番号７４Ｆ２４５として入手可能な
２つの８進トランシーバとすることが可能である。
【００１５】ＬＡＮコントローラ２０は、ＦＩＦＯ２１
と局所メモリの間でデータ転送を行うため、局所メモリ
・アドレス・バス２４にアドレスを生成する。局所メモ
リ１７は、例えば、米国カリフォルニア州所在の米国東
芝から部品番号ＴＣ２５２７−７０として入手し得るよ
うな、４つの３２Ｋ×８ビット・スタティックＲＡＭに
よって実現する１６Ｋ×３２ビット・メモリである。局
所メモリ１７は、入手可能であれば、４つの１６Ｋ×８
ビット・スタティックＲＡＭによってさらに効率よく実
現することができる。従属制御論理回路１９が、ＥＩＳ
Ａバス４からのアドレスを解読する。ＥＩＳＡバス４か
らのアドレスは、ＥＩＳＡバス４からの制御線１１の一
部として含まれている。ＥＩＳＡバス４からのアドレス
を解読すると、従属制御論理回路１９は、制御線１１の
制御信号がＩ／Ｏ装置５のアドレス指定を行っているか
否かを判定する。制御線１１におけるＥＩＳＡバス４か
らの制御制御信号に応答し、従属制御論理回路１９は、
Ｉ／Ｏ装置５内の論理回路に対する使用可能信号及びそ
の他の制御信号を発生する。例えば、従属制御論理回路
１９は、制御信号経路３２を介してＬＡＮコントローラ
２０に制御信号を送り、また、制御信号経路１１を介し
て状態マシン１５に制御信号を送る。ＥＩＳＡバス制御
信号及びその解読に関するこれ以上の情報については、
ＥＩＳＡ規格を参照されたい。
【００１６】保持レジスタ１４は、Ｉ／Ｏ装置５とＥＩ
ＳＡバス４との間で転送されるデータのバッファリング
のために用いられる。保持レジスタ１４は、例えば、前
記Ｓｉｇｎｅｔｉｃｓ Ｃｏｍｐａｎｙから部品番号７
４Ｆ５７４として入手可能な８つの８進Ｄフリップ・フ
ロップ・レジスタとすることができる。８つの８進Ｄフ
リップ・フロップ・レジスタのうち４つは、Ｉ／Ｏ装置
５からのデータ読み取りに用いられ、また、８つの８進
Ｄフリップ・フロップ・レジスタのうち４つは、Ｉ／Ｏ
装置５に対するデータ書き込みに用いられる。
【００１７】局所メモリ１７と保持レジスタ１４の間に
おける直接メモリ・アクセス（ＤＭＡ）・データ転送の
制御には、状態マシン１５が用いられる。状態マシン１
５からの信号は、解読制御論理回路１６によって、翻訳
／解読される。状態マシン１５からの信号に応答して、
解読制御論理回路１６は、制御信号経路２７に沿って局
所メモリ１７にストローブ信号を送り、制御信号経路２
３に沿って保持レジスタ１４にクロック信号を送る。解
読制御論理回路１６は、ＥＩＳＡバス４の制御線１１か
らのＢＣ１ｋを利用して、保持レジスタ１４と局所メモ
リ１７の間における転送を制御する。これによって、Ｉ
／Ｏ装置５は、ＥＩＳＡバス４のバースト・モード時
に、ＥＩＳＡバス４のデータ線１２と局所メモリ１７の
間におけるデータ転送を同期させることが可能になる。
ＥＩＳＡバースト・モードのタイミング制御信号に関す
るこれ以上の情報については、ＥＩＳＡ規格参照のこ
と。解読制御論理回路１６は、また、制御線２９におけ
るＬＡＮコントローラ２０からの制御信号にも応答す
る。アドレス生成器１３は、局所メモリ１７と保持レジ
スタ１４との間におけるＤＭＡ転送時に、アドレス・バ
ス２４にアドレスを送り出す。アドレス生成器１３は、
制御線２５を介して状態マシン１５の制御を受ける。Ｃ
ＰＵ１は、ＥＩＳＡバス４による転送の開始前に、バス
・コントローラ２及びＥＩＳＡバス４の制御線１１を介
して、アドレス生成器１３に局所メモリ１７のアドレス
をロードすることによって、保持レジスタ１４と局所メ
モリ１７の間のＤＭＡ転送をセット・アップする。次
に、アドレス生成器１３は、ＤＭＡ転送時に、制御線２
５における状態マシン１５からの制御信号に応答して、
このアドレスをインスクリメントする。
【００１８】本発明の望ましい実施例の場合、アドレス
生成器１４は、プログラマブル論理アレイを用いて実現
する。ただし、アドレス生成器１４は、市販のパーツを
利用して実現することも可能である。例えば、アドレス
生成器１４は、Ｓｉｇｎｅｔｉｃｓ Ｃｏｍｐａｎｙか
ら部品番号７４Ｆ７７９９として入手可能な２つの８ビ
ット・双方向性２進カウンタ（３状態）を利用して実現
することも可能である。
【００１９】図３には、状態マシン１５のブロック図が
示されている。状態マシン１５には、３つの状態マシン
が含まれている。書き込み状態マシン９２は、ＥＩＳＡ
バス４からＩ／Ｏ装置５への書き込みを制御する。書き
込み状態マシン９２は、７つの入力を備えている。入力
線５１には、従属制御論理回路１９が、バースト・モー
ドＤＭＡの開始を表すＤＭＡＧＯ信号（ＤＭＡＧＯ＝
１）を送り込む。入力線５２には、従属制御論理回路１
９が、実施すべきＤＭＡがＥＩＳＡバス４からの読み取
りか、あるいは、Ｉ／Ｏ装置５に対する書き込みかを指
示するＤＭＡＲＷ信号（読み取りの場合、ＤＭＡＲＷ＝
０；書き込みの場合、ＤＭＡＲＷ＝１）を送り込む。入
力線５３には、ＥＩＳＡバス４が、ＤＭＡがＥＩＳＡバ
ス４によってまもなく実施されることを示すＤＡＫ信号
（ＤＡＫ＝０）を送り込む。入力線５４には、ＥＩＳＡ
バス４が、ＥＩＳＡバス４でＤＭＡ書き込みが進行中で
あることを示すＥＩＳＡバス４からのＤＭＡ書き込み信
号である、ＩＯＷＣ信号（ＩＯＷＣ＝０）を送り込む。
入力線５５には、従属制御論理回路１９内のソフトウエ
ア・レジスタが、Ｉ／Ｏ装置５のソフトウエアをリセッ
トするＳＲＥＳＥＴ信号（ＳＲＥＳＥＴ＝０）を送り込
む。入力線５６には、ＥＩＳＡバス４が、待機状態を宣
言するＣＥＸＲＤＹ信号（ＣＥＸＲＤＹ＝０）を送り込
む。入力線５７には、調停状態マシン９４が、Ｉ／Ｏ装
置５内において、ＤＭＡプロセスが局所メモリデータ・
バス２６を支配していることを示すＤＡＫ信号（ＤＡＫ
＝０）を送り込む。
【００２０】書き込み状態マシン９２は、５つの出力を
備えている。出力線７１には、書き込み状態マシン９２
が、アドレス生成器が局所メモリ・アドレス・バスにア
ドレスを送り込めるようにする、アドレス生成器１３に
対するＡＤＲＥＮＩ信号（ＡＤＲＥＮ１＝０）を送り出
す。出力線７２には、書き込み状態マシン９２が、ＥＩ
ＳＡバス４による書き込みＤＭＡの実施要求である、Ｅ
ＩＳＡバス４に対するＤＲＱ１信号（ＤＲＱ１＝０）を
送り出す。出力線７３には、書き込み状態マシン９２
が、ＤＭＡ書き込み操作時に、解読制御論理回路１６が
ＥＩＳＡバス４からゲート制御を施したＢＣ１ｋ信号を
送り出せるようにする、解読制御論理回路１６に対する
ＤＷＲＥＮ信号（ＤＷＲＥＮ＝１）を送り出す。出力線
７４には、書き込み状態マシン９２が、ＥＩＳＡバス４
からの書き込みＤＭＡが開始したが、局所メモリ・デー
タ・バス２６がＤＭＡプロセスによる支配を受けていな
い、従って、保持レジスタ１４から局所メモリ１７に単
一データ・ワードを転送する必要があることを示す、解
読制御論理回路１６に対するＧＯＴＢＵＳ信号（ＧＯＴ
ＢＵＳ＝０）を送り出す。出力線７５には、書き込み状
態マシン９２が、ＤＭＡ転送のため、局所メモリ・デー
タ・バス２６に対するアクセスを要求する、調停状態マ
シン９４に対するＤＲＥＱ１信号（ＤＲＥＱ１＝０）を
送り出す。
【００２１】読み取り状態マシン９３は、Ｉ／Ｏ装置５
からＥＩＳＡバス４への読み取りを制御する。入力線６
１には、従属制御論理信回路１９が、バースト・モード
ＤＭＡの開始を示すＤＭＡＧＯ信号（ＤＭＡＧＯ＝１）
を送り込む。入力線６２には、従属制御論理回路１９
が、実施すべきＤＭＡが、ＥＩＳＡバス４からの読み取
り（ＤＭＡＲＷ＝１）か、あるいは、Ｉ／Ｏ装置５への
書き込み（ＤＭＡＲＷ＝０）かを示すＤＭＡＲＷ信号を
送り込む。入力線６３には、ＥＩＳＡバス４が、ＤＭＡ
がＥＩＳＡバス４によって進行中であることを示すＤＡ
Ｋ信号（ＤＡＫ＝０）を送り込む。入力線６４には、Ｅ
ＩＳＡバス４が、ＥＩＳＡバス４からの読み取りストロ
ーブであるＩＯＲＣ信号（ＩＯＲＣ＝０）を送り込む。
入力線６５には、従属制御論理回路１９内のソフトウエ
ア・レジスタが、Ｉ／Ｏ装置５のソフトウエアのリセッ
トを実施するＳＲＥＳＥＴ信号（ＳＲＥＳＥＴ＝０）を
送り込む。入力線６６には、ＥＩＳＡバス４が、Ｉ／Ｏ
装置５を待機状態にするＣＥＸＲＤＹ信号（ＣＥＸＲＤ
Ｙ＝０）を送り込む。入力線６７には、調停状態マシン
９７が、Ｉ／Ｏ装置５内において、ＤＭＡが局所データ
・バス２６を支配していることを示すＤＡＣＫ信号（Ｄ
ＡＣＫ＝０）を送り込む。読み取り状態マシン９３は、
５つの出力を備えている。出力線８１には、読み取り状
態マシン９３が、アドレス生成器１３が局所メモリ・ア
ドレス・バス２４にアドレスを送り出せるようにする、
アドレス生成器１３に対するＡＤＲＥＮ２信号（ＡＤＲ
ＥＮ２＝０）を送り出す。出力線８２には、読み取り状
態マシン９３が、ＥＩＳＡバス４による読み取りＤＭＡ
の実施要求である、ＥＩＳＡバス４に対するＤＲＱ２信
号（ＤＲＱ２＝０）を送り出す。出力線８３には、読み
取り状態マシン９３が、局所メモリ１７から保持メモリ
１４に第１のデータ・ワードが転送される基本読み取り
操作時に、解読制御論理回路１６がＥＩＳＡバス４から
ゲート制御を施されたＢＣ１Ｋ信号を送り出せるように
する、解読制御論理回路１６に対するＣＢＡＥＮ０信号
（ＣＢＡＥＮ０＝０）を送り出す。出力線８４には、読
み取り状態マシン９３が、バースト読み取り操作時に、
解読制御論理回路１６がＥＩＳＡバス４からゲート制御
を施されたＢＣ１Ｋ信号を送り出せるようにする、解読
制御論理回路１６に対するＣＢＡＥＮ１信号（ＣＢＡＥ
Ｎ１＝０）を送り出す。出力線８５には、読み取り状態
マシン９３が、ＤＭＡ転送のため、局所メモリ・データ
・バス２６に対するアクセスを要求する、調停状態マシ
ン９４に対するＤＲＥＱ２信号（ＤＲＥＱ２＝０）を送
り出す。
【００２２】調停状態マシン９４は、３つの入力を備え
ている。調停状態マシン９４は、出力線７５で書き込み
状態マシン９２からＤＲＥＱ１信号を受信する。調停状
態マシン９４は、出力線８５で読み取り状態マシン９３
からＤＲＥＱ２信号を受信する。調停状態マシン９４
は、入力線９５で、ＦＩＦＯ２１と局所メモリ１７間に
おけるデータ転送のため、局所メモリ・データ・バス２
６に対するアクセスを要求する、ＬＡＮコントローラ２
０からのＤＲＥＱ信号（ＤＲＥＱ＝１）を受信する。調
停状態マシン９４は、３つの出力を備えている。調停状
態マシン９４は、局所メモリ・データ・バス２６の局所
メモリ１７と保持レジスタ１４の間においてＤＭＡの実
施が可能であることを示す、入力線５７及び入力線６７
に送り込まれるＤＡＣＫ信号（ＤＡＣＫ＝０）を出力線
９７に発生する。調停状態マシン９４は、また、局所メ
モリ・データ・バス２６の局所メモリ１７とＦＩＦＯ２
１の間においてデータ転送の実施が可能であることを示
す、ＮＢＡＣＫ信号（ＮＢＡＣＫ＝０）を出力線９１に
発生する。
【００２３】図４には、書き込み状態マシン９２に関す
る状態図が示されている。ＳＴＡＲＴＤＭＡ状態の場
合、出力線７１〜７５において、ＡＤＲＥＮ１は、論理
１、ＤＲＱ１は、論理１、ＤＷＲＥＮは、論理１、ＧＯ
ＴＢＵＳは、論理１、ＤＲＥＱ１は、論理１である。書
き込み状態マシン９２は、信号ＤＭＡＧＯが、論理１、
ＤＭＡＲＷが、論理０、ＤＡＫが、論理１になるまで、
ＳＴＡＲＴＤＭＡ状態１０１に留まる。次に、書き込み
状態マシン９２は、ＷＡＩＴＤＡＫ状態１０２に移行す
る。ＷＡＩＴＤＡＫ状態１０２の場合、出力線７１〜７
５において、ＡＤＲＥＮ１は、論理１、ＤＲＱ１は、論
理０、ＤＷＲＥＮは、論理１、ＧＯＴＢＵＳは、論理
１、ＤＲＥＱ１は、論理１である。ＷＡＩＴＤＡＫ状態
１０２の場合、ＳＲＥＳＥＴが、論理０に等しくなる
と、書き込み状態マシン９２は、ＳＴＡＲＴＤＭＡ状態
１０１に戻る。ＷＡＩＴＤＡＫ状態１０２の場合、ＤＡ
Ｋが論理０に等しくなり、ＤＡＣＫが０に等しくなる
と、書き込み状態マシン９２は、ＢＵＲＳＴ状態１０３
に移行する。ＷＡＩＴＤＡＫ状態１０２の場合、ＤＡＫ
が論理０に等しくなり、ＤＡＣＫが１に等しくなると、
書き込み状態マシン９２は、ＤＯＮＯＴＨ状態１０６に
移行する。別様の場合、書き込み状態マシン９２は、Ｗ
ＡＩＴＤＡＫ状態１０２に留まる。
【００２４】ＢＵＲＳＴ状態１０３の場合、出力線７１
〜７５において、ＡＤＲＥＮ１は、論理０、ＤＲＱ１
は、論理０、ＤＷＲＥＮは、論理１、ＧＯＴＢＵＳは、
論理１、ＤＲＥＱ１は、論理０である。書き込み状態マ
シン９２が、ＢＵＲＳＴ状態１０３の場合、ＤＭＡバー
スト送信が行われる。ＢＵＲＳＴ状態１０３の場合、Ｄ
ＡＫが論理１に等しくなると、書き込み状態マシン９２
は、ＳＴＡＲＴＤＭＡ状態１０１に戻る。ＢＵＲＳＴ状
態１０３の場合、ＩＯＷＣが論理１、ＣＥＸＲＤＹが論
理１、ＤＡＫが論理０、及び、ＤＡＣＫが論理１か、あ
るいは、ＤＭＡＧＯが論理０になると、書き込み状態マ
シン９２は、ＢＵＲＳＴ状態１０４に移行する。別様の
場合、書き込み状態マシン９２は、ＢＵＲＳＴ状態１０
３に留まる。
【００２５】ＢＵＲＳＴ状態１０４の場合、出力線７１
〜７５において、ＡＤＲＥＮ１は、論理０、ＤＲＱ１
は、論理１、ＤＷＲＥＮは、論理１、ＧＯＴＢＵＳは、
論理１、ＤＲＥＱ１は、論理０である。書き込み状態マ
シン９２は、ＤＡＫが論理１に等しくなるまで、ＢＵＲ
ＳＴ状態１０４に留まる。次に、書き込み状態マシン９
２は、ＳＴＡＲＴＤＭＡ状態１０１に戻る。
【００２６】ＤＯＮＯＴＨ状態の場合、出力線７１〜７
５において、ＡＤＲＥＮ１は、論理１、ＤＲＱ１は、論
理１、ＤＷＲＥＮは、論理０、ＧＯＴＢＵＳは、論理
１、ＤＲＥＱ１は、論理１である。書き込み状態マシン
９２は、ＥＩＳＡバス４からのＢＣ１ｋサイクルの間、
ＤＯＮＯＴＨ状態に留まる。次に、書き込み状態マシン
９２は、ＬＯＳＴＢＵＳ状態１０５に移行する。
【００２７】ＬＯＳＴＢＵＳ状態１０５の場合、出力線
７１〜７５において、ＡＤＲＥＮ１は、論理１、ＤＲＱ
１は、論理１、ＤＷＲＥＮは、論理０、ＧＯＴＢＵＳ
は、論理１、ＤＲＥＱ１は、論理０である。Ｉ／Ｏ装置
５が、ＥＩＳＡバス４によるＤＭＡ転送を開始するが、
ＤＭＡ転送が、局所メモリ・データ・バス２６の制御を
失った場合に、この状態に入る。ＥＩＳＡバス４からの
データ・ワードが、保持レジスタ１４に納められる。書
き込み状態マシンは、次に、このデータを局所メモリ１
７に送るため、局所メモリ・データ・バス１７にアクセ
スしようとする。ＬＯＳＴＢＵＳ状態１０５の場合、Ｄ
ＡＫが論理１になり、ＤＡＣＫが０になると、書き込み
状態マシン９２は、ＧＯＴＢＵＳ状態１０７に移行す
る。別様であれば、書き込み状態マシン９２は、ＤＯＮ
ＯＴＨ状態１０６に移行する。
【００２８】ＧＯＴＢＵＳ１０７状態の場合、出力線７
１〜７５において、ＡＤＲＥＮ１は、論理０、ＤＲＱ１
は、論理１、ＤＷＲＥＮは、論理１、ＧＯＴＢＵＳは、
論理０、ＤＲＥＱ１は、論理０である。ＧＯＴＢＵＳ１
０７状態の場合、ＣＥＸＲＤＹが、論理０であれば、書
き込み状態マシン９２は、ＧＯＴＢＵＳ状態１０７に留
まる。別様であれば、書き込み状態マシン９２は、保持
レジスタ１４から局所メモリ１７へデータを転送するよ
うに信号を送り、ＳＴＡＲＴＤＭＡ状態１０１に戻る。
【００２９】図５には、読み取り状態マシン９３に関す
る状態図である。ＳＴＡＲＴＤＭＡ状態の場合、出力線
８１〜８５において、ＡＤＲＥＮ２は、論理１、ＤＲＱ
２は、論理１、ＣＢＡＥＮ０は、論理１、ＣＢＡＥＮ１
は、論理１、ＤＲＥＱ２は、論理１である。読み取り状
態マシン９３は、信号ＤＭＡＧＯが論理１になり、ＤＭ
ＡＲＷが論理１になるまで、ＳＴＡＲＴＤＭＡ状態１０
１に留まる。次に、読み取り状態マシン９３は、ＧＥＴ
ＢＵＳ状態１５２に移行する。
【００３０】ＧＥＴＢＵＳ状態１５２の場合、出力線８
１〜８５において、ＡＤＲＥＮ２は、論理１、ＤＲＱ２
は、論理１、ＣＢＡＥＮ０は、論理１、ＣＢＡＥＮ１
は、論理１、ＤＲＥＱ２は、論理０である。ＧＥＴＢＵ
Ｓ状態１５２の場合、ＤＡＣＫが論理１であれば、読み
取り状態マシン９３は、ＳＴＡＲＴＤＭＡ状態１５１に
戻る。ＧＥＴＢＵＳ状態１５２の場合、ＤＡＣＫが論理
０であれば、読み取り状態マシン９３は、ＧＯＴＢＵＳ
状態１５３に移行する。
【００３１】ＧＯＴＢＵＳ状態１５３の場合、出力線８
１〜８５において、ＡＤＲＥＮ２は、論理０、ＤＲＱ２
は、論理１、ＣＢＡＥＮ０は、論理１、ＣＢＡＥＮ１
は、論理１、ＤＲＥＱ２は、論理０である。ＧＯＴＢＵ
Ｓ状態１５３の場合、読み取り状態マシン９３は、局所
メモリ・データ・バス２６を制御し、Ｉ／Ｏ装置５から
ＥＩＳＡバス４への読み取りに備えて、局所メモリ１７
から保持レジスタ１４にデータ・ワードを転送する準備
をする。ＧＯＴＢＵＳ状態１５３になると、読み取り状
態マシン９３は、自動的にＸＦＥＲＯＮＥ状態１５４に
移行する。
【００３２】ＸＦＥＲＯＮＥ状態１５４の場合、出力線
８１〜８５において、ＡＤＲＥＮ２は、論理０、ＤＲＱ
２は、論理１、ＣＢＡＥＮ０は、論理１、ＣＢＡＥＮ１
は、論理１、ＤＲＥＱ２は、論理０である。ＸＦＥＲＯ
ＮＥ状態１５４の場合、局所メモリ１７からのデータ・
ワードが、保持レジスタ１４に転送される。ＸＦＥＲＯ
ＮＥ状態１５４になると、読み取り状態マシン９３は、
自動的にＷＡＩＴＤＡＫ状態１５５に移行する。
【００３３】ＷＡＩＴＤＡＫ状態１５５の場合、出力線
８１〜８５において、ＡＤＲＥＮ２は、論理１、ＤＲＱ
２は、論理０、ＣＢＡＥＮ０は、論理１、ＣＢＡＥＮ１
は、論理１、ＤＲＥＱ２は、論理１である。ＷＡＩＴＤ
ＡＫ状態１５５の場合、ＤＡＫが、論理１であれば、読
み取り状態マシン９３は、ＷＡＩＴＤＡＫ状態１５５に
留まる。ＤＡＫが論理０に等しくなり、ＤＡＣＫが論理
１に等しくなると、読み取り状態マシン９３は、ＬＯＳ
ＴＢＵＳ状態１５６に移行する。ＤＡＫが論理０に等し
くなり、ＤＡＣＫが、０に等しくなると、読み取り状態
マシン９３は、ＤＥＬＡＹ状態１５７に移行する。
【００３４】ＬＯＳＴＢＵＳ状態１５６の場合、出力線
８１〜８５において、ＡＤＲＥＮ２は、論理１、ＤＲＱ
２は、論理１、ＣＢＡＥＮ０は、論理１、ＣＢＡＥＮ１
は、論理１、ＤＲＥＱ２は、論理１である。読み取り状
態マシンが、この状態になる場合、局所メモリ・データ
・バス２６の制御が失われたことを表している。従っ
て、読み取り状態マシン９３は、保持レジスタ１４のデ
ータ・ワードがＥＩＳＡバス１０４に転送されるまで、
すなわち、ＤＡＫが、論理０に留まる間、この状態に留
まる。ＤＡＫが、論理１になると、読み取り状態マシン
９３は、ＳＴＡＲＴＤＭＡ状態１５１に戻る。
【００３５】ＤＥＬＡＹ状態１５７の場合、出力線８１
〜８５において、ＡＤＲＥＮ２は、論理０、ＤＲＱ２
は、論理０、ＣＢＡＥＮ０は、論理１、ＣＢＡＥＮ１
は、論理１、ＤＲＥＱ２は、論理０である。読み取り状
態マシン９３は、ＩＯＲＣが論理１に等しい間、ＤＥＬ
ＡＹ状態１５７に留まり、ＥＩＳＡバス４からの読み取
りストローブを待つ。ＩＯＲＣが論理０に等しい場合、
読み取り状態マシン９３は、ＢＵＲＳＴ状態１５８に移
行する。
【００３６】ＢＵＲＳＴ状態１５８の場合、出力線８１
〜８５において、ＡＤＲＥＮ２は、論理０、ＤＲＱ２
は、論理０、ＣＢＡＥＮ０は、論理１、ＣＢＡＥＮ１
は、論理０、ＤＲＥＱ２は、論理０である。ＢＵＲＳＴ
状態１５８の場合、バースト読み取り転送が、ＥＩＳＡ
バス４によって実施中である。ＤＡＫが論理１に等しく
なるか、あるいは、ＤＭＡＧＯが論理１に等しくなり、
ＣＥＸＲＤＹが論理１に等しくなり、ＩＯＲＣが論理０
に等しくなると、読み取り状態マシンは、ＳＴＡＲＴＤ
ＭＡ状態１５１に戻る。ＤＭＡＧＯが論理１に等しくな
り、ＤＡＣＫが論理１に等しくなり、ＤＡＫが論理０に
等しくなり、ＣＥＸＲＤＹが論理１に等しくなり、ＩＯ
ＲＣが論理０に等しくなると、読み取り状態マシン９３
が、ＬＡＳＴ状態１５９に移行する。ＬＡＳＴ状態１５
９の場合、出力線８１〜８５において、ＡＤＲＥＮ２
は、論理０、ＤＲＱ２は、論理１、ＣＢＡＥＮ０は、論
理１、ＣＢＡＥＮ１は、論理０、ＤＲＥＱ２は、論理０
である。読み取り状態マシン９３は、保持レジスタ１４
のデータ・ワードがＥＩＳＡバス１０４に転送されるま
で、すなわち、ＤＡＫが論理０に留まっている間、この
状態に留まる。ＤＡＫが論理１になると、読み取り状態
マシン９３は、ＳＴＡＲＴＤＭＡ状態１５１に戻る。
【００３７】図６には、調停状態マシン９４に関する状
態図が示されている。ＤＭＡ状態１３１の場合、出力線
９１及び９７において、ＤＡＣＫは、論理０であり、Ｎ
ＢＡＣＫは、論理１である。この状態の場合、局所メモ
リ１７と保持レジスタ１４の間でＤＭＡ転送を実施する
ことが可能である。調停状態マシン９４は、ＤＲＥＱが
論理０である間、この状態に留まる。ＤＲＥＱが論理１
になると、調停状態マシン９４は、ＧＩＶＥＵＰ状態１
３３に移行する。
【００３８】ＧＩＶＥＵＰ状態１３３の場合、出力線９
１及び９７において、ＤＡＣＫは、論理１であり、ＮＢ
ＡＣＫは、論理１である。ＤＲＥＱ１またはＤＲＥＱ２
が、論理０に留まる間、調停状態マシン９４は、ＧＩＶ
ＥＵＰ状態１３３に留まる。ＤＲＥＱ１及びＤＲＥＱ２
が、両方とも、論理１の場合、調停状態マシン９４は、
ＤＥＬＡＹ１状態１３４に移行する。ＤＥＬＡＹ１状態
１３４の場合、出力線９１及び９７において、ＤＡＣＫ
は、論理１であり、ＮＢＡＣＫは、論理１である。ＤＲ
ＥＱ１またはＤＲＥＱ２が、論理０に留まる間、調停状
態マシン９４は、ＤＥＬＡＹ１状態１３４に留まる。Ｄ
ＲＥＱ１及びＤＲＥＱ２が、両方とも、論理１の場合、
調停状態マシン９４は、ＤＥＬＡＹ２状態１３４に移行
する。ＤＥＬＡＹ２状態１３５の場合、出力線９１及び
９７において、ＤＡＣＫは、論理１であり、ＮＢＡＣＫ
は、論理１である。ＤＲＥＱ１またはＤＲＥＱ２が、論
理０に留まる間、調停状態マシン９４は、ＤＥＬＡＹ２
状態１３５に留まる。ＤＲＥＱ１及びＤＲＥＱ２が、両
方とも、論理１で、ＤＲＥＱが論理０の場合、調停状態
マシン９４は、ＤＭＡ状態１３１に戻る。ＤＲＥＱ１及
びＤＲＥＱ２が、両方とも、論理１で、ＤＲＥＱが論理
１の場合、調停状態マシン９４は、ＬＡＮ状態１３２に
移行する。
【００３９】ＬＡＮ状態１３２の場合、出力線９１及び
９７において、ＤＡＣＫは、論理１であり、ＮＢＡＣＫ
は、論理０である。この状態の場合、ＬＡＮコントロー
ラ２０は、局所メモリ・データ・バス２６のＦＩＦＯ２
１と局所メモリ１７の間でデータの転送を行うことが可
能である。調停状態マシン９４は、ＤＲＥＱが論理１で
ある間、この状態に留まる。ＤＲＥＱが論理０になる
と、調停状態マシン９４は、ＤＭＡ状態１３１に戻る。
【００４０】図７には、ＥＩＳＡ ＤＭＡバースト書き
込み時に、保持レジスタ１４の刻時に用いられるＣＡＢ
信号を出力線１９２に発生する、解読制御論理回路１６
内の回路要素が示されている。解読制御論理回路１６
は、また、ゲート制御を施されたＣＡＢ信号であるＬＣ
ＡＢ信号を出力線１９３に発生する。ＬＣＡＢ信号は、
ＥＩＳＡ ＤＭＡバースト書き込み時に、解読制御論理
回路１６を介して、局所メモリ１７のストローブに用い
られる。該回路要素には、図示のように接続された論理
ＯＲゲート１９５、論理ＯＲゲート１９６、論理ＮＯＴ
ゲート１９７、論理ＯＲゲート１９８、及び、論理ＡＮ
Ｄゲート１９９が含まれている。該回路要素は、入力と
して、入力線５４でＩＯＷＣ、入力線５３でＤＡＫ、出
力線７３でＤＷＲＥＮ、出力線７４でＧＯＴＢＵＳで受
信する。ＥＩＳＡバス４からのＢＣ１ｋ信号は、出力線
１９１に送り出される。ＢＣ１ｋは、ＩＯＷＣが論理０
で、ＤＡＫが論理０の場合、出力線１９２に送られる。
ＢＣ１ｋは、ＩＯＷＣが論理０、ＤＡＫが論理０、ＤＷ
ＲＥＮが論理１、ＧＯＴＢＵＳが論理１の場合には、出
力線１９２に送られる。以上の説明は、単に本発明の典
型的な方法及び実施例について開示し、解説したものに
過ぎない。当該技術を熟知した者には明らかなように、
本発明は、その精神または本質をなす特性から逸脱する
ことなく、他の特定の形態で具現化することも可能であ
る。
【００４１】
【発明の効果】以上詳述したように、本発明によれば、
高価なＦＩＦ０デュアル・ポート・メモリによらずに、
ＤＭＡを用いた廉価で高効率な入力／出力装置が得られ
る。
【図面の簡単な説明】
【図１】本発明の一実施例による、エサーネット・ロー
カル・エリア・ネットワークとＥＩＳＡバスを結合する
ための入力／出力装置のブロック図である。
【図２】バスに接続された入力／出力装置、システム・
メモリ、中央処理装置を示す図である。
【図３】本発明の一実施例による図１の入力／出力装置
に内蔵された状態マシンのブロック図である。
【図４】本発明の１実施例による図３の書き込み状態マ
シンの状態図である。
【図５】本発明の１実施例による図３の読み取り状態マ
シン１の状態図である。
【図６】本発明の１実施例による図３の調停状態マシン
の状態図である。
【図７】本発明の１実施例による図１の解読制御状態マ
シン状態図である。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】後記（イ）及至（ハ）より成り、コンピュ
    ータ・システムの入力／出力バス（４）と外部データ・
    ポート（８）とを結合するための入力／出力装置
    （５）。 （イ）前記外部データ・ポートに接続されたデータ記憶
    手段（１７）。 （ロ）前記外部データ・ポートと前記データ記憶手段と
    に接続され、前記外部データ・ポートと前記データ記憶
    手段との間のデータ流の制御と前記外部データ・ポート
    と前記入力／出力装置（５）との間のデータの送信及び
    受信の調整をおこなうためのコントローラ手段（２
    ０）。 （ハ）前記データ記憶手段と前記入力／出力バスとに接
    続され、前記データ記憶手段と前記入力／出力バスとの
    間のデータ転送の調整をおこなうための直接メモリ・ア
    クセス手段（１５）。
  2. 【請求項２】前記直接メモリ・アクセス手段が、前記入
    力／出力バスから前記データ記憶手段へのデータの書き
    込みを制御する第１の状態マシン（９２）と、前記デー
    タ記憶手段から前入力／出力バスへのデータの読み出し
    を制御するための第２の状態マシン（９３）と、前記第
    １，第２の状態マシンと前記コントローラ手段とに接続
    し、前記データ記憶手段への前記コントローラ手段のア
    クセスと前記直接メモリ・アクセス手段のアクセスとの
    調停をおこなうための第３の状態マシンとを含む請求項
    第１項記載の入力／出力装置。
  3. 【請求項３】前記外部データ・ポートがローカル・エリ
    ア・ネットワークへ接続されうるもので、前記入力／出
    力バスがＥｘｔｅｎｄｅｄ ＩｎｄｕｓｔｒｙＳｔａｎ
    ｄａｒｄ Ａｒｃｈｉｔｅｃｔｕｒｅである請求項２記
    載の入力／出力装置。
  4. 【請求項４】入力／出力バス（４）とを外部データ・ポ
    ート（８）へ結合する入力／出力装置（５）を有するコ
    ンピュータ・システムにおいて、後記（イ）及至（ロ）
    のステップから成るデータ転送方法。 （イ）前記入力／出力装置に備えられたコントローラ
    （２０）によって前記外部データ・ポートと内部メモリ
    （１７）との間でデータを転送するステップ。 （ロ）前記入力／出力装置に備えられた直接メモリ・ア
    クセス回路（１３，１５，１６）によって、前記入力／
    出力バスのデータ転送に同期して前記入力／出力バスと
    前記内部メモリとの間でデータを転送するステップ。
  5. 【請求項５】後記（ハ）のステップを追加して成る請求
    項４記載のデータ転送方法。 （ハ）コントローラ（２０）による前記ステップ（イ）
    のデータ転送と前記ステップ（ロ）のデータ転送が相異
    る時間に発生するように前記ステップ（イ）と（ロ）と
    を調停するステップ。
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