JP3420114B2 - データ転送方式 - Google Patents
データ転送方式Info
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Description
【０００１】
【発明の属する技術分野】本発明は、内部クロックとは
異なる外部クロックで動作する外部バス側のデバイスの
要求に応じて、内部クロックで動作するデバイスのデー
タを外部バス側のデバイスに供給するためのデータ転送
方式に関する。
異なる外部クロックで動作する外部バス側のデバイスの
要求に応じて、内部クロックで動作するデバイスのデー
タを外部バス側のデバイスに供給するためのデータ転送
方式に関する。
【０００２】
【従来の技術】パーソナルコンピュータやワークステー
ション等の情報処理装置においてＰＣＩ（Ｐｅｒｉｐｈ
ｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅ
ｃｔ／Ｉｎｔｅｒｆａｃｅ）バスが広く用いられてい
る。ＰＣＩバスでは、１つのアドレスフェーズに続いて
１データが出力されるシングルモードと、１つのアドレ
スフェーズに続いて多データが出力されるバーストモー
ドとによるデータ転送が可能である。ＰＣＩバスに接続
されるデバイスが、例えばＬＡＮコントローラのような
通信用デバイスである場合には、送受信データはホスト
装置（パーソナルコンピュータやワークステーションの
本体側）との間でバーストモードで転送され、制御情報
はシングルモードで転送されるのが一般的である。
ション等の情報処理装置においてＰＣＩ（Ｐｅｒｉｐｈ
ｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅ
ｃｔ／Ｉｎｔｅｒｆａｃｅ）バスが広く用いられてい
る。ＰＣＩバスでは、１つのアドレスフェーズに続いて
１データが出力されるシングルモードと、１つのアドレ
スフェーズに続いて多データが出力されるバーストモー
ドとによるデータ転送が可能である。ＰＣＩバスに接続
されるデバイスが、例えばＬＡＮコントローラのような
通信用デバイスである場合には、送受信データはホスト
装置（パーソナルコンピュータやワークステーションの
本体側）との間でバーストモードで転送され、制御情報
はシングルモードで転送されるのが一般的である。
【０００３】その場合、ＰＣＩバスに接続されたデバイ
スは、データについてはバーストモードアクセスの要求
を発生し、制御情報についてはシングルモードアクセス
の要求を発生するように構成されることが多い。その要
求は、内部バスにも接続されたＰＣＩインタフェースで
受け付けられる。要求が受け付けられると、メモリ等か
らデータが読み出され、内部バスを介してＰＣＩインタ
フェースにデータが渡される。ＰＣＩインタフェース
は、ＰＣＩバスにおけるクロックに同期してデータをデ
バイスに転送する。
スは、データについてはバーストモードアクセスの要求
を発生し、制御情報についてはシングルモードアクセス
の要求を発生するように構成されることが多い。その要
求は、内部バスにも接続されたＰＣＩインタフェースで
受け付けられる。要求が受け付けられると、メモリ等か
らデータが読み出され、内部バスを介してＰＣＩインタ
フェースにデータが渡される。ＰＣＩインタフェース
は、ＰＣＩバスにおけるクロックに同期してデータをデ
バイスに転送する。
【０００４】
【発明が解決しようとする課題】ＰＣＩバスに接続され
たデバイスとホスト装置との間で制御情報の転送が頻繁
に行われるようなシステムでは、デバイスからシングル
モードアクセスの要求が頻繁に発生することになる。バ
ーストモードでは一度に多データが転送されるので実効
的な転送速度は速いが、シングルモードでは一度に１デ
ータしか転送されない。すると、シングルモードアクセ
スの要求が頻繁に発生するようなシステムでは、全体的
な情報の転送速度が低下してしまう。
たデバイスとホスト装置との間で制御情報の転送が頻繁
に行われるようなシステムでは、デバイスからシングル
モードアクセスの要求が頻繁に発生することになる。バ
ーストモードでは一度に多データが転送されるので実効
的な転送速度は速いが、シングルモードでは一度に１デ
ータしか転送されない。すると、シングルモードアクセ
スの要求が頻繁に発生するようなシステムでは、全体的
な情報の転送速度が低下してしまう。
【０００５】そこで、本発明は、内部クロックとは異な
る外部クロックで動作する外部バス側のデバイスの要求
に応じて、内部クロックで動作するメモリ等のデバイス
のデータを外部バス側のデバイスに供給するシステムに
おいて、バーストモードによるデータ転送速度を低下さ
せずに、シングルモードでのデータ転送速度を向上させ
ることができるデータ転送方式を提供することを目的と
する。
る外部クロックで動作する外部バス側のデバイスの要求
に応じて、内部クロックで動作するメモリ等のデバイス
のデータを外部バス側のデバイスに供給するシステムに
おいて、バーストモードによるデータ転送速度を低下さ
せずに、シングルモードでのデータ転送速度を向上させ
ることができるデータ転送方式を提供することを目的と
する。
【０００６】
【課題を解決するための手段】本発明によるデータ転送
方式は、外部バスおよび内部バスに接続され、外部バス
に接続されたデバイスからの要求がバーストアクセスで
あるのかシングルアクセスであるのかを判定し、バース
トアクセスであれば同期転送によって内部バスを介して
データを入力し、シングルアクセスであれば非同期転送
によって内部バスを介してデータを入力するインタフェ
ース手段を備えたことを特徴とする。
方式は、外部バスおよび内部バスに接続され、外部バス
に接続されたデバイスからの要求がバーストアクセスで
あるのかシングルアクセスであるのかを判定し、バース
トアクセスであれば同期転送によって内部バスを介して
データを入力し、シングルアクセスであれば非同期転送
によって内部バスを介してデータを入力するインタフェ
ース手段を備えたことを特徴とする。
【０００７】インタフェース手段は、同期転送時にはデ
ータを一時格納して最終データを入力したら外部バスに
データを出力し、非同期転送時には内部バスから入力し
たデータを直ちに外部バスに出力するように構成され
る。また、内部バスには、データ発生側とインタフェー
ス手段との間で非同期転送時に用いられるハンドシェー
ク用の信号線、および同期／非同期を示す信号線が配さ
れている。
ータを一時格納して最終データを入力したら外部バスに
データを出力し、非同期転送時には内部バスから入力し
たデータを直ちに外部バスに出力するように構成され
る。また、内部バスには、データ発生側とインタフェー
ス手段との間で非同期転送時に用いられるハンドシェー
ク用の信号線、および同期／非同期を示す信号線が配さ
れている。
【０００８】外部バスはＰＣＩバスであり、インタフェ
ース手段はＰＣＩインタフェースであってもよい。ＰＣ
Ｉインタフェースは、ＦＲＡＭＥ信号オン後のオン期間
の長さによって同期転送を用いるのか非同期転送を用い
るのか決定するように構成される。
ース手段はＰＣＩインタフェースであってもよい。ＰＣ
Ｉインタフェースは、ＦＲＡＭＥ信号オン後のオン期間
の長さによって同期転送を用いるのか非同期転送を用い
るのか決定するように構成される。
【０００９】そして、ＰＣＩインタフェースは、同期転
送を用いることに決定した場合には同期／非同期を示す
信号線の状態を同期状態とし、データ発生側では、その
信号の状態に応じて内部クロックに同期してデータを内
部バスに出力するのかハンドシェーク用の信号線を用い
てデータを内部バスに出力するのか決定する。
送を用いることに決定した場合には同期／非同期を示す
信号線の状態を同期状態とし、データ発生側では、その
信号の状態に応じて内部クロックに同期してデータを内
部バスに出力するのかハンドシェーク用の信号線を用い
てデータを内部バスに出力するのか決定する。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明によるデータ転送
方式が適用されるシステムの一例であるメモリコントロ
ーラの構成を示すブロック図である。図１に示すメモリ
コントローラ１は、プロセッサ２と情報を交換するする
ためのプロセッサインタフェース１１、メモリ３との間
でデータを入出力するメモリインタフェース１４、ＰＣ
Ｉバス２１に接続されるデバイスからの要求に応じてデ
ータを入出力するＰＣＩインタフェース１２、およびＤ
ＭＡバス２２に接続されるデバイスからの要求に応じて
データをＤＭＡ転送するＤＭＡインタフェース１３が、
内部バスで接続された構成である。
を参照して説明する。図１は、本発明によるデータ転送
方式が適用されるシステムの一例であるメモリコントロ
ーラの構成を示すブロック図である。図１に示すメモリ
コントローラ１は、プロセッサ２と情報を交換するする
ためのプロセッサインタフェース１１、メモリ３との間
でデータを入出力するメモリインタフェース１４、ＰＣ
Ｉバス２１に接続されるデバイスからの要求に応じてデ
ータを入出力するＰＣＩインタフェース１２、およびＤ
ＭＡバス２２に接続されるデバイスからの要求に応じて
データをＤＭＡ転送するＤＭＡインタフェース１３が、
内部バスで接続された構成である。
【００１１】また、プロセッサ２、ＰＣＩバス２１およ
びＤＭＡバス２２からの要求を調停してメモリインタフ
ェース１４に要求を引き渡すアービタ１５も設けられて
いる。なお、図１に示す内部バスにおいて、実線はコマ
ンド／ライトデータバスを示し、破線はリードデータバ
スを示す。
びＤＭＡバス２２からの要求を調停してメモリインタフ
ェース１４に要求を引き渡すアービタ１５も設けられて
いる。なお、図１に示す内部バスにおいて、実線はコマ
ンド／ライトデータバスを示し、破線はリードデータバ
スを示す。
【００１２】図２は、ＰＣＩバス２１からのバースト転
送要求に応じて、内部バスにおいて同期転送が行われる
様子を示すタイミング図である。図３は、ＰＣＩバス２
１からのバースト転送要求に応じて、内部バスにおいて
非同期転送が行われる様子を示すタイミング図である。
図４は、図２および図３に示された各信号の機能を示す
説明図である。図２および図３に示すように、内部バス
クロック（ＣＬＫ）とＰＣＩバスクロック（ＰＣＩＣＬ
Ｋ）の周波数は異なっている。
送要求に応じて、内部バスにおいて同期転送が行われる
様子を示すタイミング図である。図３は、ＰＣＩバス２
１からのバースト転送要求に応じて、内部バスにおいて
非同期転送が行われる様子を示すタイミング図である。
図４は、図２および図３に示された各信号の機能を示す
説明図である。図２および図３に示すように、内部バス
クロック（ＣＬＫ）とＰＣＩバスクロック（ＰＣＩＣＬ
Ｋ）の周波数は異なっている。
【００１３】ＰＣＩバス２１に接続されたデバイスは、
メモリ３のデータを要求するときに、ＰＣＩバス多重ア
ドレス／データ（ＰＣＩＡＤ）ラインにＰＣＩインタフ
ェース１２を指定するアドレスを出力するとともに、Ｆ
ＲＡＭＥ（サイクル開始信号）を立ち下げる。その後、
ＩＲＤＹ（イニシエータレディ信号）を立ち下げる。
メモリ３のデータを要求するときに、ＰＣＩバス多重ア
ドレス／データ（ＰＣＩＡＤ）ラインにＰＣＩインタフ
ェース１２を指定するアドレスを出力するとともに、Ｆ
ＲＡＭＥ（サイクル開始信号）を立ち下げる。その後、
ＩＲＤＹ（イニシエータレディ信号）を立ち下げる。
【００１４】ＰＣＩインタフェース１２は、要求を認識
すると、ＤＥＶＳＥＬ（アドレス応答信号）を立ち下げ
る。そして、内部バスを介してメモリ３のデータを読み
出すフェーズに入る。
すると、ＤＥＶＳＥＬ（アドレス応答信号）を立ち下げ
る。そして、内部バスを介してメモリ３のデータを読み
出すフェーズに入る。
【００１５】図２に示す同期転送では、メモリ３からの
データは、内部クロックに同期してＤＡＴＡ（内部バス
データ）として内部バスに出力される。ＰＣＩインタフ
ェース１２は、内部バス上のデータを取り込む。そし
て、ＰＣＩバスにおけるＴＲＤＹ（ターゲットレディ信
号）を立ち下げるとともに、ＰＣＩＣＬＫに同期してデ
ータをＰＣＩＡＤラインに出力する。なお、図２におい
て、２本の破線の間が、同期転送が行われている期間を
示す。
データは、内部クロックに同期してＤＡＴＡ（内部バス
データ）として内部バスに出力される。ＰＣＩインタフ
ェース１２は、内部バス上のデータを取り込む。そし
て、ＰＣＩバスにおけるＴＲＤＹ（ターゲットレディ信
号）を立ち下げるとともに、ＰＣＩＣＬＫに同期してデ
ータをＰＣＩＡＤラインに出力する。なお、図２におい
て、２本の破線の間が、同期転送が行われている期間を
示す。
【００１６】この実施の形態では、内部バスに、同期転
送か非同期転送かを示すＳＹＮＣ（返送データ同期転送
要求信号）と、ＤＴＡＣＫ（非同期転送時のハンドシェ
−ク用の信号）とが追加されている。同期転送時には、
図２に示すように、内部バスにおけるデータ転送開始時
にＳＹＮＣがアクティブ（ローレベル）にされる。
送か非同期転送かを示すＳＹＮＣ（返送データ同期転送
要求信号）と、ＤＴＡＣＫ（非同期転送時のハンドシェ
−ク用の信号）とが追加されている。同期転送時には、
図２に示すように、内部バスにおけるデータ転送開始時
にＳＹＮＣがアクティブ（ローレベル）にされる。
【００１７】図３に示す非同期転送では、メモリインタ
フェース１４は、内部バスデータを出力したときにＤＴ
Ｓ（内部バスデータ有効信号）をアクティブ（ローレベ
ル）にする。それを検出したＰＣＩインタフェース１２
は、内部バス上のデータを取り込み、ＤＴＡＣＫを立ち
下げる。そして、ＰＣＩバスにおけるＴＲＤＹを立ち下
げるとともに、内部バスから取り込んだデータをＰＣＩ
ＣＬＫに同期してＰＣＩＡＤラインに出力する。なお、
メモリインタフェース１４は、ＤＴＡＣＫが立ち下がっ
たことを検出するとＤＴＳを立ち上げる。図３におい
て、破線は、非同期転送が行われている区間を示す。
フェース１４は、内部バスデータを出力したときにＤＴ
Ｓ（内部バスデータ有効信号）をアクティブ（ローレベ
ル）にする。それを検出したＰＣＩインタフェース１２
は、内部バス上のデータを取り込み、ＤＴＡＣＫを立ち
下げる。そして、ＰＣＩバスにおけるＴＲＤＹを立ち下
げるとともに、内部バスから取り込んだデータをＰＣＩ
ＣＬＫに同期してＰＣＩＡＤラインに出力する。なお、
メモリインタフェース１４は、ＤＴＡＣＫが立ち下がっ
たことを検出するとＤＴＳを立ち上げる。図３におい
て、破線は、非同期転送が行われている区間を示す。
【００１８】このように、非同期転送では、ＤＴＳとＤ
ＴＡＣＫのハンドシェ−クによって、メモリ３からＰＣ
Ｉインタフェース１２にデータが転送される。そして、
ＰＣＩインタフェース１２は、内部バスから取り込んだ
データを、直ちに（スルーで）ＰＣＩバス２１に送出す
る。つまり、同期転送では、ＰＣＩインタフェース１２
は、内部バスクロックに同期して取り込んだデータを一
旦蓄積し、それらのデータをＰＣＩＣＬＫに同期してＰ
ＣＩバス２１に出力するというクロックの乗せ換えを行
うが、非同期転送ではクロックの乗せ換えは内部バス上
で行われることになる。
ＴＡＣＫのハンドシェ−クによって、メモリ３からＰＣ
Ｉインタフェース１２にデータが転送される。そして、
ＰＣＩインタフェース１２は、内部バスから取り込んだ
データを、直ちに（スルーで）ＰＣＩバス２１に送出す
る。つまり、同期転送では、ＰＣＩインタフェース１２
は、内部バスクロックに同期して取り込んだデータを一
旦蓄積し、それらのデータをＰＣＩＣＬＫに同期してＰ
ＣＩバス２１に出力するというクロックの乗せ換えを行
うが、非同期転送ではクロックの乗せ換えは内部バス上
で行われることになる。
【００１９】図５は、ＰＣＩバス２１からのシングル転
送要求に応じて、同期転送が行われる様子を示すタイミ
ング図である。図６は、ＰＣＩバス２１からのシングル
転送要求に応じて、非同期転送が行われる様子を示すタ
イミング図である。図５に示す同期転送では、ＰＣＩイ
ンタフェース１２は、内部バスクロックに同期して取り
込んだデータを一旦蓄積し、そのデータをＰＣＩＣＬＫ
に同期してＰＣＩバス２１に出力する。図６に示す非同
期転送では、内部バスから取り込んだデータを、スルー
でＰＣＩバス２１に送出する。
送要求に応じて、同期転送が行われる様子を示すタイミ
ング図である。図６は、ＰＣＩバス２１からのシングル
転送要求に応じて、非同期転送が行われる様子を示すタ
イミング図である。図５に示す同期転送では、ＰＣＩイ
ンタフェース１２は、内部バスクロックに同期して取り
込んだデータを一旦蓄積し、そのデータをＰＣＩＣＬＫ
に同期してＰＣＩバス２１に出力する。図６に示す非同
期転送では、内部バスから取り込んだデータを、スルー
でＰＣＩバス２１に送出する。
【００２０】ＰＣＩバス２１から要求が発生した場合、
その要求がメモリ３へのライトアクセスであれば、ＰＣ
Ｉインタフェース１２がライトコマンドとライトデータ
を受け取ると、ＰＣＩバス２１を開放することができ
る。しかし、リードアクセスの場合には、要求が発生し
てから、メモリ３からのリードデータが返ってくるま
で、ＰＣＩバス２１は占有されたままになっている。そ
こで、リードデータを少しでも早く返送する方法とし
て、この実施の形態では、同期転送と非同期転送とをダ
イナミックに切り替えることにする。
その要求がメモリ３へのライトアクセスであれば、ＰＣ
Ｉインタフェース１２がライトコマンドとライトデータ
を受け取ると、ＰＣＩバス２１を開放することができ
る。しかし、リードアクセスの場合には、要求が発生し
てから、メモリ３からのリードデータが返ってくるま
で、ＰＣＩバス２１は占有されたままになっている。そ
こで、リードデータを少しでも早く返送する方法とし
て、この実施の形態では、同期転送と非同期転送とをダ
イナミックに切り替えることにする。
【００２１】図２および図３のタイミング図を比較する
と、バースト転送では、データの一時蓄積およびクロッ
ク乗せ換え時間（ＰＣＩＣＬＫ５〜８の間）を考慮して
も、図２に示す同期転送の方がＰＣＩバス２１にリード
データを早く返送できることがわかる。図２および図３
に示す例では１バーストを４ワードとしているが、１バ
ーストにおける転送データ数を増やすと、差はさらに大
きくなる。
と、バースト転送では、データの一時蓄積およびクロッ
ク乗せ換え時間（ＰＣＩＣＬＫ５〜８の間）を考慮して
も、図２に示す同期転送の方がＰＣＩバス２１にリード
データを早く返送できることがわかる。図２および図３
に示す例では１バーストを４ワードとしているが、１バ
ーストにおける転送データ数を増やすと、差はさらに大
きくなる。
【００２２】また、図５および図６のタイミング図を比
較すると、シングル転送の場合には、図６に示す非同期
転送の方がＰＣＩバス２１にリードデータを早く返送で
きることがわかる。なお、図２、図３、図５および図６
において、曲線による切断線は途中省略であることを示
す。よって、ＰＣＩＣＬＫに付されたクロック番号は連
続番号となっているが、厳密には、切断線の両側で不連
続番号になる。
較すると、シングル転送の場合には、図６に示す非同期
転送の方がＰＣＩバス２１にリードデータを早く返送で
きることがわかる。なお、図２、図３、図５および図６
において、曲線による切断線は途中省略であることを示
す。よって、ＰＣＩＣＬＫに付されたクロック番号は連
続番号となっているが、厳密には、切断線の両側で不連
続番号になる。
【００２３】以上のことから、この実施の形態では、Ｐ
ＣＩインタフェース１２は、ＰＣＩバス２１からリード
アクセスがあった場合に、そのアクセスがシングルリー
ドアクセスなのかバーストリードアクセスなのかを判定
するように構成する。そして、バーストリードアクセス
時には同期転送でリードデータを返送するようにメモリ
インタフェース１４に要求し、シングルリードアクセス
時には非同期転送でリードデータを返送するようにメモ
リインタフェース１４に要求するように構成する。
ＣＩインタフェース１２は、ＰＣＩバス２１からリード
アクセスがあった場合に、そのアクセスがシングルリー
ドアクセスなのかバーストリードアクセスなのかを判定
するように構成する。そして、バーストリードアクセス
時には同期転送でリードデータを返送するようにメモリ
インタフェース１４に要求し、シングルリードアクセス
時には非同期転送でリードデータを返送するようにメモ
リインタフェース１４に要求するように構成する。
【００２４】以下、図２および図６を参照してＰＣＩイ
ンタフェース１２の動作をさらに詳しく説明する。ＰＣ
Ｉバス２１に接続されたデバイスは、メモリ３のデータ
を要求するときに、ＰＣＩＡＤラインにＰＣＩインタフ
ェース１２を指定するアドレスを出力するとともに、Ｆ
ＲＡＭＥ信号を立ち下げる。その後、ＩＲＤＹを立ち下
げる。このとき、デバイスは、バーストリードアクセス
ではＦＲＡＭＥ信号を２ＰＣＩＣＬＫ分以上ローレベル
を維持し、シングルリードアクセスではＦＲＡＭＥ信号
を１ＰＣＩＣＬＫ分（アドレスフェーズの期間）だけロ
ーレベルにする。よって、ＰＣＩインタフェース１２
は、ＦＲＡＭＥ信号がＰＣＩＣＬＫの１クロック分のみ
出力された場合にはシングルリードアクセスと判断で
き、２クロック分以上出力された場合にはバーストリー
ドアクセスと判断できる。
ンタフェース１２の動作をさらに詳しく説明する。ＰＣ
Ｉバス２１に接続されたデバイスは、メモリ３のデータ
を要求するときに、ＰＣＩＡＤラインにＰＣＩインタフ
ェース１２を指定するアドレスを出力するとともに、Ｆ
ＲＡＭＥ信号を立ち下げる。その後、ＩＲＤＹを立ち下
げる。このとき、デバイスは、バーストリードアクセス
ではＦＲＡＭＥ信号を２ＰＣＩＣＬＫ分以上ローレベル
を維持し、シングルリードアクセスではＦＲＡＭＥ信号
を１ＰＣＩＣＬＫ分（アドレスフェーズの期間）だけロ
ーレベルにする。よって、ＰＣＩインタフェース１２
は、ＦＲＡＭＥ信号がＰＣＩＣＬＫの１クロック分のみ
出力された場合にはシングルリードアクセスと判断で
き、２クロック分以上出力された場合にはバーストリー
ドアクセスと判断できる。
【００２５】図２および図６に示すように、ＰＣＩイン
タフェース１２は、要求を認識すると、ＤＥＶＳＥＬ
（アドレス応答信号）を立ち下げる。そして、内部バス
を介してメモリ３のデータを読み出すフェーズに入る。
このとき、バーストリードアクセスであれば図２に示す
ように同期転送で内部バスからデータを取り込む。
タフェース１２は、要求を認識すると、ＤＥＶＳＥＬ
（アドレス応答信号）を立ち下げる。そして、内部バス
を介してメモリ３のデータを読み出すフェーズに入る。
このとき、バーストリードアクセスであれば図２に示す
ように同期転送で内部バスからデータを取り込む。
【００２６】図２に示す同期転送において、ＰＣＩイン
タフェース１２は、まず、ＡＤ（内部バスアドレス）に
メモリ３の該当アドレスを出力し、ＡＤＳ（内部バスア
ドレス有効信号）をアクティブ（ローレベル）にする。
このとき、Ｒ／Ｗ（リード／ライト信号）を、リードを
示すハイレベルにする。また、メモリインタフェース１
４に同期転送を要求するためにＳＹＮＣをアクティブ
（ローレベル）にする。なお、他のインタフェースが内
部バスを使用していたときには、アービタ１５によっ
て、ＰＣＩインタフェース１２の内部バスアクセスは待
たされる。
タフェース１２は、まず、ＡＤ（内部バスアドレス）に
メモリ３の該当アドレスを出力し、ＡＤＳ（内部バスア
ドレス有効信号）をアクティブ（ローレベル）にする。
このとき、Ｒ／Ｗ（リード／ライト信号）を、リードを
示すハイレベルにする。また、メモリインタフェース１
４に同期転送を要求するためにＳＹＮＣをアクティブ
（ローレベル）にする。なお、他のインタフェースが内
部バスを使用していたときには、アービタ１５によっ
て、ＰＣＩインタフェース１２の内部バスアクセスは待
たされる。
【００２７】メモリインタフェース１４は、ＡＤのアド
レスを検知したら、ＳＹＮＣによって同期転送が要求さ
れているのか非同期転送が要求されているのかを判断す
る。この場合には、同期転送が要求されているので、メ
モリ３から所定の転送数分だけデータを読み出し、ＣＬ
Ｋに同期してデータ（ＤＡＴＡ）を内部バスに出力す
る。また、ＤＴＳ（内部バスデータ有効信号）をローレ
ベルにする。また、最終データについてＥＯＤ（最終デ
ータ表示信号）をアクティブ（ローレベル）にする。
レスを検知したら、ＳＹＮＣによって同期転送が要求さ
れているのか非同期転送が要求されているのかを判断す
る。この場合には、同期転送が要求されているので、メ
モリ３から所定の転送数分だけデータを読み出し、ＣＬ
Ｋに同期してデータ（ＤＡＴＡ）を内部バスに出力す
る。また、ＤＴＳ（内部バスデータ有効信号）をローレ
ベルにする。また、最終データについてＥＯＤ（最終デ
ータ表示信号）をアクティブ（ローレベル）にする。
【００２８】ＰＣＩインタフェース１２は、内部バスか
ら各データを取り込んでクロック乗せ換えのために一旦
蓄積する。そして、ＥＯＤを検出すると、ＰＣＩバス２
１において、ＴＲＤＹをローレベルにして、ＰＣＩＣＬ
Ｋに同期してデータをＰＣＩＡＤラインに出力する。全
てのデータ出力が完了したら、ＴＲＤＹをハイレベルに
する。
ら各データを取り込んでクロック乗せ換えのために一旦
蓄積する。そして、ＥＯＤを検出すると、ＰＣＩバス２
１において、ＴＲＤＹをローレベルにして、ＰＣＩＣＬ
Ｋに同期してデータをＰＣＩＡＤラインに出力する。全
てのデータ出力が完了したら、ＴＲＤＹをハイレベルに
する。
【００２９】ＰＣＩインタフェース１２は、ＰＣＩバス
２１からの要求がシングルリードアクセスであることを
検知すると、図６に示すように非同期転送で内部バスか
らデータを取り込む。図６に示す非同期転送において、
ＰＣＩインタフェース１２は、まず、ＡＤにメモリ３の
該当アドレスを出力し、ＡＤＳをアクティブにする。こ
のとき、Ｒ／Ｗを、リードを示すハイレベルにする。ま
た、メモリインタフェース１４に非同期転送を要求する
ために、ＳＹＮＣを非アクティブ（ハイレベル）に維持
する。
２１からの要求がシングルリードアクセスであることを
検知すると、図６に示すように非同期転送で内部バスか
らデータを取り込む。図６に示す非同期転送において、
ＰＣＩインタフェース１２は、まず、ＡＤにメモリ３の
該当アドレスを出力し、ＡＤＳをアクティブにする。こ
のとき、Ｒ／Ｗを、リードを示すハイレベルにする。ま
た、メモリインタフェース１４に非同期転送を要求する
ために、ＳＹＮＣを非アクティブ（ハイレベル）に維持
する。
【００３０】メモリインタフェース１４は、ＡＤのアド
レスを検知したら、ＳＹＮＣによって同期転送が要求さ
れているのか非同期転送が要求されているのかを判断す
る。この場合には、非同期転送が要求されているので、
メモリ３から１ワードだけデータを読み出し、データ
（ＤＡＴＡ）を内部バスに出力する。同時に、ＤＴＳを
アクティブにする。
レスを検知したら、ＳＹＮＣによって同期転送が要求さ
れているのか非同期転送が要求されているのかを判断す
る。この場合には、非同期転送が要求されているので、
メモリ３から１ワードだけデータを読み出し、データ
（ＤＡＴＡ）を内部バスに出力する。同時に、ＤＴＳを
アクティブにする。
【００３１】ＰＣＩインタフェース１２は、ＤＴＳがロ
ーレベルになったことを検知すると、内部バスからデー
タを取り込む。そして、ＤＴＡＣＫをアクティブにす
る。また、内部バスから取り込んだデータをＰＣＩＡＤ
ラインに出力し、ＴＲＤＹをローレベルにする。なお、
メモリインタフェース１４は、ＤＴＡＣＫがローレベル
になったことを検知すると、ＤＴＳを立ち上げる。ま
た、ＰＣＩインタフェース１２は、ＤＴＳがハイレベル
になったことを検知すると、ＤＴＡＣＫを立ち上げる。
ーレベルになったことを検知すると、内部バスからデー
タを取り込む。そして、ＤＴＡＣＫをアクティブにす
る。また、内部バスから取り込んだデータをＰＣＩＡＤ
ラインに出力し、ＴＲＤＹをローレベルにする。なお、
メモリインタフェース１４は、ＤＴＡＣＫがローレベル
になったことを検知すると、ＤＴＳを立ち上げる。ま
た、ＰＣＩインタフェース１２は、ＤＴＳがハイレベル
になったことを検知すると、ＤＴＡＣＫを立ち上げる。
【００３２】以上のように、この実施の形態では、ＰＣ
Ｉインタフェース１２は、ＰＣＩバスからの要求がバー
ストリードアクセスであるのかシングルリードアクセス
であるのかを判断し、バーストリードアクセスであれ
ば、内部バスから同期転送でデータを入力し、クロック
乗せ換えを行ってデータをＰＣＩバス２１に送出する。
また、シングルリードアクセスであれば、内部バスから
非同期転送でデータを入力し、内部バス上でクロック乗
せ換えを行って、スルーでデータをＰＣＩバス２１に送
出する。すなわち、バーストリードアクセスとシングル
リードアクセスとに応じて内部バス転送方式をダイナミ
ックに切り替える。
Ｉインタフェース１２は、ＰＣＩバスからの要求がバー
ストリードアクセスであるのかシングルリードアクセス
であるのかを判断し、バーストリードアクセスであれ
ば、内部バスから同期転送でデータを入力し、クロック
乗せ換えを行ってデータをＰＣＩバス２１に送出する。
また、シングルリードアクセスであれば、内部バスから
非同期転送でデータを入力し、内部バス上でクロック乗
せ換えを行って、スルーでデータをＰＣＩバス２１に送
出する。すなわち、バーストリードアクセスとシングル
リードアクセスとに応じて内部バス転送方式をダイナミ
ックに切り替える。
【００３３】従って、バーストリードアクセスでのデー
タ転送速度を低下させずに、シングルリードアクセスの
速度を向上させることができる。このようなデータ転送
方式を実現するために、従前の方式に対して追加された
信号は２つ（ＳＹＮＣとＤＴＡＣＫ）だけなので、シス
テム内で配線ができず本方式を実現できないといった不
都合はない。
タ転送速度を低下させずに、シングルリードアクセスの
速度を向上させることができる。このようなデータ転送
方式を実現するために、従前の方式に対して追加された
信号は２つ（ＳＹＮＣとＤＴＡＣＫ）だけなので、シス
テム内で配線ができず本方式を実現できないといった不
都合はない。
【００３４】なお、バーストリードアクセスの速度を優
先するために内部バスデータ転送方式を同期方式に固定
してしまうと、シングルリードアクセスの速度が上がら
ない。その場合、シングルリードアクセスが頻発するよ
うなシステムでは、全体としてのデータ転送速度が低下
してしまう。また、頻発するシングルリードアクセスの
速度を優先するために内部バスデータ転送方式を非同期
方式に固定してしまうと、バーストリードアクセスの速
度が低下してしまう。しかし、本方式によれば、そのよ
うな問題が生ずることはない。
先するために内部バスデータ転送方式を同期方式に固定
してしまうと、シングルリードアクセスの速度が上がら
ない。その場合、シングルリードアクセスが頻発するよ
うなシステムでは、全体としてのデータ転送速度が低下
してしまう。また、頻発するシングルリードアクセスの
速度を優先するために内部バスデータ転送方式を非同期
方式に固定してしまうと、バーストリードアクセスの速
度が低下してしまう。しかし、本方式によれば、そのよ
うな問題が生ずることはない。
【００３５】上記の実施の形態では、外部バスとしてＰ
ＣＩバス２１を例にとったが、本方式はＰＣＩバス２１
を用いたシステムに限らず、内部バスクロックと外部バ
スクロックとが独立しているどのようなシステムにも適
用することができる。なお、クロック乗せ換え部分（上
の例ではＰＣＩインタフェース１２）においてデータの
一時蓄積のためのバッファを節約する必要がある場合に
は、バースト転送時に図３に示すような非同期転送を用
いてもよい。
ＣＩバス２１を例にとったが、本方式はＰＣＩバス２１
を用いたシステムに限らず、内部バスクロックと外部バ
スクロックとが独立しているどのようなシステムにも適
用することができる。なお、クロック乗せ換え部分（上
の例ではＰＣＩインタフェース１２）においてデータの
一時蓄積のためのバッファを節約する必要がある場合に
は、バースト転送時に図３に示すような非同期転送を用
いてもよい。
【００３６】
【発明の効果】本発明によれば、データ転送方式を、外
部バスに接続されたデバイスからの要求がバーストアク
セスであるのかシングルアクセスであるのかを判定し、
バーストアクセスであれば同期転送によって内部バスを
介してデータを入力し、シングルアクセスであれば非同
期転送によって内部バスを介してデータを入力するイン
タフェース手段を備えた構成としたので、バーストモー
ドによるデータ転送速度を低下させずに、シングルモー
ドでのデータ転送速度を向上させることができる効果が
ある。
部バスに接続されたデバイスからの要求がバーストアク
セスであるのかシングルアクセスであるのかを判定し、
バーストアクセスであれば同期転送によって内部バスを
介してデータを入力し、シングルアクセスであれば非同
期転送によって内部バスを介してデータを入力するイン
タフェース手段を備えた構成としたので、バーストモー
ドによるデータ転送速度を低下させずに、シングルモー
ドでのデータ転送速度を向上させることができる効果が
ある。
【図１】 メモリコントローラの構成を示すブロック図
である。
である。
【図２】 バースト転送要求に応じて同期転送が行われ
る様子を示すタイミング図である。
る様子を示すタイミング図である。
【図３】 バースト転送要求に応じて非同期転送が行わ
れる様子を示すタイミング図である。
れる様子を示すタイミング図である。
【図４】 図２および図３に示された各信号の機能を示
す説明図である。
す説明図である。
【図５】 シングル転送要求に応じて同期転送が行われ
る様子を示すタイミング図である。
る様子を示すタイミング図である。
【図６】 シングル転送要求に応じて非同期転送が行わ
れる様子を示すタイミング図である。
れる様子を示すタイミング図である。
１ メモリシステム
２ プロセッサ
３ メモリ
１１ プロセッサインタフェース
１２ ＰＣＩインタフェース
１３ ＤＭＡインタフェース
１４ メモリインタフェース
１５ アービタ
２１ ＰＣＩバス
２２ ＤＭＡバス
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 江尻 雅晴
東京都港区芝五丁目７番１号 日本電気
株式会社内
(56)参考文献 特開 昭61−59563（ＪＰ，Ａ)
特開 昭63−113750（ＪＰ，Ａ)
特開 平５−12197（ＪＰ，Ａ)
特開 平９−282274（ＪＰ，Ａ)
特開 平11−39257（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 13/36 310
G06F 13/16 520
G06F 13/28 310
G06F 13/42 340
Claims (6)
- 【請求項１】 内部バスに関するクロックと外部バスに
関するクロックとが独立し、外部バスに接続されたデバ
イスからの要求に応じて内部バスを介してメモリからデ
ータを入力し、入力したデータを外部バスに接続された
デバイスに供給するデータ転送方式において、 外部バスおよび内部バスに接続され、同期転送時には内
部バスから入力したデータを一時格納して最終データを
入力したら外部バスを介して前記デバイスにデータを出
力し、非同期転送時には内部バスから入力したデータを
直ちに外部バスを介して前記デバイスに出力し、前記デ
バイスからの要求がバーストアクセスであるのかシング
ルアクセスであるのかを判定し、バーストアクセスであ
れば同期転送によって内部バスを介して前記メモリから
データを入力し、シングルアクセスであれば非同期転送
によって内部バスを介して前記メモリからデータを入力
するインタフェース手段を備えたことを特徴とするデー
タ転送方式。 - 【請求項２】 内部バスには、データ発生側とインタフ
ェース手段との間で非同期転送時に用いられるハンドシ
ェーク用の信号線、および同期／非同期を示す信号線が
配されている請求項１記載のデータ転送方式。 - 【請求項３】 外部バスはＰＣＩバスであり、インタフ
ェース手段はＰＣＩインタフェースである請求項２記載
のデータ転送方式。 - 【請求項４】 ＰＣＩインタフェースは、ＦＲＡＭＥ信
号オン後のオン期間の長さによって同期転送を用いるの
か非同期転送を用いるのか決定する請求項３記載のデー
タ転送方式。 - 【請求項５】 ＰＣＩインタフェースは、同期転送を用
いることに決定した場合には同期／非同期を示す信号線
の状態を同期状態とし、データ発生側では、その信号の
状態に応じて内部クロックに同期してデータを内部バス
に出力するのかハンドシェーク用の信号線を用いてデー
タを内部バスに出力するのか決定する請求項４記載のデ
ータ転送方式。 - 【請求項６】 インタフェース手段は、バーストリード
アクセスとシングルリードアクセスとに応じて同期転送
と非同期転送とをダイナミックに切り替える 請求項１か
ら請求項５のうちのいずれか１項に記載のデータ転送方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15966999A JP3420114B2 (ja) | 1999-06-07 | 1999-06-07 | データ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15966999A JP3420114B2 (ja) | 1999-06-07 | 1999-06-07 | データ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000347989A JP2000347989A (ja) | 2000-12-15 |
| JP3420114B2 true JP3420114B2 (ja) | 2003-06-23 |
Family
ID=15698756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15966999A Expired - Fee Related JP3420114B2 (ja) | 1999-06-07 | 1999-06-07 | データ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3420114B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5173751B2 (ja) | 2008-11-10 | 2013-04-03 | パナソニック株式会社 | 同期・非同期制御部を有するコンピュータシステム |
| EP2196916A1 (en) * | 2008-12-12 | 2010-06-16 | IHP GmbH-Innovations for High Performance Microelectronics / Leibniz-Institut für innovative Mikroelektronik | GALS circuit block and GALS circuit device suitable for bursty data transfer |
| KR101670055B1 (ko) * | 2010-08-30 | 2016-11-09 | 삼성전자 주식회사 | 디지털 영상 처리 장치의 제어 방법, 상기 방법을 적용한 디지털 영상 처리 장치, 상기 디지털 영상 처리 장치를 포함하는 통신 시스템 |
| KR102460750B1 (ko) * | 2018-02-13 | 2022-10-31 | 삼성전기주식회사 | Ois 기능을 갖는 카메라 장치 및 그 통신 방법 |
-
1999
- 1999-06-07 JP JP15966999A patent/JP3420114B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000347989A (ja) | 2000-12-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |