JPH06324988A - 非多重化非同期アドレス／データ・バス・システムを使用するデータ処理システム - Google Patents

Abstract

(57)【要約】 【目的】 大幅な設計変更することなく、改良された素
子を導入することのできるデータ処理システムを提供す
る。 【構成】 アドレス・バスおよびデータ・バスを含むシ
ステム・バスをもつデータ処理システムの複数の異なる
装置間でアドレスおよびデータ転送を実行する方法。こ
のシステムは、調停フェーズ、アドレス転送フェーズ、
およびデータ転送フェーズ動作を使用する。これらのフ
ェーズでは、そのような装置のうち複数に対して、非多
重化非同期動作を使用し、適切な優先順位に基づいてパ
イプライン的にアドレスおよびデータ転送を実行できる
ようにするために、固有のハンドシェイク信号を使用す
る必要がある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、全体としては、複数の
プロセッサ・ボードを使用するデータ処理システムに関
し、特に、非多重化非同期動作システム・アドレス／デ
ータ・バスを使用するシステムと、システム・バス上の
調停フェーズ動作、アドレス転送フェーズ動作、および
データ転送フェーズ動作をパイプライン的に処理するた
めにシステム・バスにアクセスする装置が固有のハンド
シェイク制御信号を使用しなければならないシステム・
バス制御に関する。

【０００２】

【従来の技術】多数のデータ処理システムは、システム
のそれぞれのプロセッサが異なる処理タスクを同時に実
行できるようにする多重プロセッサ・ボードを使用して
いる。そのようなシステムでは、プロセッサと、メモリ
装置や様々な入出力（Ｉ／Ｏ）装置などのバス上のその
他の装置との間のアドレスおよびデータ転送を処理する
ために、適切な共用システム・アドレス／データ・バス
とシステム・バス制御が必要である。そのようなバス・
システムは通常、同期式に制御されるので、そのような
装置の動作の相互作用を共通のバス・システム上で効果
的に処理することができる。バス上の様々な装置は、改
良された性能特性を提供するように再設計することが可
能である。たとえば、装置の動作速度は、動作がより迅
速に完了するように改良することができる。そのような
改良された構成要素は数回にわたって連続的に生成され
ることが多い。そのような改良では通常、バス・システ
ムを最初に設計した際の動作速度と異なる動作速度をも
つ装置間のアドレスおよびデータ転送を適切に処理でき
るようにバス・システムを大幅に再設計する必要があ
る。

【０００３】さらに、そのような同期動作システムで
は、他の装置がバスの制御を獲得して、タスクを実行で
きるようにするために、システム・バス上のアドレスお
よびデータ転送のためにバス・システムへのアクセスを
競合する装置間の調停を、該バスの制御のもとで各装置
ごとに完了しておく必要がある。あるいは、複数の装置
の動作を適切にインタリーブし、１つの装置がバス・シ
ステムをアドレス転送に使用するのと同時に他の装置が
バスをデータ転送に使用でき、バス・システムへのアク
セスを競合する装置間の優先権が活動化されないかぎり
いずれの動作も実行されないようにする必要がある。

【０００４】改良された構成要素がバス・システムで使
用可能になった際に大幅な再設計を必要としないバス・
システムおよびそのバス制御を提供することによって、
バス・システムとその動作を設計した後、改良されたシ
ステム構成要素設計が数回にわたって連続的に生成され
ても、そのシステムおよび動作をそのまま使用すること
ができ、かつそれらが旧式にならないようにすることが
好ましい。さらに、それぞれのプロセッサにそれぞれの
処理タスクを効率的に制御された方法で実行させるため
に、調停、アドレス転送、およびデータ転送動作を同時
に実行できるバス・システムを提供することが好まし
い。

【０００５】

【課題を解決するための手段】本発明によれば、マルチ
プロセッサ・データ処理システムによって、バス・シス
テムを非多重化非同期式に操作するのに適したバス制御
をもつアドレス／データ・バス・システムを介して複数
のプロセッサ・ボードとメモリと入出力装置との間の通
信が可能になる。そのような操作は、固有のハンドシェ
イク信号を使用する。これらの信号によって、プロセッ
サは、そのそれぞれが、効果的で、効率的に制御された
パイプライン処理によって、個々の処理タスクに対して
個々の動作フェーズを実行できるように、動作の調停フ
ェーズからアドレス転送フェーズに移り、アドレス転送
フェーズからデータ転送フェーズに移ることができる。
そのような方法を使用することによって、そのようなバ
ス・システムは、データ処理システムで以後、改良され
た性能特性をもつプロセッサ・メモリもしくは入出力装
置、またはその両方を使用する場合でも、再設計なしで
そのまま使用することができる。

【０００６】

【実施例】図１のブロック図から分かるように、本発明
によるシステム・バス１０は、それぞれが１つのマイク
ロプロセッサ・ボード１１に関連する１つまたは複数の
アドレス／データ・バス制御および転送装置１２を介し
て、１つまたは複数のマイクロプロセッサ・ボード１１
と、１つまたは複数のメイン・メモリ・モジュール１３
と、１つまたは複数の入出力装置１５との間のアドレス
およびデータ転送を処理する図示された特定の実施例に
使用される。アドレスおよびデータ転送は、システム・
バス上で、メモリ・モジュール１３に対し、１つまたは
複数のメモリ・バス・インタフェース装置１４を介して
行われる。システム・バス１０は、入出力アドレス／デ
ータ転送インタフェース装置１６およびローカル入出力
バス１７を介して入出力装置１５と通信する。

【０００７】図２は、１対のマイクロプロセッサ装置１
８Ａおよび１８Ｂを含む典型的なマイクロプロセッサ・
ボード１１の詳細なブロック図である。各マイクロプロ
セッサ装置は、たとえば、中央処理装置、キャッシュ・
メモリ、および当業者に周知のその他の関連する処理論
理装置を含むことができる。

【０００８】マイクロプロセッサ・ボード１１は、ロー
カル・アドレス・バス２２Ａおよびローカル・データ・
バス２２Ｂを備えたローカル・バス・システム２２を介
して相互に通信する複数のマイクロプロセッサ・ボード
のうち１つを表している。処理ボードはさらに、システ
ム・アドレス・バス１０Ａおよびシステム・データ・バ
ス１０Ｂを備えたシステム・バス１０と、ローカル・バ
ス・システム２２を介して通信する。図１のバス・アド
レス／データ・バス転送および制御装置１２は、それぞ
れ、アドレス転送経路２４およびデータ転送経路２５を
制御する調停およびアドレス制御装置（ＡＡＣＵ）２６
ならびにデータ制御装置（ＤＣＵ）２７を備えている。
バス・アドレス／データ・バス転送および制御装置１２
は、バス「ガスケット」と呼ぶこともある。バス・ガス
ケットは、アドレス転送経路２４、データ転送経路２
５、調停およびアドレス制御装置（ＡＡＣＵ）２６、お
よびデータ制御装置（ＤＣＵ）２７を含む。ＡＡＣＵ
２６およびＤＣＵ ２７の動作は、それぞれハンドシェ
イク制御回線３７および３９を介して、マイクロプロセ
ッサ・ボード１１のプロセッサによって制御される。

【０００９】アドレス転送経路２４は、アドレス・エラ
ーを判断するパリティ論理機構２８と、説明している特
定の実施例で３２ビット・アドレスを３２ビット・ロー
カル・アドレス・バス２２Ａから３２ビット・システム
・アドレス・バス１０Ａまで転送するアドレス・バス・
トランシーバ論理機構（ＡＢＴＬ）２９を含む。アドレ
ス転送経路２４の動作は、制御回線３５を介してＡＡＣ
Ｕ ２６から供給される制御信号によって制御される。
制御回線３８および４０上の、ＡＡＣＵ ２６およびＤ
ＰＵ ２７からの他の制御信号は、システムの他のプロ
セッサ・ボードＡＡＣＵおよびＤＣＵ装置と通信する。

【００１０】データ転送経路２５は、両方向２：１マル
チプレクサ（ＭＵＸ）装置３０を含む。マルチプレクサ
装置３０は、ローカル６４ビット・データ・バス２２Ｂ
から順次供給される２つの６４ビット・データ・ワード
を受け取り、そのような２つの６４ビット・データ・ワ
ードをそれぞれ、従来のエラー検査および補正（ＥＣ
Ｃ）装置３１および３２と、データ・バス・トランシー
バ論理（ＤＢＴＬ）装置３３および３４を介して、１２
８ビット・システム・データ・バス１０Ｂと並行して同
時に提供することによって、システム・データ・バス１
０Ｂに１２８ビット・データ・ワードを供給する。デー
タ転送経路２５の動作は、制御回線３６を介して、ＤＣ
Ｕ ２７からの信号によって制御される。

【００１１】マイクロプロセッサ・ボード１１からシス
テム・アドレスおよびデータ・バス１０へのアドレスお
よびデータ転送については、以下に詳細に説明するよう
に、ハンドシェイク制御回線３７、３８、３９、および
４０を介してＡＡＣＵ ２６およびＤＣＵ ２７によっ
て生成され、応答される固有のハンドシェイク信号を参
照しながら、以下で詳細に説明する。

【００１２】システム・バス１０は、複数のプロセッサ
・ボード要求元をサポートする非多重化アドレス／デー
タ・バスである。プロセッサ・ボード要求元のうち１つ
は図２でマイクロプロセッサ・ボード１１として示して
あり、図１に示すように、他のマイクロプロセッサ・ボ
ード１１も非多重化アドレス／データ・バスによってサ
ポートされる。特定のプロセッサ・ボードがシステム・
バス１０への受信アクセスに関連するとき、そのような
ボードはマスタ装置と指定される。マスタ装置は、後述
するように、要求回線を介してシステム・バス１０を使
用する前に、該バス１０の使用を要求しておかねばなら
ない。システム・バス１０は、説明している特定の実施
例では、バイト（８ビット）、ハーフ・ワード（１６ビ
ット）、フル・ワード（３２ビット）、ダブル・ワード
（６４ビット）、およびクワッド・ワード（１２８ビッ
ト）転送のサポートを備えたバイト・アドレス・バスで
ある。特定の実施例では、たとえば、メイン・メモリ・
モジュール・アドレス空間が３２ビットのバイト・アド
レスによってサポートされる。すなわち、メイン・メモ
リは通常、４ギガバイトのアドレス空間をもつ。システ
ム・データ・バス１０Ｂは１２８ビット・データ転送を
サポートする。

【００１３】本発明によれば、システム・バス１０は、
プロセッサ・ボード、メイン・メモリ、入出力装置など
の、システムの様々な装置間のアドレスおよびデータ転
送を処理する効果的な技術に応じて非同期式に動作す
る。そのような技術は、長年の間に多数の製品生成設計
が開発されても、製品が新たに改良されるたびにシステ
ム・バスを再設計することなくそのまま使用することが
できるので、前の製品に新たな改良された技術を組み込
んだ改良型の製品を販売するための時間が短縮される。

【００１４】システム・バス１０は、３２ビットまたは
６４ビット・マイクロプロセッサを使用し、様々なデー
タ・サイズ（８ビット、１６ビット、３２ビット、およ
び６４ビット・サイズ）の読取りおよび書込み操作をサ
ポートするマイクロプロセッサ・システムで必要なすべ
ての基本機能を有している。このシステム・バスについ
ての以下の詳細な説明を理解するうえで、該システム・
バスの使用法について簡単に説明しておくと役立つ。

【００１５】システム・バス１０を使用するにはまず、
潜在的なマスタがバスの認可を要求する必要がある。認
可を受け取ると、現在、選択されたマスタ装置である要
求元は、マスタ装置が有効なアドレスを供給しているこ
とを示すaddress validation（アドレス妥当性検査）信
号を制御回線３８を介してアサートし、アドレスをアド
レス・バス１０Ａ上にドライブして、バス上の他のあら
ゆる装置（現在、スレーブ装置と表示されている）に、
バス上に有効なアドレスがあることを示す。アドレス・
フェーズでは、有効なアドレスを提供することができる
が、どのシステムでも、何らかの理由でアドレスが無効
になる場合がある。いずれの場合も、アドレス・フェー
ズが完了し、非同期パイプライン動作が継続する。アド
レス・フェーズ中に無効なアドレスが発生した場合、シ
ステムは、適切な障害処理ルーチンを用いることによっ
て、無効アドレス問題を処理するための周知の従来の技
術を使用することができる。しかし、そのようなルーチ
ンを使用しても、希望のパイプライン動作は妨害されな
い。スレーブ装置はそれぞれ、制御回線３８上で適切な
acknowledge （NAACK 、肯定応答）信号をドライブする
ことによってaddress validation信号を受け取ったこと
について適切に肯定応答する。スレーブ装置は、マスタ
装置によってバス上で提供されるアドレスを復号し、そ
のアドレスへの応答をドライブする。それぞれのスレー
ブ装置は、前述の動作を実行したことを、制御回線３８
を介してマスタに通知する。すると、マスタは、アドレ
スに応答できるすべてのスレーブ装置によってアドレス
が検査されたことを認識する。そのような検査が完了す
ると、アドレス・マスタはデータ・フェーズ動作を開始
することができ、かつアドレス・バス・フェーズ保有期
間を終了する必要がある。アドレス・バス上のアドレス
・フェーズ保有期間が終了すると、他のマスタがアドレ
ス・バスの保有権を獲得することができる。

【００１６】このデータ・フェーズ動作では、マスタ装
置が、データ・バスがビジー状態であることを、制御回
線４０を介してスレーブ装置に通知すると共に、データ
送信装置が、データをデータ・バス１０Ｂ上にドライブ
し、バス上に有効なデータがあることを、制御回線４０
を介してデータ宛先装置に示す。各データ宛先装置は、
データの第１のクワッド・ワード、すなわちデータ・ビ
ートをいつバスから獲得したかを、制御回線４０を介し
てマスタ装置に通知する。本明細書では、「データ・ビ
ート」という句を１２８ビットのデータに言及するため
に使用している。以後のデータ・ビートは、必要に応じ
て発生することができる。

【００１７】要求された数のデータ・ビートが発生した
後、データ・マスタは、データ・バスがビジー状態でな
くなったことを、制御回線４０を介してすべてのスレー
ブに通知した後、データ・フェーズが正常に完了したと
判断する。

【００１８】システムの非同期動作を理解するうえで、
調停、アドレス、データ・フェーズ動作中にＡＣＣＵ
２４およびＤＣＵ ２５によって使用される様々なハン
ドシェイク信号について以下に説明しておくと役立つ。

【００１９】NABR Address Bus Request （アドレス・
バス要求）−これらは制御回線３８中の複数のアドレス
・バス要求制御回線であり、複数の潜在的バス制御マス
タのそれぞれに１つの要求回線がある。address bus re
quest 信号は、潜在的マスタによって、該マスタがバス
動作を保留中であることを示すためにアサートされ、要
求元がaddress bus grant （アドレス・バス認可）信号
（後述）を受信するまでアサートされ続ける。

【００２０】NABRP Address Bus Request Priority
（アドレス・バス要求優先順位）−これらは制御回線３
８中の複数の高優先順位要求制御回線であり、各潜在的
マスタに１つの要求回線がある。この信号は、潜在的マ
スタによって、該マスタが高優先順位バス動作を保留中
であることを示すためにアサートされ、要求元がaddres
s bus grant 信号を受信するまでアサートされ続ける。

【００２１】NABG Address Bus Grant （アドレス・バ
ス認可）−これらは制御回線３８中の複数のアドレス・
バス認可制御回線であり、各要求ごとに１つの認可が与
えられる。認可は、アドレス要求に応じてアサートさ
れ、適切なバス優先順位アルゴリズムに従って発行する
ことができる。

【００２２】ADDR[31:0] Address （アドレス）−これ
は、３２ビット・バイト・アドレスである。アドレス・
バス１０Ａ上で、マスタによって、NAVAL 信号（後述）
のアサートと同時にドライブされ、すべてのスレーブ装
置が受信について肯定応答するまで維持される。

【００２３】AITG[3:0] Address Parity（アドレス・
パリティ）−これは、３２ビット・アドレス・バス用の
１バイト・パリティ当たりビットを含む4-bit address
parity bus（４ビット・アドレス・パリティ・バス）信
号である。アドレスと同時にアドレス・バス１０Ａ上に
ドライブされる。

【００２４】NAVAL Address Valid （アドレス有効）
−制御回線３８上のこの信号は、バス・マスタによって
アドレス・バス１０Ａ上に有効なアドレスがドライブさ
れていることを示す。この信号は、マスタによってアド
レス・バス１０上にアドレスがドライブされた後にドラ
イブされる。NAVAL は、アドレス・バスが使用可能な場
合、マスタによってアドレス・バス認可が受信されると
きに、アサートすることができる。この信号は、NAACK
（後述）およびSVAL（後述）のアサートに応じてディア
サートする必要がある。

【００２５】SIZE[1:0] Data Size （データ・サイ
ズ）−以下に詳細に説明するように、制御回線４０上の
これらの信号ビットは、データ・バス１０Ｂ上で転送さ
れるデータの量を示す。これらの信号は、アドレス・バ
スと同じタイミングをもつ。

【００２６】BURST Burst （バースト）−制御回線４
０上のこの信号は、１つのダブルワード（６４ビット）
よりも大きなデータ転送が要求されたことを示す。BURS
T は、SIZEビットと共に使用され、転送するデータの量
を示す。この信号は、アドレス・バスと同じタイミング
をもつ。

【００２７】RDWR Read/Write（読取り／書込み）−制
御回線４０上のこの信号は、読取りについては非アサー
トされ、書込みについてはアサートされる。この信号
は、アドレス・バスと同じタイミングをもつ。

【００２８】ITM Intent to Modify−制御回線４０上
のこの信号は、アドレスされているデータを変更するマ
スタの意図を示す。この信号は、アドレス・バスと同じ
タイミングをもつ。

【００２９】GBL Global（グローバル）−制御回線４
０上のこの信号は、指定されたアドレスがキャッシュ可
能であることを示す。この信号は、アドレス・バスと同
じタイミングをもつ。

【００３０】NAACK Address Acknowledge （アドレス
肯定応答）−制御回線３８上のこの信号は、NAVAL のア
サート時に必ずすべてのスレーブ装置によってディアサ
ートされる。この信号は、新しいアドレス・フェーズが
開始していることを各スレーブが検出したときにそのス
レーブによってアサートされる。

【００３１】SVAL Status Valid（ステータス有効）−
制御回線３８上のこの信号は、NAVAL のアサート時に必
ず、すべてのスレーブ装置によってディアサートされ
る。この信号は、各スレーブ装置がアドレスへの応答を
ドライブした後に、そのスレーブ装置によってアサート
される。システム・バス・トランシーバ論理機構（ＢＴ
Ｌ）は、オープン・コレクタ技術を使用することによっ
て、該論理機構が適切な制御信号を作成し、SVALを最後
にアサートするスレーブ装置によってその信号がアサー
トされるようにする。この信号は、データ・バス１０Ｂ
がビジー状態でない、すなわち、NDBBがハイである場合
にかぎり活動的にすることができる。

【００３２】NASEL Address Select（アドレス選択）
−この信号は、バス上にドライブされるアドレスに応答
するスレーブ装置によって制御回線３８上にドライブさ
れる。この信号は、SVALのアサートよりも前に有効にし
ておく必要がある。

【００３３】NSHRD Shared（共用）−この信号は、ス
レーブ装置によって制御回線４０上にドライブされ、プ
ロセッサ・ボードの複数のキャッシュ装置が、バス・マ
スタがアクセスしているデータのコピーを共用している
ことを示す。この信号は、SVALのアサートよりも前に有
効にしておく必要がある。

【００３４】NARTRY Address Retry （アドレス再試
行）−制御回線３８上のこの信号は、スレーブ装置によ
ってドライブされ、マスタを強制的に調停フェーズに戻
す。この信号は、SVALのアサートよりも前に有効にして
おく必要がある。

【００３５】NAPE Address Parity Error（アドレス・
パリティ・エラー）−制御回線３８上のこの信号は、ス
レーブ装置によってドライブされ、現在のアドレス・フ
ェーズでパリティが正しくなかったことを示す。この信
号は、SVALのアサートよりも前に有効にしておく必要が
ある。

【００３６】NINTV Intervene （介入）−制御回線４
０上のこの信号は、スレーブ装置によってドライブさ
れ、該スレーブ装置が、キャッシュ中のデータを要求し
ており、アドレスされたメモリの代わりにそのデータの
データ送信装置となることを示す。この信号は、SVALの
アサートよりも前に有効にしておく必要がある。

【００３７】DATA[127:0] Data（データ）−これは、
１２８ビット・データ・バス信号である。これらの信号
は、Data Strobe （データ・ストローブ）信号（後述）
の前にデータ送信装置によってドライブされる。

【００３８】DITG[15:0] Data Integrity（データ保全
性）−この信号は、データ・バス上の二重ビット・エラ
ー検出を含む。データ・バス上でデータがドライブされ
るのと同時にドライブされる。

【００３９】NDSTR Data Strobe （データ・ストロー
ブ）−この信号は、制御回線４０上で、データ送信装置
によってアサートされ、バス上のデータをサンプルでき
ることを示す。この信号は、DATAバス信号の後にドライ
ブされる。この信号の立上がりおよび立下がりエッジ
は、バス上の有効なデータを示す。

【００４０】NDBB Data Bus Busy （データ・バス・ビ
ジー）−この信号は、制御回線４０上で、アドレス・マ
スタによってドライブされ、データ・フェーズが活動的
であることを示す。この信号は、現在のアドレス・フェ
ーズにデータ・フェーズが必要である場合に、SVALがア
サートされることに応じてアサートする必要がある。こ
の信号は、NAVAL がディアサートされるのと同時にアサ
ートする必要があり、データ・フェーズが完了するまで
アサートされ続ける。

【００４１】DACK Data Bus Acknowledge（データ・バ
ス肯定応答）−この信号は、制御回線４０上で、データ
を受信する装置、すなわちデータ受信装置によってドラ
イブされ、該装置がデータを受信したことを示す。この
信号は、データ送信装置によるNDSTR のアサートに応じ
てデータ受信装置によってドライブされる。この信号
は、ローNDSTR に応じてハイにアサートされ、ハイNDST
R に応じてローにアサートされる。すなわち、IDACK 信
号（後述）と反対である。

【００４２】NTRTRY Transaction Retry （トランザク
ション再試行）−この信号は、制御回線４０上で、デー
タ送信装置または受信装置によってアサートされ、該装
置が現在データ・フェーズを完了できないことを示す。
データ送信装置は、この信号を受信した時点で調停フェ
ーズに戻る必要がある。この信号は、（データ送信装置
からの）NDSTR または（データ受信装置からの）DACKお
よびIDACK 信号の前にドライブされる。

【００４３】NTRERR Transaction Error （トランザク
ション・エラー）−この信号は、制御回線４０上で、デ
ータ送信装置または受信装置によってアサートされ、該
装置がデータ・フェーズを正常に完了できないことを示
す。この信号は、（データ送信装置からの）NDSTR また
は（データ受信装置からの）DACKおよびIDACK 信号の前
にアサートされる。

【００４４】潜在的マスタは、転送情報を必要とすると
きはいつでも、まずシステム・バス１０の保有権を獲得
する。調停およびアドレス制御装置２４の目的は、適切
な優先順位アルゴリズムに従って、バスの保有権を一度
に１つのマスタに制限することである。調停およびバス
獲得フェーズ、アドレス・フェーズ、およびデータ・フ
ェーズは別々に処理されるので、１つのマスタによるア
ドレス・バスの調停および獲得は、別のマスタによるア
ドレス転送およびさらに別のマスタによるデータ転送と
同時に発生させることができる。

【００４５】調停フェーズについては、NABR、NABRP 、
およびNABG信号が、システムに必要な調停ハンドシェイ
ク信号である。

【００４６】high priority request 信号は、システム
・バス１０にただちにアクセスする必要があるマスタに
使用することができる。この一例は、ネットワーク・ア
クセスが必要な時である。というのは、ネットワークは
厳密な待ち時間要件を有するからである。

【００４７】アービタは、現在活動的な認可が他にない
場合、最初に受信された要求に対して新しい認可を発行
する。認可が未解決であり、複数の要求が受信される場
合、適切なアルゴリズムを使用すれば、どの要求を最初
に認可すべきかを判断することができる。

【００４８】アービタが誤った認可を発行しないように
するために、要求と認可には強制的なハンドシェイク関
係がある。すなわち、前の認可がディアサートされない
かぎり新しい要求をアサートしてはならず、要求は、そ
れに対して認可が発行されていないかぎりデイアサート
してはならない。

【００４９】要求元は、何らかの理由でアドレス・バス
・マスタになりたくない場合、認可が発行されるまで要
求を維持する必要がある。要求元がアドレス・バス・マ
スタになりたい場合、アドレス・フェーズの始めと該フ
ェーズを求める要求のディアサートとの間に強制的なハ
ンドシェイク信号が発生する必要がある。すなわち、マ
スタによる要求は、スレーブ装置が、マスタによるNAVA
L のアサートに応じてAddress Acknowledge （NAACK ）
をアサートするまでディアサートすることはできない。

【００５０】マスタは、認可の受信後にアサートされた
要求を維持すれば、システム・バス１０の保有権を保持
することができる。これによって、マスタはバスに排他
的にアクセスすることができる。すなわち、マスタは、
不可分操作（たとえば、リード・モデファイ・ライト操
作）などの特殊な状況についてはバス上で転送先を保留
しているとみなされる。

【００５１】複数のバス要求元間に公平さを維持するた
めに、マスタは、絶対必要でないかぎりシステム・バス
１０の保有権を保持してはならない。同じプロセッサ・
ボード上に常駐する複数の要求元のうち２つ以上を代表
するアドレス／データ制御および転送装置１２は、その
プロセッサ・ボード上の第１の要求元の保有権を獲得し
た後にバス要求をディアサートする必要がある。これ
は、同じボード上の第２の要求元が要求をアサートされ
ている場合も同様である。そのボードの制御装置１２
は、バス認可がディアサートされた後にバス要求を再ア
サートすることができる。そのような動作によって、各
プロセッサ・ボードが公平に扱われる。なぜなら、アー
ビタが、第１の要求元の認可がディアサートされたとき
に、異なるプロセッサ・ボードの異なるアドレス／デー
タ制御転送装置に認可を発行する機会をもつからであ
る。２つの競合する要求元ＡおよびＢの調停動作の例を
示すタイミング図を図３に示す。

【００５２】システム・バス１０アドレス・フェーズ
は、要求元が認可を受信し、前のアドレス・フェーズが
完了しているとき（NAACK が非活動的であり、かつSVAL
が非活動的である）に開始する。要求元は、これらの条
件を観測すると、バス・アドレス回線と、Address Vali
d （NAVAL ）を含むバス・アドレス制御回線をドライブ
することによってアドレス・バス・マスタになることが
できる。

【００５３】すべてのスレーブ装置は、Address Acknow
ledge （NAACK ）信号をアサートすることによってNAVA
L のアサートに応答する。アドレス・バス・マスタは、
１つのバス・トランザクションだけを実行する必要があ
る場合、NAACK の受信後に要求をディアサートすること
ができる。アドレス・バス・マスタは、バス上で転送先
を保留したい場合、最後のバス・トランザクションを開
始するまで要求を維持する必要がある。

【００５４】すべてのスレーブ装置は、アドレス・ステ
ータス回線、すなわち、Shared（NSHRD ）、Intervene
（NINTV ）、Retry （NARTRY）、Address Parity Error
（NAPE）、およびAddress Selected（NASEL ）のうち１
本をドライブすることによってNAVAL に応答する。これ
らの回線は、最後のスレーブ装置がSVALをアサートする
際にステータス回線上の応答が有効になるように、各ス
レーブ装置によるSVALのアサート時に有効にする必要が
ある。SVALは、データ・バスがビジー状態でない（NDBB
がアサートされていない）場合にかぎりアサートするこ
とができる。

【００５５】最後のスレーブ装置がSVALをアサートする
と、マスタは、このアドレス・フェーズ用のデータ・フ
ェーズがある場合はNDBBをアサートし、NAVAL をディア
サートする。NAVAL がディアサートされると、すべての
関連する装置はデータ・フェーズ（もしあれば）の準備
をする必要がある。以下の説明で、アドレス・フェーズ
での受け入れられるスレーブ応答と、データ・フェーズ
中に発生するトランザクションを定義する。すべてのス
レーブは、NAACK をディアサートすることによって、デ
ィアサートされているNAVAL に応答する。最後のスレー
ブ装置がNAACKをディアサートした後、すべてのスレー
ブ装置は、SVALと、すべてのアサートされているステー
タス信号をディアサートすることができる。

【００５６】現在のマスタが保有権をもつ間に他のマス
タがアドレス・バスを認可された場合、新しいマスタ
は、SVALがディアサートされるのを待ち、ディアサート
された時点でNAVAL を再アサートして次のアドレス・フ
ェーズを開始する。アドレス・フェーズ・ハンドシェイ
クの様々な例を、図４、５、および６のタイミング図に
示す。

【００５７】システム・バス１０データ・フェーズは、
アドレス・マスタがData Bus Busy（NDBB）信号をアサ
ートすると開始する。データ送信装置はData Strobe 信
号（NDSTR ）をローとアサートし、有効なデータをデー
タ・バス上にドライブする。データ送信装置は、データ
受信装置が両方のData Acknowledge信号を有効とアサー
トする、すなわちDACKがハイになり、データを正常に受
信したことが通知されるまでN-DBB およびN-DSTR信号を
ドライブし続ける必要がある。

【００５８】要求されたデータ・サイズが１２８ビット
以下（バス上では１「データ・ビート」以下）だった場
合、データ転送はこの時点で完了し、次のデータ・フェ
ーズを開始するためにNDSTR 、DACK信号は無効状態にな
っているので、第２のハンドシェイク信号を１つ発生さ
せ、それらの信号を通常の状態に戻す必要がある。第２
のハンドシェイク信号ではデータが転送されないので、
データ保全性ビットを検査する必要はない。第２のハン
ドシェイクが完了すると、NDBBがディアサートされ、他
のアドレス・フェーズが開始されている場合に新しいデ
ータ・フェーズを開始することができる。

【００５９】要求されたデータ・サイズが１２８ビット
を上回っていた場合、第２のデータ・ビートは、データ
送信装置によってacknowledge 信号が有効になることの
結果として開始される。データ送信装置は、NDSTR をハ
イにアサートし、有効なデータをデータ・バス上にドラ
イブすることによって、第２のデータ・ビートを開始す
る。データ受信装置は、Data Acknowledge信号を次の有
効な状態にドライブする、すなわちDACKをローにドライ
ブし、NDACK をハイにドライブすることによってこのデ
ータ・ビートを完了する。データ・ビートは、要求され
たすべてのデータが転送されるまで継続する。最後のDa
ta Acknowledge信号が受信されると、マスタはTransact
ion Status信号（NTRTRYおよびNTRERR）をサンプルし、
NDBBをディアサートする。これによって、他のアドレス
・フェーズが開始されている場合に新しいデータ・フェ
ーズを開始することができる。

【００６０】データ・フェーズ間に、すべてのスレーブ
はDACKを通常の状態にアサートする。言い換えると、ND
BBをディアサートするとき、すべてのスレーブ装置は、
NDBBが再アサートされるまでDACKをローとアサートし続
ける必要がある。NDBBが再アサートされると、現在のト
ランザクションのデータ・フェーズに関与するスレーブ
装置だけが引き続きDACKをドライブする。データ・フェ
ーズ・ハンドシェイクの様々な例を、後述する図７、
８、９、および１０に示す。

【００６１】システムの動作を理解するうえで、図１１
に示すように、調停、アドレス、およびデータ・フェー
ズを一連の複数の要求元のパイプライン動作として表し
たものを検討すると役立つ。

【００６２】図１１から分かるように、第１の調停フェ
ーズ（ARB １）では、優先権をもつとみなされる第１の
要求元に、アドレス・バス（ADDR１）へのアクセスが認
可される。次に、第１の要求元がアドレス・バス上にア
ドレスを入力している間に第２の調停フェーズ（ARB
２）を開始することができる。第１の要求元はバス上に
データを入力し（DATA１）、第２の調停フェーズでは、
次のアドレス・フェーズの優先権をもつとみなされる第
２の要求元が選択される。すると、第２の要求元はアド
レス・バス上にアドレスを入力する（ADDR２）。次に、
第３の調停フェーズ（ABR ３）を開始することができ
る。

【００６３】前のデータ・フェーズ（DATA１）の終わり
に、第２の要求元はデータ・バス上にデータを入力する
ことができる（DATA２）。第３の調停フェーズでは、ア
ドレス優先権をもつとみなされる第３の要求元が選択さ
れる。これによって、第３の要求元はアドレス・バス上
にアドレスを入力することができ（ADDR３）、かつ第４
の調停フェーズ（ARB ４）を開始することが可能であ
る。第３の要求元がデータ・バス上にデータを入力した
（DATA３）後、第４の調停フェーズ（ARB ４）ではアド
レス優先権をもつとみなされる第４の要求元が選択され
る。これで、第４の要求元はアドレス・バス上にアドレ
スを入力することができる（ADDR４）。すると、次の調
停フェーズ（ARB ５）が開始し、図に示すように、パイ
プライン動作が継続する。

【００６４】このように、図１１は調停、アドレス、お
よびデータ・フェーズ動作の独立的で非同期的な特性
と、一連の要求元のそれぞれの動作のパイプライン特性
を示している。

【００６５】本発明の特定の実施例では、標準データ・
フェーズが、説明している実施例ではキャッシュ線サイ
ズ、すなわち６４バイトである４つのデータ・ビートか
ら構成されている。図７に示すタイミング図は、データ
・ビート転送を示す。図８のタイミング図は、データ・
フェーズ中の単一のデータ・ビート転送を示す。

【００６６】Transaction Retry （NTRTRY）は、バス・
トランザクションのデータ・フェーズ中にスレーブによ
ってアサートすることができる。スレーブは、データを
受信する場合（バス書込み動作）、DACKの前にNTRTRYを
アサートしておく必要がある。スレーブは、データを供
給する場合（バス読取り動作）は、NDSTR の前にNTRTRY
をアサートしておく必要がある。マスタは、NTRTRYの受
信時に、データ・フェーズが完了できるようにした後、
NABRを再アサートしてバス・トランザクション全体を再
試行する。図９の図はこの動作を示している。

【００６７】Transaction Error （NTTRERR ）は、バス
・トランザクションのデータ・フェーズ中にスレーブに
よってアサートすることができる。スレーブは、データ
を受信する場合（バス書込み動作）、NDSTR の前にNTRE
RRをアサートしておく必要がある。マスタは、NTRERRの
受信時に、データ・フェーズが完了できるようにした
後、エラー条件をローカルに処理する。図１０の図はこ
の動作を示している。

【００６８】調停フェーズ、アドレス転送フェーズ、お
よびデータ転送フェーズのハンドシェイク動作の規則に
ついて以下に説明する。

【００６９】調停ハンドシェイク ローカル要求をアサートし、NABGをアサートしない場合
は、NABRをアサートすることができる。

【００７０】NABGをアサートし、かつアドレス・バス・
マスタ権が必要でない場合は、NABRをディアサートしな
ければならない。

【００７１】NABGをアサートし、装置のNAVAL をアサー
トし、NAACK をアサートする場合は、その装置によって
NABRをディアサートすることができる。

【００７２】ローカル要求をアサートし、NABGをアサー
トしない場合は、NABRP をアサートすることができる。

【００７３】NABGをアサートし、かつアドレス・バス・
マスタ権が必要でない場合は、NABRP をディアサートし
なければならない。

【００７４】NABGをアサートし、装置のNAVAL をアサー
トし、NAACK をアサートする場合は、その装置によって
NABRP をディアサートすることができる。

【００７５】NABRまたはNBARP をアサートする場合は、
NABGをアサートすることができる。

【００７６】NABRおよびNABRP をディアサートする場合
は、NABGをディアサートしなければならない。

【００７７】アドレス・マスタ・ハンドシェイク NABGをアサートし、SVALをディアサートすると共に、装
置のバス・ガスケットがバス上で有効なアドレスおよび
制御をドライブしている場合は、NAVAL をアサートする
ことができる。

【００７８】NAACK をアサートし、SVALをアサートし
て、NDBBをアサートし、かつ現在のアドレス・フェーズ
用の対応するデータ・フェーズがある場合か、またはNA
ACK をアサートし、SVALをアサートし、かつ現在のアド
レス・フェーズ用の対応するデータ・フェーズがない場
合は、NAVAL をディアサートしなければならない。

【００７９】データ・マスタ・ハンドシェイク NAACK をアサートし、SVALをアサートして、DACKをディ
アサートし、かつ現在のアドレス・フェーズ用のデータ
・フェーズが必要である場合は、NDBBをアサートしなけ
ればならない。

【００８０】アドレス・フェーズ中に２５６ビット以下
のデータを指定した場合は、２つのデータ・ビートの転
送が完了した（DACKが通常の状態に戻った）後にNDBBを
ディアサートしなければならない。

【００８１】アドレス・フェーズ中に５１２ビット分の
データを指定した場合は、４つのデータ・ビートの転送
が完了した（DACKが再び通常の状態に戻った）後にNDBB
をディアサートしなければならない。

【００８２】アドレス・スレーブ・ハンドシェイク NAVAL をアサートする場合は、NAACK をアサートしなけ
ればならない。

【００８３】NAVAL をディアサートする場合は、NAACK
をディアサートしなければならない。

【００８４】NAVAL をアサートし、かつスレーブ装置の
バス・ガスケットがバス上で有効アドレス状態をドライ
ブしている場合は、SVALをアサートしなければならな
い。

【００８５】NAVAL をディアサートし、NAACK をディア
サートする場合は、SVALをディアサートしなければなら
ない。

【００８６】データ送信装置ハンドシェイク SVALをディアサートし、現在のアドレス・フェーズ用の
データ・フェーズが必要であり、データ送信装置のバス
・ガスケットが第１のデータ・ビートをドライブしてい
る場合か、または第２のデータ・ビート転送が完了して
おり（すなわち、DACKがディアサート状態に戻ってお
り）、２５６ビットを上回るデータを転送する必要があ
り、送信装置のバス・ガスケットがバス上で第３のデー
タ・ビートをドライブしている場合は、NDSTR をアサー
トしなければならない。

【００８７】第１のデータ・ビート転送が完了しており
（すなわち、DACKがアサートされており）、データ送信
装置のバス・ガスケットが、第２のデータ・ビートをも
つバスをドライブしている場合か、または第３のデータ
・ビート転送が完了しており（すなわち、DACKがアサー
ト状態に戻っており）、２５６ビットを上回るデータを
転送する必要があり、送信装置のバス・ガスケットがバ
ックパネル上で第４のデータ・ビートをドライブしてい
る場合は、NDSTR をディアサートしなければならない。

【００８８】データ宛先（受信装置）ハンドシェイク 第１のデータ・ビートが受信された場合か、あるいは２
５６ビットを上回るデータを転送する必要があり、第３
のデータ・ビートが受信された場合は、DACKをアサート
しなければならない。

【００８９】第２のデータ・ビートが受信された場合
か、あるいは２５６ビットを上回るデータを転送する必
要があり、第４のデータ・ビートが受信された場合は、
DACKをディアサートしなければならない。

【００９０】第２のデータ・ビートが受信された場合
か、あるいは２５６ビットを上回るデータを転送する必
要があり、第４のデータ・ビートが受信された場合は、
DACKをアサートしなければならない。

【００９１】第１のデータ・ビートが受信された場合
か、あるいは２５６ビットを上回るデータを転送する必
要があり、第３のデータ・ビートが受信された場合は、
DACKをディアサートしなければならない。

【００９２】その他のデータ・フェーズ・ハンドシェイ
ク NDBBをディアサートするときは、すべてのスレーブによ
ってDACKをアサートしなければならない。

【００９３】NDBBをアサートするときは、現在のデータ
・フェーズに関与していないすべてのスレーブによって
DACKをディアサートしなければならない。

【００９４】前記の説明では、本発明の典型的な実施例
について論じたが、当業者は、本発明の趣旨および範囲
内で該実施例に修正を加えることができる。したがっ
て、本発明は、添付の請求項の定義を除き、この実施例
に限定されない。

【図面の簡単な説明】

【図１】本発明によるシステムのブロック図である。

【図２】図１に示したシステムの部分の詳細なブロック
図である。

【図３】本発明の典型的な調停フェーズ動作時に使用さ
れる様々な信号のタイミング図である。

【図４】本発明の典型的なアドレス・フェーズ動作の一
連の段階での様々な信号のタイミング図である。

【図５】本発明の典型的なアドレス・フェーズ動作の一
連の段階での様々な信号のタイミング図である。

【図６】本発明の典型的なアドレス・フェーズ動作の一
連の段階での様々な信号のタイミング図である。

【図７】本発明の典型的なデータ・フェーズ動作の一連
の段階での様々な信号のタイミング図である。

【図８】本発明の典型的なデータ・フェーズ動作の一連
の段階での様々な信号のタイミング図である。

【図９】本発明の典型的なデータ・フェーズ動作の一連
の段階での様々な信号のタイミング図である。

【図１０】本発明の典型的なデータ・フェーズ動作の一
連の段階での様々な信号のタイミング図である。

【図１１】調停、アドレス、およびデータ・フェーズ動
作の独立的で非同期的な特性と、連続的に選択される要
求側装置についてのそのような動作のパイプライン特性
を示す図である。

【符号の説明】

10 システム・バス 11 マイクロプロセッサ・ボード 12 アドレス／データ・バス制御および転送装置 13 メイン・メモリ・モジュール 14 メモリ・バス・インタフェース装置 15 入出力装置 16 入出力アドレス／データ転送インタフェース装置 17 ローカル入出力バス 18 マイクロプロセッサ装置 22 ローカル・バス・システム 26 調停およびアドレス制御装置 27 データ制御装置 28 パリティ論理機構 29 アドレス・バス・トランシーバ論理機構 30 マルチプレクサ装置 31、32 エラー検査および補正装置 33、34 データ・バス・トランシーバ論理装置 37、39 ハンドシェイク制御回線

フロントページの続き (72)発明者 マーク・エイ・デスマレイス アメリカ合衆国、マサチユーセツツ・ 01532、ノースボロ、クロウフオード・ス トリート・308 (72)発明者 ラルフ・シー・フランジオーソ，ジユニア アメリカ合衆国、マサチユーセツツ・ 02038、フランクリン、ミツドランド・ア ベニユー・23 (72)発明者 ローレンス・エル・クランツ アメリカ合衆国、マサチユーセツツ・ 01752、マルボロー、シヤーウツド・ドラ イブ・50

Claims (14)

【特許請求の範囲】
1. 【請求項１】 システム・バスと通信するデータ送信装
   置とデータ宛先装置の間でアドレスを転送するアドレス
   ・バス及びデータを転送するデータ・バスを含むシステ
   ム・バスをもつデータ処理システムの、複数の操作装置
   間でアドレスおよびデータの転送を実行する方法であっ
   て、 第１の調停フェーズ動作時に、前記システム・バスへの
   アクセスを同時に要求している複数の操作装置のうち第
   １の装置をマスタ装置として選択し、最初に選択された
   マスタ装置による前記アドレス・バスへのアクセスを認
   可するステップと、 前記第１の調停フェーズ動作の終りと、前記システム・
   バス用の第１のアドレス・フェーズ動作の始めを示す選
   択された第１のarbitration handshake 信号を供給する
   ステップと、 前記第１のアドレス・フェーズ動作時に第１のaddress
   handshake 信号を供給し、前記最初に選択されたマスタ
   装置が前記アドレス・バスにアドレスを供給できるよう
   にするステップと、 前記第１のアドレス・フェーズ動作の終りと、前記シス
   テム・バス用の第１のデータ・フェーズ動作の始めを示
   す第１のaddress handshake 信号をさらに供給するステ
   ップと、 第１のdata handshake信号を供給し、前記アドレス・バ
   スにアドレスを供給した最初に選択されたマスタ装置が
   前記データ・バスにデータを供給できるようにするステ
   ップと、 前記システム・バス用の前記第１のデータ・フェーズ動
   作の終りを示す第１のdata handshake信号をさらに供給
   するステップとを備えることを特徴とするアドレス及び
   データの転送方法。
2. 【請求項２】 前記調停フェーズ動作時に、 前記システム・バスへのアクセスを要求する１つまたは
   複数の操作装置によって１つまたは複数のbus request
   信号をアサートするステップと、 前記要求側装置の優先順位を決定するステップと、 前記要求側装置のうち１つを前記最初に選択されるマス
   タ装置として選択することによって、前記マスタ装置以
   外のすべての装置をスレーブ装置にするステップと、 前記最初に選択されたマスタ装置へのbus grant 信号を
   アサートし、前記第１のアドレス・フェーズ動作を開始
   するステップとをさらに含むことを特徴とする、請求項
   １に記載の方法。
3. 【請求項３】 第２の要求側装置を、第１の調停フェー
   ズ動作および前記第１のアドレス・フェーズ動作の始め
   に続く第２の調停フェーズ動作用の第２のマスタ装置と
   して選択するステップと、 第２の調停フェーズ動作の終りと、前記システム・バス
   用の第２のアドレス・フェーズ動作の始めを示す第２の
   arbitration handshake 信号を供給するステップと、 第２のaddress handshake 信号を供給し、前記２番目に
   選択されたマスタ装置が前記アドレス・バスにアドレス
   を供給できるようにするステップと、 前記第２のアドレス・フェーズ動作の終りと、前記シス
   テム・バス用の第２のデータ・フェーズ動作の始めを示
   す第２のaddress handshake 信号をさらに供給するステ
   ップと、 第２のdata handshake信号を供給し、アドレスを供給し
   た２番目に選択されたマスタ装置がシステム・バスにデ
   ータを供給できるようにするステップと、 前記システム・バス用の前記第２のデータ・フェーズ動
   作の終りを示す第２のdata handshake信号をさらに供給
   するステップとをさらに含むことによって、 第１の調停フェーズ、第１のアドレス・フェーズ、第２
   の調停フェーズ、第１のデータ・フェーズ、第２のアド
   レス・フェーズ、および第２のデータ・フェーズが非同
   期パイプライン的に発生することを特徴とする、請求項
   １または２に記載の方法。
4. 【請求項４】 前記選択されたマスタ装置によって前記
   アドレス・バス上のアドレスをドライブするステップ
   と、 一連の選択されたマスタ装置の調停フェーズ動作、一連
   のマスタ装置のアドレス・フェーズ動作と、および一連
   のマスタ装置のデータ・フェーズ動作が非同期的パイプ
   ライン的に発生するように、一連の選択されたマスタ装
   置用のarbitration 、address 、およびdata handshake
   信号を供給するステップをさらに含むことを特徴とす
   る、請求項３に記載の方法。
5. 【請求項５】 一連の要求側装置を、一連の調停フェー
   ズ、アドレス・フェーズ、およびデータ・フェーズ動作
   をもつ前記一連のマスタ装置として選択するステップ
   と、 どのstatus valid信号もスレーブ装置によってアサート
   されない場合に、選択されたマスタ装置によってaddres
   s valid 信号をアサートするステップとをさらに含むこ
   とを特徴とする、請求項４に記載の方法。
6. 【請求項６】 前記address valid 信号を受信する際に
   各スレーブ装置によってacknowledge 信号をアサートす
   るステップと、 アドレス・バス上でドライブされたアドレスに応答した
   選択されたスレーブ装置によってstatus valid信号をア
   サートするステップと、 前記選択されたスレーブ装置がstatus valid信号をアサ
   ートしたときに前記マスタ装置によって前記address va
   lid 信号をディアサートするステップとをさらに含むこ
   とを特徴とする、請求項５に記載の方法。
7. 【請求項７】 前記選択されたスレーブ装置がacknowle
   dge 信号およびstatus valid信号をアサートしたときに
   前記マスタ装置によってdata bus busy 信号をアサート
   するステップと、 データ送信装置によって前記データ・バス上にデータを
   ドライブするステップとをさらに含むことを特徴とす
   る、請求項６に記載の方法。
8. 【請求項８】 前記データ・バス上でドライブされたデ
   ータがデータ宛先装置によって受信されたときに前記デ
   ータ宛先装置によってdata acknowledge信号をアサート
   するステップと、 前記データ宛先装置がdata acknowledge信号をアサート
   した後に前記data busbusy 信号をディアサートするス
   テップとをさらに含むことを特徴とする、請求項７に記
   載の方法。
9. 【請求項９】 最初に選択される数のデータ・ビートが
   転送され、最初に選択される数のデータ・ビットが転送
   用に指定されたときに前記data bus busy 信号がディア
   サートされることを特徴とする、請求項８に記載の方
   法。
10. 【請求項１０】 データ・ビートの前記最初に選択され
    る数が２であり、データ・ビットの前記最初に選択され
    る数が２５６ビットであることを特徴とする、請求項９
    に記載の方法。
11. 【請求項１１】 ２番目に選択される数のデータ・ビー
    トが転送され、２番目に選択される数のデータ・ビット
    が転送用に指定されたときに前記data bus busy 信号が
    ディアサートされることを特徴とする、請求項８に記載
    の方法。
12. 【請求項１２】 データ・ビートの前記２番目に選択さ
    れる数が４であり、データ・ビットの前記２番目に選択
    される数が５１２ビットであることを特徴とする、請求
    項１１に記載の方法。
13. 【請求項１３】 複数の異なる操作装置間のアドレスお
    よびデータ転送を必要とするデータ処理システムであっ
    て、 前記システム・バスと通信するデータ送信装置とデータ
    宛先装置の間で、アドレスを転送するアドレス・バス
    と、データを転送するデータ・バスとを含む非同期的に
    動作するシステム・バスと、 前記システム・バスへのアクセスを同時に要求している
    複数の操作装置のうち１つを第１のマスタ装置として選
    択し、選択された第１のマスタ装置による前記アドレス
    ・バスへのアクセスを認可する、前記システム・バス手
    段の第１の調停フェーズ中に動作する調停手段と、 前記第１の調停フェーズの終りと、前記システム・バス
    手段用の第１のアドレス・フェーズの始めを示す第１の
    arbitration handshake 信号を供給する手段と、 前記第１のアドレス・フェーズ動作時に第１のaddress
    handshake 信号を供給し、前記最初に選択されたマスタ
    装置が前記アドレス・バスにアドレスを供給できるよう
    にする、前記システム・バス手段の第１のアドレス・フ
    ェーズ中に動作するアドレス手段と、 前記アドレス・フェーズの終りと、前記システム・バス
    手段用の第１のデータ・フェーズの始めを示す第１のad
    dress handshake 信号をさらに供給する手段と、 第１のdata handshake信号を供給し、前記アドレス・バ
    スにアドレスを供給した最初に選択されたマスタ装置が
    前記データ・バスにデータを供給できるようにする、前
    記システム・バスの第１のデータ・フェーズ中に動作す
    るデータ手段と、 前記データ・フェーズの終りを示す第１のdata handsha
    ke信号をさらに供給する手段とを備えることを特徴とす
    るデータ処理システム。
14. 【請求項１４】 前記調停手段が、前記システム・バス
    への一連のアクセスを認可される一連のマスタ装置を選
    択し、 前記アドレス手段が、一連のアドレスを、前記一連のマ
    スタ装置によって前記システム・バスに供給できるよう
    にし、 前記データ手段が、一連のデータを、前記一連のマスタ
    装置によって前記システム・バスに供給できるようにす
    ることによって、 前記一連の選択されたマスタ装置の調停フェーズ、アド
    レス・フェーズ、およびデータ・フェーズ動作が非同期
    的パイプライン的に発生するように、前記arbitration
    handshake 信号、前記address handshake 信号、および
    前記data handshake信号が連続的に供給されることを特
    徴とする、請求項13に記載のデータ処理システム。