JP2574976B2 - 中央アービタをスレーブアービタに変換する方法およびシステム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、単一のバス上の複数の
コンピュータを相互接続した場合に遭遇する問題を解決
することに関する。特に、内部システムバスに対するア
クセスおよび優先順位を判定する中央アービタをそれぞ
れ含む複数コンピュータを相互接続し、かつ共通バスを
共有することができる方法および装置に関する。

【０００２】

【従来の技術】利用可能な処理能力が向上するとともに
基準が有機的に益々統一されたため、コンピュータを相
互接続したシステムが益々普及している。実質的に完成
した幾つかのコンピュータシステムを、同一バスで相互
接続するのが望ましい場合が往々にしてある。例えば、
ＩＢＭ製のＰＳ／２のようなパーソナルコンピュータを
ホストコンピュータとし、他のＰＳ／２コンピュータ
や、ＲＩＳＣ Ｓｙｓｔｅｍ／６０００のようなワーク
ステーションを相互接続されたサブシステムすることが
できる。ＰＳ／２およびＲＩＳＣ Ｓｙｓｔｅｍ／６０
００はＩＢＭの商標である。勿論、ＲＩＳＣ Ｓｙｓｔ
ｅｍ／６０００マシーンをホストシステムとし、他のＲ
ＩＳＣ Ｓｙｓｔｅｍ／６０００コンピュータやＰＳ／
２コンピュータをサブシステムとして構成することがで
きるかもしれない。所要の構成とは関係なく、（スタン
ドアローンであろうと、ボード上のコンピュータシステ
ムであろうと）各コンピュータは、中央アービタを有す
ることになる。この中央アービタは、バスマスタ装置、
例えば、中央処理装置（ＣＰＵ）、ＤＭＡ（ｄｉｒｅｃ
ｔ ｍｅｍｏｒｙ ａｃｃｅｓｓ）、ＳＣＳＩ（ｓｍａ
ｌｌ ｃｏｍｐｕｔｅｒｓｙｓｔｅｍ ｉｎｔｅｒｆａ
ｃｅ）等のうちのいずれが、記憶装置、フロッピーディ
スク、シリアルポート、Ｉ／Ｏ周辺装置等のスレーブ装
置に、システムバスを介してアクセスすることができる
かを判定する。

【０００３】図９を参照して説明する。図９は典型的な
構成を示す。中央アービタ１を用いてＭｉｃｒｏ Ｃｈ
ａｎｎｅｌバス１１へのアクセスをアービトレートす
る。Ｍｉｃｒｏ ＣｈａｎｎｅｌはＩＢＭ Ｃｏｒｐ．
の商標である。バスマスタ装置３，５，７はそれぞれ要
求アービタを含み、それらの要求アービタには優先順位
が割り当てられている。ＳＣＳＩバスマスタ７はハード
ディスク９を制御する。ＤＭＡ５はダイレクト・メモリ
・アクセス（ｄｉｒｅｃｔ ｍｅｍｏｒｙ ａｃｃｅｓ
ｓ）制御装置である。バスマスタ装置内の要求アービタ
がバスへのアクセスに対するアービトレーションに成功
すると、スレーブ装置１３，１５，１７，１９は、対応
するバスマスタ装置の間で情報を転送することになる。
例えば、情報をハードディスク９から記憶装置１３に転
送するのを望むことができる。ＳＣＳＩバスマスタ７は
データの転送を完了するため、Ｍｉｃｒｏ Ｃｈａｎｎ
ｅｌバス１１へのアクセスに対してアービトレートしな
ければならないことになる。

【０００４】アービトレーションスキームには幾つかの
タイプが存在し、アービトレーションスキームはバスマ
スタ装置がバスにアクセスするのに用いられる。ＩＢＭ
ＴＤＢ“Ｈｉｇｈ−Ｓｐｅｅｄ Ｐｒｏｃｅｓｓｏｒ
Ｂｕｓ Ａｒｂｉｔｒａｔｉｏｎ”には、新しいバス
マスタ（Ｂｕｓ−Ｇｒａｎｔを受信したバスマスタ）が
バスを制御することができる時のタイミングを制御する
シグナルを用いる典型的なアービトレーションスキーム
が記載されている。ＩＢＭ ＴＤＢ“Ｉｎｔｅｒｃｈｉ
ｐ Ａｒｂｉｔｒａｔｉｏｎ Ｄｅｓｉｇｎ”には、チ
ップ間アービトレーション配列は回転優先値を用い、か
つ、高速アービトレーションを許可する「ルックアヘッ
ド」機能を含むことが記載されている。ＩＢＭ ＴＤＢ
“Ｉｍｐｒｏｖｅｍｅｎｔ ｏｎ Ｐａｒａｌｌｅｌ
Ａｒｂｉｔｒａｔｉｏｎ Ｓｃｈｅｍｅ”によれば、
バスの所有権が分散優先順位スキームにより決定される
が、現行バス所有者は他の装置から要求があるまで、依
然、所有者であるというアービトレーションスキームが
説明してある。米国特許４，７３４，９０９号には、ア
ービトレーションがタイムフェーズされるか、あるいは
時分割され、連続する多くのサイクルに亘って行われる
バスアービトレーションシステムが記載されている。そ
れぞれタイムフェーズされたアービトレーションが同一
バス通信線上で行われる場合、多くの競合している装置
を数少ない通信線（ＩＣ装置Ｉ／Ｏ）の間でアービトレ
ーションを行うことができる。

【０００５】図１０は典型的なアービトレーションスキ
ームに対するタイミング図である。時点Ａ、すなわちデ
フォールト状態では、ＣＰＵ（アービトレーションレベ
ルＦ）がバスを所有する。一般的に、ＣＰＵは、デフォ
ールト状態の間、バスを所有するので、最低のアービト
レーション優先順位を有することになる。時点Ｂにて、
周辺装置（バスマスタ）がバスを必要とし、ＰＲＥＥＭ
ＰＴ＃信号を活動状態にする。この状態はバスに対する
要求が生じたことを示す。中央アービタはＰＲＥＥＭＰ
Ｔ＃信号が活動状態であることを認識し、時点Ｃでアー
ビトレーションサイクルを開始する。そして、（１つ以
上の）リクエスタはそれらの優先順位を比較し、バスへ
のアクセスに対するアービトレーションを行う。時点Ｄ
では、複数のリクエスタはアービトレーションを完了
し、周辺装置５、例えば、図９のＤＭＡ制御装置５がバ
スへのアクセスを獲得することを決定する。そして、中
央アービタは時点Ｅでアービトレーションサイクルを終
了し、そのバスをＤＭＡ５に認可する。そのバスを獲得
すると、直ちに、ＤＭＡ制御装置５はＰＲＥＥＭＰＴ＃
信号を解放（非活動状態に）し、ＢＵＲＳＴ＃信号を活
動状態にし、そのバスの所有権を保持する。時点Ｆで
は、周辺装置（ＤＭＡ制御装置５）がそのバスの所有を
終了し、ＢＵＲＳＴ＃信号を解放する。中央アービタは
そのバスの解放を認識し、時点Ｇにて、アービトレーシ
ョンサイクルをランする。他に要求がない場合は、デフ
ォールトに従って、バスの所有権はＣＰＵに戻される
（時点Ｈ）。

【０００６】

【発明が解決しようとする課題】しかし、複数のコンピ
ュータシステムを単一のバスを介して接続したい場合
は、問題が生じることになる。というのは、各コンピュ
ータには中央アービタがあるからである。勿論、中央ア
ービタを、接続されたコンピュータサブシステムから取
り除くことはできるが、このようにすると、サブシステ
ムに対する再作業のコストが高くなることになる。とい
うのは、中央アービタは、通常、単一の集積回路装置パ
ッケージ、すなわち、シングルチップ上に、他の必要な
コンポーネントとともにパッケージされるからである。
よって、サブシステムの機能を保持するため、中央アー
ビタを含むチップを、再作業をしてその機能を取り除か
なければならない。その中央アービタがスレーブアービ
タとして活動し、しかも、ホストコンピュータととも
に、複数のサブシステムを単一のバスに相互接続するも
のをサブシステムに付加することが非常に望ましいのは
明らかである。ＩＢＭ ＴＤＢ“Ｓｈａｒｅｄ Ｍａｓ
ｔｅｒ／Ｓｌａｖｅ Ｄｅｖｉｃｅ”には、マスタおよ
びスレーブオペレーションを含む装置が説明されてい
る。この装置により、任意の時点でスレーブオペレーシ
ョンのオカレンスを考慮にいれているが、その装置のバ
スマスタとして有効になることを禁止しない。ＩＢＭ
ＴＤＢ “Ｄｕａｌ Ｍａｓｔｅｒ Ｂｕｓ Ｉｓｏｌ
ａｔｏｒ”では、ハードウェアロジック回路は、１つの
バスが他のバスにアクセスしたとき、各バスを仮想アド
レスとして取り扱うことにより、２つのマイクロプロセ
ッサバスを透過的に相互接続することが説明されてい
る。ＩＢＭ ＴＤＢ “Ｍｏｖａｂｌｅ Ｂｕｓ Ａｒ
ｂｉｔｅｒ ａｎｄ Ｓｈａｒｅｄ Ｂｕｓ Ａｄｄｒ
ｅｓｓ”には、バスアービトレーションを２つのバス装
置の間で共有できる方法が記載されている。２つのプロ
セッサは、それらの存在がバスに接続されている他のＩ
／Ｏ装置に対して透過になるように、同一のバスアドレ
スとアービトレーション機能を共有することができる。
２つのプロセッサが使用されたときは、これらの参照は
バス装置を透過にすることは明らかである。

【０００７】しかし、チップセットを再作業せずに、複
数のコンピュータシステムを相互接続することができな
い従来例には、依然、問題がある。

【０００８】

【課題を解決するための手段】本発明は、それぞれ中央
アービタを有する複数のコンピュータサブシステムを、
ホストバスシステム上のホストシステムであって、中央
アービタを含むホストシステムに相互接続させることが
できる手段を提供する。

【０００９】変換ロジック装置は、ハードウェアの形式
であり、ホストと相互接続しようとする各コンピュータ
サブシステムに付加されている。変換ロジック装置は、
ホストシステムのアービトレーションバスとサブシステ
ムの間に配置され、２つの要求アービタを含む。２つの
要求アービタのうちの一方は、ホストシステムアービト
レーションバス獲得のためにアービトレーションを行
い、他方の要求アービタはサブシステムアービトレーシ
ョンバス獲得のためにアービトレーションを行う。デフ
ォールト状態では、変換ロジック装置はサブシステムバ
ス獲得のアービトレーションに成功し、サブシステムバ
スの制御を保持している。サブシステム装置からのホス
トバスへのアクセスを要求した後、変換ロジック装置は
ホストバス制御のアービトレーションを行う。ホストバ
ス制御が変換ロジック装置に裁定されたとき、サブシス
テムバスの制御が解放され、要求サブシステム装置はサ
ブシステムとホストの間でデータを転送することができ
る。

【００１０】後述することと特許請求の範囲の他に、添
付した図面とから、本発明の目的、特徴、および効果が
当業者にとって明らかになるであろう。

【００１１】次のようにすることができる。

【００１２】１）ホストシステムバスを有するホストコ
ンピュータシステムと、サブシステムバスを有する少な
くとも１つの相互接続されたサブシステムとの間で、デ
ータを転送する方法において、前記サブシステムバスへ
のアクセス制御をアービトレートするステップと、前記
コンピュータサブシステムにより、前記ホストシステム
バスへのアクセスを要求するステップと、前記ホストシ
ステムバスの制御をアービトレートするステップと、前
記サブシステムバスの制御を解放するステップと、前記
サブシステムと前記ホストシステムとの間でデータを転
送するステップとを備えたことを特徴とする。

【００１３】２）上記１）に記載の方法において、前記
サブシステムバスの制御の獲得をアービトレートするス
テップと、前記ホストシステムバスの制御を解放するス
テップとをさらに備えたことを特徴とする。

【００１４】３）上記２）に記載の方法において、変換
ロジック装置が前記サブシステムバスと前記ホストシス
テムバスの制御をアービトレートするステップをさらに
備えたことを特徴とする。

【００１５】４）上記３）に記載の方法において、前記
変換ロジック装置は前記サブシステムバスと前記ホスト
システムバスの制御を解放するステップを実行すること
を特徴とする。

【００１６】５）上記４）に記載の方法において、アク
セスを要求する前記ステップは、前記コンピュータサブ
システム内に含まれるバスマスタにより前記サブシステ
ムバスの制御を要求するステップを備えたことを特徴と
する。

【００１７】６）上記５）に記載の方法において、前記
変換ロジック装置は前記サブシステムバスと前記ホスト
システムバスの中間に相互接続されていることを特徴と
する。

【００１８】７）上記６）に記載の方法において、前記
サブシステムの制御をアービトレートする前記ステップ
は、前記コンピュータサブシステムが初期設定されたと
き、前記サブシステムバスの制御をアービトレートする
ステップと、前記サブシステムへのアクセスが制御され
るデフォールト状態を保持するステップとを備えたこと
を特徴とする。

【００１９】８）上記７）に記載の方法において、前記
ホストシステムバスの制御をアービトレートとする前記
ステップは、前記バスマスタ装置により開始される要求
を受け取ったときに前記ホストシステムバスの制御をア
ービトレートとするステップと、前記データの転送が完
了するまで前記ホストシステムバスの制御を保持するス
テップと、前記サブシステムバスの制御が獲得された
後、前記ホストコンピュータシステムが前記ホストバス
を制御するデフォールト状態に対して、前記ホストシス
テムバスの制御を解放するステップとを備えたことを特
徴とする。

【００２０】９）本発明に係る方法は、ホストバスと相
互接続されたホストコンピュータシステムの装置と、サ
ブシステムバスと相互接続されたコンピュータサブシス
テムの複数装置のうちの対応する１つとの間でデータを
転送する方法において、前記サブシステムバスへのアク
セスを前記ホスト装置により要求するステップと、前記
ホストシステムバスの制御をアービトレートするステッ
プと、前記ホストシステムバスと前記サブシステムバス
との中間に配置された変換ロジック装置により、前記ホ
スト装置アービトレーション優先値と、前記サブシステ
ム装置のアービトレーション優先値とを比較するステッ
プと、前記サブシステムバスの制御を前記変換ロジック
装置により解放するステップと、前記変換ロジック装置
により、前記対応するサブシステム装置に対する優先値
を用いて前記サブシステムバスの制御をアービトレート
するステップと、前記ホストシステム装置と前記対応す
るサブシステム装置の間でデータを転送するステップと
を備えたことを特徴とする。

【００２１】１０）上記９）に記載の方法において、前
記変換ロジック装置は、前記サブシステム装置の優先値
を記憶するための参照テーブルを備えたことを特徴とす
る。

【００２２】１１）上記１０）に記載の方法において、
前記ホスト装置の優先値は、前記サブシステムバスアー
ビトレーションの間、前記サブシステム装置が前記サブ
システムバスの制御の獲得に成功することを確認するの
に充分高いことを特徴とする。

【００２３】１２）本発明に係るシステムは、ホストコ
ンピュータシステムと、少なくとも１つの相互接続され
たコンピュータサブシステムとの間でデータを転送する
システムにおいて、少なくとも１つのバスマスタ装置が
接続されたホストシステムバスと、少なくとも１つのバ
スマスタ装置が接続された少なくとも１つのサブシステ
ムバスと、前記サブシステムコンピュータシステムにそ
れぞれ関連し、かつ、前記各サブシステムバスと前記ホ
ストバスの中間に接続された変換ロジック装置であっ
て、前記ホストシステムバスの制御をアービトレートす
るとともに、前記サブシステムバスのアクセスを制御す
ることにより、前記各サブシステムバスと前記ホストバ
スとの間でのデータ伝送を調整する変換ロジック装置と
を備えたことを特徴とする。

【００２４】１３）上記１２）に記載のシステムにおい
て、前記変換ロジック装置は、前記サブシステムバスに
相互接続されたバスマスタ装置と通信を行うサブシステ
ムシステムアービトレーション制御回路と、前記サブシ
ステムバスの制御をアービトレートするサブシステムア
ービタと、前記ホストシステムバスと相互接続されたバ
スマスタ装置と通信を行うホストアービトレーション制
御回路と、前記ホストシステムバスの制御をアービトレ
ートするホストアービタとを備えたことを特徴とする。

【００２５】１４）上記１３）に記載のシステムにおい
て、前記変換ロジック装置は、前記ホストバスマスタ装
置のうちの１つのホストバスマスタ装置の優先レベル
と、前記サブシステムバスマスタ装置に対応する優先値
のリストとを比較する手段と、前記ホストバスマスタ装
置優先値と前記サブシステム装置優先値のうちの１つが
一致したとき、前記優先値を前記サブシステムアービタ
に出力する手段であって、前記サブシステムアービタが
前記優先値を用いて前記サブシステムバスをアービトレ
ートする手段とを備えたことを特徴とする。

【００２６】１５）上記１４）に記載のシステムにおい
て、前記サブシステムアービトレーション制御回路は、
前記ホストアービトレーション制御回路に要求して、前
記ホストシステムバスの制御を獲得する手段を備えたこ
とを特徴とする。

【００２７】１６）上記１５）に記載のシステムにおい
て、前記ホストアービトレーション制御回路は、前記ホ
ストシステムバスの制御が獲得されたことを前記サブシ
ステムアービトレーション制御回路に示す手段を備えた
ことを特徴とする。

【００２８】１７）上記１６）に記載のシステムにおい
て、前記比較する手段は探索リストまたはルックアップ
テーブルであることを特徴とする。

【００２９】１８）ホストシステムバスを有するホスト
コンピュータシステムと、サブシステムバスを有する少
なくとも１つの相互接続されたコンピュータサブシステ
ムとの間でデータを転送するシステムにおいて、前記サ
ブシステムバスへのアクセスの制御をアービトレートす
る手段と、前記ホストシステムバスへのアクセスを前記
コンピュータサブシステムにより要求する手段と、前記
ホストシステムバスの制御をアービトレートする手段
と、前記サブシステムバスの制御を解放する手段と、前
記サブシステムと前記ホストシステムとの間でデータを
転送する手段とを備えたことを特徴とする。

【００３０】１９）ホストコンピュータシステムバスと
コンピュータサブシステムバスの中間に相互接続された
変換ロジック装置において、前記サブシステムバスへの
アクセスの制御をアービトレートする手段と、前記ホス
トシステムバスへのアクセスを要求する手段であって、
前記要求が前記コンピュータサブシステムバスに接続さ
れた装置により発信される手段と、前記ホストシステム
バスの制御をアービトレートする手段と、前記サブシス
テムバスの制御を解放する手段とを備えたことを特徴と
する。

【００３１】２０）上記１９）に記載の変換ロジック装
置において、前記システムバスに接続された前記装置に
対する優先値を記憶する手段と、前記サブシステム装置
のうちの対応する１つのサブシステム装置へのアクセス
の要求があったとき、前記記憶された優先値と、前記ホ
ストシステムバスに接続された装置からの優先値を比較
する手段とを備えたことを特徴とする。

【００３２】

【実施例】以下、本発明の実施例を図面を参照して説明
する。

【００３３】図１を説明する。図１はマイクロチャネル
バスを有するマイクロチャネルホストシステム上で正規
のアービトレーションを行うのに必要な信号を表す。Ｍ
ｉｃｒｏ Ｃｈａｎｎｅｌバスがアービトレーションバ
スと、実際のデータが転送されるアドレスバス、制御バ
ス、およびデータバスとを含み、既に説明したアービト
レーションプロシージャが変換ロジック装置１００と協
働してそのアービトレーションバス上に生じることは当
業者にとって当然である。ここで言う「バス」と言う語
は、そうでないと指定しない限り、アービトレーション
バスを言う。ホストシステム３１は中央アービタと、バ
スマスタ装置３５の一部である要求アービタ３７とを含
む。既に述べたように、バスマスタ装置３５は中央処理
装置、ＤＭＡ制御装置、ＳＣＳＩインタフェース等のよ
うな幾つかの装置のうちの１つであって、要求アービタ
を含むものでも良い。他のバスマスタ装置４１および４
５はホストシステム３１と相互接続されている。バスマ
スタ装置４１は要求アービタ４３を含み、バスマスタ装
置４５は要求アービタ４７を含む。

【００３４】次に、アービトレーションスキームを図１
の構成を参照して説明する。図１に示すバスマスタ装置
３５は中央処理装置（ＣＰＵ）であると仮定する。全て
のＭｉｃｒｏ Ｃｈａｎｎｅｌアダプタのデフォールト
状態は、ＣＰＵがバス所有者になるようなバスを所有し
ない。Ｍｉｃｒｏ Ｃｈａｎｎｅｌバスに接続された装
置のうちで、ＣＰＵは最も活動的な装置であるので、Ｃ
ＰＵはデフォールトバス所有者になるべきであることは
明らかである。従って、ＣＰＵには概して最低の優先ア
ービトレーション値が割り当てられ、その結果、要求し
ている他のアービタはＭｉｃｒｏ Ｃｈａｎｎｅｌバス
を介してデータを転送する機会を得ることになる。ここ
で、Ｍｉｃｒｏ ＣｈａｎｎｅｌアダプタおよびＣＰＵ
はデフォールト状態であり、この状態では、ＣＰＵはバ
ス所有者であると仮定する。さらに、バスマスタ装置４
１がＭｉｃｒｏ Ｃｈａｎｎｅｌバスへのアクセスを望
んでいると仮定する。この場合、要求アービタ４３はＰ
ＲＥＥＭＰＴ＃信号を活動状態にする。このことは、他
の相互接続された全てのアービタ、すなわち、中央アー
ビタ３３、および要求アービタ３７および４７により認
識される。この時点では、中央アービタ３３は活動状態
の優先使用（ｐｒｅｅｍｐｔ）信号を認識し、Ｍｉｃｒ
ｏ Ｃｈａｎｎｅｌバスの所有者を決定するアービトレ
ーションサイクルを開始する。中央アービタ３３は、各
要求アービタの出力であって、アービトレーションが開
始されることを示すアービトレーション信号を駆動す
る。要求しているアービタにはそれぞれ優先番号が割り
当てられる。

【００３５】その優先番号はアービトレーションチャネ
ル、すなわちＡＲＢ（０−３）上に出力され、他の要求
しているアービタがある場合には、そのアービタの優先
番号と比較される。そして、中央アービタは要求してい
るアービタのうち最も優先順位の高いアービタを判定す
る。ＣＰＵがデフォールトバス所有者であり、常に、ア
ービトレーションと関わりあうので、要求しているアー
ビタが単一である場合でさえ、アービトレーションが生
じることに注意すべきである。この例では、要求アービ
タ３７，４３，および４７は優先値を出力し、優先値は
中央アービタ３３により比較される。中央アービタ３３
はＡＲＢ／ＧＮＴ＃信号を論理０にして、要求している
アービタのうちの最も優先順位の高いアービタにそのバ
スを認可する。中央アービタ３３はアービトレーション
サイクルを開始する。また、要求しているアービタはＡ
ＲＢ（０−３）チャネル上に優先値を保持する。アービ
トレーションサイクルの終りで、要求しているアービタ
はアービトレーションバスを検査し、特定の優先番号を
有するリクエスタは自分自身がバス獲得者であると認識
する。

【００３６】要求アービタ４３がバス獲得者であると仮
定すると、データ転送がＭｉｃｒｏＣｈａｎｎｅｌアド
レスバス、制御バス、およびデータバス上で行われてい
る間、そのバスの所有権を保持するため、要求している
アービタ４３により、ＢＵＲＳＴ＃信号が出力される。
一度、データ転送が完了すると、要求アービタ４３はＢ
ＵＲＳＴ＃信号を解放することになる。このＢＵＲＳＴ
＃信号は中央アービタ３３により認識され、中央アービ
タ３３によりアービトレーションサイクルがランされ、
再び、バス所有権が判定される。

【００３７】ＡＲＢ／ＧＮＴ＃，ＰＲＥＥＭＰＴ＃，お
よびＢＵＲＳＴ＃信号は、要求アービタと中央アービタ
に相互接続されているアービトレーションバス上の単一
の線に一致していることに注意すべきである。ＡＲＢ
（０−３）優先値は中央アービタおよび要求アービタに
記憶されている４ビットに一致する。ＡＲＢ／ＧＮＴ＃
信号は、その信号が論理１にセットされたとき、アービ
トレーションサイクルが開始することを示し、その信号
が論理０に等しくなったとき、バスが特定のバスマスタ
に認可されることを示す。ＰＲＥＥＭＰＴ＃信号が論理
０に等しくされたとき、バスに対する要求がＰＲＥＥＭ
ＰＴ＃信号により示される。ＰＲＥＥＭＰＴ＃信号の論
理１は、保留中のＰＲＥＥＭＰＴ（優先使用）要求がな
いことを示す。論理１に等しくされたＢＵＲＳＴ＃信号
はバスの利用可能を示す。一方、論理０に等しくされた
ＢＵＲＳＴ＃信号は、バスマスタ装置が現在バスを所有
しており、他のバスマスタ装置によるアクセスが、デー
タ転送が完了し、かつＢＵＲＳＴ＃信号が解放されるま
で、不可能であることを示す。ＡＲＢ（０−３）信号に
より、要求アービタの各優先番号を４ビットの番号とし
て、要求アービタに記憶することができる。従って、１
６個の異なる優先番号を含むことができる。しかし、１
つの優先番号はホスト用に予約されているので、１５個
をアービタが要求することができる。

【００３８】図２はホストシステム５１および複数のサ
ブシステムがマイクロチャネルバス１０を介して相互接
続されるアービトレーションスキームを示すブロック図
である。ホストシステム５１はＤＭＡ制御装置５２と中
央アービタ５３を含み、同様に、バスマスタ装置５６お
よび５７を含む。バスマスタ５６は、要求アービタ５４
とＣＰＵ５５を含む。バスマスタ５７は要求アービタ５
８とフロッピーディスク５９を含むＤＭＡスレーブ装置
である。ＣＰＵおよびＤＭＡスレーブバスマスタ装置は
一例として挙げたに過ぎず、本発明は、バスマスタ装置
の特定の種別や数に限定すべきではないことに注意すべ
きである。さらに、ホストシステム５１はホスト内部シ
ステムバス５０を含む。このホスト内部システムバス５
０はＤＭＡ制御装置５２および中央アービタ５３と、バ
スマスタ装置５６および５７のそれぞれ要求アービタ５
４および５８と相互接続されている。

【００３９】サブシステム６１は中央アービタ６３およ
びＤＭＡ制御装置６２を含み、中央アービタ６３および
ＤＭＡ制御装置６２は内部サブシステムバス６０を介し
てバスマスタ装置６６および６７に相互接続されてい
る。バスマスタ６６はＣＰＵ６５および要求アービタ６
４を含み、バスマスタ６７（ＤＡＭスレーブ）はフロッ
ピーディスク６９および要求アービタ６８を含む。

【００４０】別のサブシステム７１が図示されており、
このサブシステムは既に説明したサブシステム６１と一
致する要素を含む。特に、ＤＭＡ制御装置７２と中央ア
ービタ７３は、内部サブシステムバス７０を介して、バ
スマスタ装置７６および７７に接続されている。バスマ
スタ７６は要求アービタ７４とＣＰＵ７５を含み、バス
マスタ７７（ＤＭＡスレーブ）は要求アービタ７８とフ
ロッピーディスクドライブ７９を含む。さらに別のサブ
システムは、サブシステム６１，７１とホストシステム
５１にＭｉｃｒｏ Ｃｈａｎｎｅｌバス１０を介して相
互接続することができ、この別のサブシステムは参照番
号８１により表される。さらに、バス１０には、システ
ム記憶装置９１、ディスプレイ９３のようなホスト周辺
装置や、キーボード、マウス等の入出力（Ｉ／Ｏ）装置
のようなホスト周辺装置が相互接続されている。

【００４１】図２の構成が今日のコンピューティング環
境においていかに望ましいかは明らかである。サブシス
テム６１および７１は実質的にはスタンドアローンコン
ピュータシステムを示す。このコンピュータシステムは
拡張された処理機能を提供し、同様に、複数ソフトウェ
アオペレーティングシステムやプログラムアプリケーシ
ョンを単一のホストシステム内でランする機能を提供す
るため、ホストシステム５１に相互接続することができ
る。サブシステム６１および７１を具現化したチップセ
ットは、それぞれ、中央アービタ６３および７３を含む
ので、問題が存在することは明らかである。複数の中央
アービタが相互接続され、しかも、そのアドレスへのア
クセスが裁定されたとき、バス競合問題が生じる。例え
ば、ホスト中央アービタ５３およびサブシステム６１の
中央アービタ６３はそれぞれそのアドレス、制御、およ
びデータバスをバスマスタ装置に認可するので、バス競
合が生じ、データ衝突が生じ、最後にはシステムがクラ
ッシュする。さらに、サブシステム中央アービタ６３，
７３を除去するか、あるいはデセーブルすることが実際
的な解決法でないことは明らかである。というのは、チ
ップセットを再作業する必要があるからである。従っ
て、ＰＳ／２，ＲＩＳＣ Ｓｙｓｔｅｍ／６０００，ま
たは他のサブシステムに対し標準チップセットを使用
し、しかもＭｉｃｒｏ Ｃｈａｎｎｅｌバスを介してホ
ストシステムに相互接続することができる解決法が必要
になる。

【００４２】図３は図２で既に説明した要素と同一の要
素を示す。ただし、図３には、本発明に係る変換ロジッ
ク装置１００を含む。変換ロジック装置１００は、サブ
システム６１および７１の中央アービタ６３および７３
をそれぞれ別のマスタまたはスレーブアービトレーショ
ン装置に効果的に変換することにより、アドレスバス、
制御バス、およびデータバス９８（図６）へのアクセス
を調整することになる。変換された中央アービタは関連
するスレーブ装置を有しない。しかし、この中央アービ
タは内部サブシステムバス、例えば、サブシステム６１
および７１のバス６０，７０に対して本質的にアービト
レーションを行うことができる。サブシステム装置のチ
ップセット上に変換ロジック装置１００を別のチップと
して含むことができるか、あるいは、相互接続されてい
るサブシステムの現行のプログラム方式論理装置を変換
ロジック装置１００に含むことができる。

【００４３】基本的には、変換ロジック装置１００は２
つの要求アービタを含む。その一方のアービタは内部サ
ブシステム６０，７０の制御をアービトレートするもの
であり、もう一方のアービタはＭｉｃｒｏ Ｃｈａｎｎ
ｅｌバス１０をアービトレートするためのものである。
ホストシステムバスが認可されると、直ちに、変換ロジ
ック装置はサブシステムバスの制御を解放する。そのた
め、アービトレーションサイクルがサブシステムバス上
で生じ、しかも、最優先値を有するバスマスタ装置がサ
ブシステムバスを獲得する。Ｍｉｃｒｏ Ｃｈａｎｎｅ
ｌのアクセスを要求しているサブシステムバスマスタが
２つ以上ある場合は、Ｍｉｃｒｏ Ｃｈａｎｎｅｌバス
へのアクセスを要求サブシステムバスマスタ装置は、ア
ービトレーションの勝者となる見込みのあるものである
ことになる。よって、サブシステムのバスマスタ装置と
ホストシステムのスレーブ装置の間でデータを転送する
ことができる。すなわち、サブシステム内のバスマスタ
装置は、ホストシステムスレーブ装置と、Ｍｉｃｒｏ
Ｃｈａｎｎｅｌバスに接続された他の任意の周辺装置と
にアクセスすることができる。例えば、サブシステム７
１のＣＰＵ７５はシステム記憶装置９１、またはホスト
システム６１のフロッピーディスク５９から読み取るこ
とができる。

【００４４】図４はホストシステム５１、変換ロジック
装置１００、および対応するサブシステム６１の間の信
号の流れを示す。図示のホストシステム５１はモジュー
ル９９に相互接続されいる。モジュール９９は、サブシ
ステム、例えば６１、および変換ロジック装置１００と
対応するチップセットを含むことになる。上述したよう
に、変換ロジック装置１００を、サブシステム６１の現
行のプログラム方式論理装置に含ませることができる
か、あるいは、別のチップとして付加することができ
る。変換ロジック装置１００（図５）内の１つの要求ア
ービタは、サブシステム６１の内部アービトレーション
バスをアービトレートすることになる。

【００４５】アービトレーションプロセスを表す信号は
図１に記載した部分と一致する。すなわち、ＳＵＢ＿Ｐ
ＲＥＥＭＰＴ＃は、変換ロジック装置１００によるサブ
システム内部バス制御の要求である。ＳＵＢ＿ＡＲＢ／
ＧＲＡＮＴ＃はサブシステム６１の中央アービタ６３に
より論理１に等しくされたとき、サブシステム内部バス
アービトレーションを開始することになる。上述したよ
うにＳＵＢ＿ＡＲＢ（０−３）チャネル上で生じたアー
ビトレーションの後、ＳＵＢ＿ＡＲＢ／ＧＮＴ＃はサブ
システム中央アービタ６３により論理０に等しくされる
ことになる。よって、サブシステム中央アービタ６３は
最優先順位を有する要求アービタ、この場合、変換ロジ
ック装置１００のサブシステムの要求アービタにバスを
裁定する。この例では、変換ロジック装置１００のサブ
システムの要求アービタは、アービトレーションを勝ち
取ったと仮定し、よって、ＳＵＢ＿ＢＵＲＳＴ＃信号を
出力し、サブシステムバス６０を保持する。

【００４６】それと並行して、変換ロジック装置１００
の他の要求アービタは、ＭＣ＿ＰＲＥＥＭＰＴ＃信号を
Ｍｉｃｒｏ Ｃｈａｎｎｅｌ（ＭＣ）アービトレーショ
ンバス１０上に出力する。Ｍｉｃｒｏ Ｃｈａｎｎｅｌ
（ＭＣ）アービトレーションバス１０はホストシステム
５１の内部バス５０に相互接続されている。そのため、
ホストシステム５１の中央アービタ５３はＭＣ＿ＡＲＢ
／ＧＮＴ＃信号を論理１に等しくして、アービトレーシ
ョンサイクルを開始する。そして、既に説明したよう
に、アービトレーションが、変換ロジック装置１００の
ＭＣの要求アービタと、ホストシステム５１内の他の任
意の要求アービタとの間で行われることになる。ＭＣ＿
ＡＲＢ（０−３）チャネルを用いて、アービトレーショ
ンサイクルの間、要求アービタの優先値を比較する。ア
ービトレーションが成立すると、直ちに、中央アービタ
５３はＭＣ＿ＡＲＢ／ＧＮＴ＃信号を論理０に等しくし
て、最優先順位を有する要求アービタに、Ｍｉｃｒｏ
Ｃｈａｎｎｅｌバスを認可する。この場合、変換ロジッ
ク装置１００のＭＣの要求アービタは、アービトレーシ
ョンを勝ち取り、ＭＣ＿ＢＵＲＳＴ＃信号を出力し、バ
スマスタ装置とスレーブ装置の間でデータの転送が行わ
れている間、そのバスの所有権を保持する。この時点
で、変換ロジック装置１００はアービトレーションに成
功し、内部サブシステムアービトレーションバス６０を
保持している。また、Ｍｉｃｒｏ Ｃｈａｎｎｅｌアー
ビトレーションバス１０（ホストバス５０と相互接続さ
れている）が変換ロジック装置１００に裁定される。

【００４７】ＭＣバスが裁定された後、変換ロジック装
置１００はサブシステムバス６０を解放し、サブシステ
ムバス上でアービトレーションサイクルをランする。サ
ブシステムアービトレーションサイクルの勝者（ＭＣバ
スへのアクセスを要求する最も見込みのある装置）は、
ＭＣバスにアクセスすることができ、変換ロジック装置
１００からのＭＣ＿ＢＵＲＳＴ＃信号により保持され
る。従って、データを、バスマスタすなわちホストシス
テムのスレーブ装置（Ｍｉｃｒｏ Ｃｈａｎｎｅｌバス
１０に相互接続されている装置）と、バスマスタすなわ
ちサブシステム６１内のスレーブ装置との間で転送する
ことができる。ホストおよびサブシステム装置がそれぞ
れ相互接続されたアドレス、制御データバス上に、実際
のデータが転送されるが、図３に示すアービトレーショ
ンバス５０，６０，７０上には転送されないことに注意
すべきである。変換ロジック装置１００は、サブシステ
ムの制御情報、アドレス情報、および実際のデータ（Ｓ
ＵＢ＿ＣＴＲＬ，ＳＵＢ＿ＡＤＤＲ，ＳＵＢ＿ＤＡＴ
Ａ）がＭｉｃｒｏ Ｃｈａｎｎｅｌバスに出力されるこ
とを考慮する。これらの情報およびデータは、Ｍｉｃｒ
ｏ Ｃｈａｎｎｅｌバス上では、信号ＭＣ＿ＣＴＲＬ，
ＭＣ＿ＡＤＤＲ，ＭＣ＿ＤＡＴＡとして表される。Ｍｉ
ｃｒｏ Ｃｈａｎｎｅｌバスにより相互接続されてい
る、サブシステム、ホストシステム、および他の周辺装
置の間で、バス競合、データ衝突等の問題が生じるのを
虞れることなく、このように情報を転送することができ
る。

【００４８】図５を説明する。図５はの変換ロジック装
置１００とその内部コンポーネントの略図である。変換
ロジック装置１００の種々のコンポーネントの間で伝送
されるアービトレーション信号を図５に示す。図示した
Ｍｉｃｒｏ Ｃｈａｎｎｅｌアービトレーション制御回
路１０１は、既に説明したＭＣ＿ＡＲＢ／ＧＮＴ＃，Ｍ
Ｃ＿ＰＲＥＥＭＰＴ＃，ＭＣ＿ＢＵＲＳＴ＃信号と相互
接続されている。また、サブシステムアービトレーショ
ン制御回路１０３が設けてあり、ＳＵＢ＿ＡＲＢ／ＧＮ
Ｔ＃，ＳＵＢ＿ＰＲＥＥＭＰＴ＃，およびＳＵＢ＿ＢＵ
ＲＳＴ＃というサブシステムアービトレーション信号に
相互接続されている。サブシステムアービトレーション
制御回路１０３は、サブシステムのバスマスタ装置から
入力されるバス要求（ＰＲＥＥＭＰＴ＃）信号の入力に
応答してＧＥＴ＿ＢＵＳ（Ｍｉｃｒｏ Ｃｈａｎｎｅ
ｌ）信号を出力する。ＭＣアービトレーション制御回路
１０１はＭｉｃｒｏ Ｃｈａｎｎｅｌバスに対するアー
ビトレーションが成功すると、直ちに、ＧＯＴ＿ＢＵＳ
信号をサブシステムアービトレーション制御回路１０３
に出力することになる。

【００４９】また、要求アービタ１０５が設けてあり、
要求アービタ１０５はＭＣアービトレーション制御回路
１０１と相互接続されている。要求アービタ１０５は、
実際は、ＭＣ＿ＡＲＢ（０−３）チャネル上でＭｉｃｒ
ｏ Ｃｈａｎｎｅｌバスに対するアービトレーションを
行う。ＭＣアービトレーション制御回路１０１は要求信
号（ＲＥＱ）を要求アービタ１０５に出力し、ＰＲＥＥ
ＭＰＴ＃信号がサブシステムバスマスタから入力された
ことを示すとともに、Ｍｉｃｒｏ Ｃｈａｎｎｅｌバス
に対するアービトレーションが開始されようとしている
ことを示す。そして、要求アービタ１０５は変換ロジッ
ク装置１００の優先値を出力し、Ｍｉｃｒｏ Ｃｈａｎ
ｎｅｌバスを変換ロジック装置１００に認可すると、直
ちに、認可（ＧＮＴ）信号をＭＣアービトレーション制
御回路１０１に戻す。同様に、要求アービタ１０７が設
けてあり、要求アービタ１０７はＳＵＢ＿ＡＲＢ（０−
３）チャネルを介してサブシステムと相互接続されてい
る。サブシステムバスに対するアービトレーションサイ
クルの開始時点で、アービトレーション制御回路１０３
はサブシステムバス要求信号（ＲＥＱ）を、要求アービ
タ１０７に出力し、そして、要求アービタ１０７はサブ
システムバスをアービトレートする。サブシステムバス
に正常にアクセスすると、直ちに、認可信号（ＧＮＴ）
が、要求アービタ１０７からアービトレーション制御回
路１０３に出力される。

【００５０】このようにして、サブシステムの要求アー
ビタ１０５は、ＭＣバスのアービトレーションが成功し
た後、ＭＣバスを変換ロジック装置１００に裁定するま
で、要求サブシステムバスマスタ装置に代わって、サブ
システムバスの所有権を保持することになる。ＭＣバス
が変換ロジック装置１００に裁定された後、ＳＵＢ＿Ｐ
ＲＥＥＭＰＴ＃信号がサブシステムアービトレーション
制御回路１０３により出力され、アービトレーションサ
イクルがサブシステムバス上でランされる。そして、最
優先値を有する要求サブシステムバスマスタ装置に、サ
ブシステムバスが裁定されると、データをホストとサブ
システムの間で転送させることができる。

【００５１】Ｍｉｃｒｏ Ｃｈａｎｎｅｌバス上のＤＭ
Ａ制御装置バスマスタ装置が、サブシステムバス上の特
定のＤＭＡスレーブ装置（図３参照）とデータを交換し
ようとするときは、特別な問題がある。この問題に対処
するため、ＤＭＡ探索リスト１０９が設けてあり、ＤＭ
Ａ探索リスト１０９はＭＣ＿ＡＲＢ（０−３）チャネル
と相互接続されている。参照テーブルのような探索リス
ト１０９により、サブシステム上のＤＭＡスレーブ装置
に対する優先値をＭｉｃｒｏ Ｃｈａｎｎｅｌ上のＤＭ
Ａバスマスタと一致させることができる。ＤＭＡバスマ
スタに対する優先値が探索リスト１０９内で見付け出さ
れたとき、信号がアービトレーション制御回路１０１お
よび１０３に出力される。変換ロジック装置１００のオ
ペレーションと、種々のアービトレーション信号に対す
る関係とを、図６および図７を参照して以下に詳細に記
載する。アービトレーション制御回路１０１，１０３
と、要求アービタ１０５，１０７と、ＤＭＡ探索リスト
１０９とを、既に説明したプログラム式論理装置に加え
て、レジスタおよびゲートアレイを組み合わせたもの
や、それと同様のものを用いて、ハードウェアにインプ
リメントすることができる。

【００５２】図６はＭｉｃｒｏ Ｃｈａｎｎｅｌバスに
相互接続されたスレーブ装置にデータを転送するため、
サブシステムバスマスタ装置がＭｉｃｒｏ Ｃｈａｎｎ
ｅｌバスへのアクセスを要求したとき行われる一連のオ
ペレーションを表すタイミング図である。例えば、図３
を参照して説明すると、サブシステム６１のＣＰＵ６５
はＭｉｃｒｏ Ｃｈａｎｎｅｌバス１０に相互接続され
たシステムメモリ９１にデータを転送することを希望す
ることができる。

【００５３】図６を参照して説明する。時点Ａでは、シ
ステムはデフォールト状態にある。すなわち、ホストＣ
ＰＵ５５がＭｉｃｒｏ Ｃｈａｎｎｅｌバスを所有し、
かつ、変換ロジック装置１００がサブシステムバスを所
有し、しかも、サブシステムバスマスタ装置がＭｉｃｒ
ｏ Ｃｈａｎｎｅｌバスにアクセスできない。

【００５４】時点Ｂでは、サブシステムバスマスタはＭ
ｉｃｒｏ Ｃｈａｎｎｅｌバスを要求し、ＳＵＢ＿ＰＲ
ＥＥＭＰＴ＃信号を論理０にして、ＳＵＢ＿ＰＲＥＥＭ
ＰＴ＃信号を活動状態にする。この時点で、アービトレ
ーション制御回路１０３はＧＥＴ＿ＢＵＳ信号をアービ
トレーション制御回路１０１に出力し、アービトレーシ
ョン制御回路１０１はＭＣ＿ＰＲＥＥＭＰＴ＃信号を活
動状態（時点Ｃ）にする。ホスト（Ｍｉｃｒｏ Ｃｈａ
ｎｎｅｌ）中央アービタ５３はＭＣ＿ＰＲＥＥＭＰＴ＃
信号を認識し、Ｍｉｃｒｏ Ｃｈａｎｎｅｌバスに対し
てアービトレーションサイクルをランする。このアービ
トレーションサイクルの間、変換ロジック装置１００は
サブシステムバス６０に代わってアービトレートする。
複数の変換ロジック回路が含まれる場合は、これらの変
換ロジック回路は全て最優先値を持つことができず、し
かも、Ｍｉｃｒｏ Ｃｈａｎｎｅｌバスに常に最初から
アクセスすることができないことに注意すべきである。
しかし、活動状態のＭＣ＿ＰＲＥＥＭＰＴ＃信号は、Ｍ
ｉｃｒｏ Ｃｈａｎｎｅｌバスに対するアービトレーシ
ョンが成功するまで保持される。

【００５５】時点Ｄでは、Ｍｉｃｒｏ Ｃｈａｎｎｅｌ
バスに対するアービトレーションが終了する。時点Ｄ
で、中央アービタ５３により、Ｍｉｃｒｏ Ｃｈａｎｎ
ｅｌバスが変換ロジック装置１００に認可され、ＭＣ＿
ＡＲＢ／ＧＮＴ＃が論理０にセットされるものと仮定す
る。一度、変換ロジック装置１００がＭｉｃｒｏ Ｃｈ
ａｎｎｅｌバスを獲得すると、ＭＣ＿ＢＵＲＳＴ＃が活
動状態にされ、変換ロジック装置１００はＭｉｃｒｏ
Ｃｈａｎｎｅｌバスの制御を保持することになる。この
時点で、変換ロジック装置１００はＳＵＢ＿ＢＵＲＳＴ
＃信号を解放し、その結果、サブシステムに対するアー
ビトレーションが生じる。また、Ｍｉｃｒｏ Ｃｈａｎ
ｎｅｌバスに対する要求が認可されるので、ＭＣ＿ＰＲ
ＥＥＭＰＴ＃信号は非活動状態にされる。サブシステム
中央アービタ、例えば、６３は、時点Ｅにて、変換ロジ
ック装置１００がサブシステムバスを解放したことを認
識する。というのは、ＳＵＢ＿ＢＵＲＳＴ＃信号が非活
動状態にされ、そして、アービトレーションサイクルの
ランが開始されるからである。サブシステムは時点Ｅと
時点Ｆの間でアービトレーションサイクルをランする。
時点Ｆでは、アービトレーションを獲得したサブシステ
ムバスマスタにサブシステムバスが認可される。変換ロ
ジック装置１００は、時点Ｅと時点Ｆの間のアービトレ
ーションサイクルの間、サブシステムバスに対して、要
求サブシステムバスマスタ装置と競合しないことに注意
すべきである。

【００５６】時点Ｆでは、サブシステム中央アービタ
は、サブシステムバスの制御を保持するため、ＳＵＢ＿
ＢＵＲＳＴ＃信号を活動状態にする。この時点では、デ
ータをＭｉｃｒｏ Ｃｈａｎｎｅｌバス上に転送しよう
としているサブシステムバスマスタ装置は、サブシステ
ムバスを所有し、変換ロジック装置はＭｉｃｒｏ Ｃｈ
ａｎｎｅｌバスを所有する。そのため、データを、サブ
システムバスマスタ装置からＭｉｃｒｏ Ｃｈａｎｎｅ
ｌバス上に転送することができる。

【００５７】時点Ｇでは、サブシステムバスマスタ装置
はデータ転送を完了し、最早、そのサブシステムバスの
所有権を必要とせず、ＳＵＢ＿ＢＵＲＳＴ＃信号を時点
Ｇで出力する。それに並行して、変換ロジック装置１０
０はサブシステムバスの解放を認識し、ＳＵＢ＿ＢＵＲ
ＳＴ＃信号を活動状態にすることにより、サブシステム
からバスを再獲得するアクションを起こす。変換ロジッ
ク装置１００はホストシステムがＭｉｃｒｏ Ｃｈａｎ
ｎｅｌバスが再獲得できるまで、そのバスをサブシステ
ムから獲得しなければならない。

【００５８】時点Ｈでは、サブシステム中央アービタ６
３はＳＵＢ＿ＰＲＥＥＭＰＴ＃信号が活動状態であるこ
とを認識し、ＳＵＢ＿ＡＲＢ／ＧＮＴ＃を論理１にして
アービトレーションサイクルを開始する。変換ロジック
装置のサブシステムの要求アービタ１０７に、サブシス
テム装置に対して最優先レベル（０）が割り当てられ、
よって、アービタ１０７は、変換ロジック装置１００が
アービトレーションを勝ち取り、しかも、サブシステム
の所有権を獲得する（時点Ｉ）ことを確認する。

【００５９】時点Ｉはデフォールト状態である。従っ
て、サブシステム中央アービタ６３は要求アービタに効
率的に変換される。そして、サブシステム中央アービタ
６３はＳＵＢ＿ＡＲＢ／ＧＮＴ＃を論理０にすることに
より、そのバスを変換ロジック装置に認可する。

【００６０】そして、時点Ｊでは、そのバスの所有権の
要求が有効であるので、変換ロジック装置はＳＵＢ＿Ｐ
ＲＥＥＭＰＴ＃信号を解放し、サブシステムバスの制御
を保持するため、ＳＵＢ＿ＢＵＲＳＴ＃を活動状態（デ
フォールト状態）にする。変換ロジック装置１００は、
今、サブシステムがホストバスの使用を完了したことを
ホスト中央アービタに通知するＭＣ＿ＢＵＲＳＴ＃信号
を解放することができる。そして、そのホスト中央アー
ビタ５３はアービトレーションサイクルをランする。

【００６１】時点Ｋ（デフォールト）にて、ホスト中央
処理装置に、Ｍｉｃｒｏ Ｃｈａｎｎｅｌバスの制御が
認可される。このデフォールト状態では、図６に示すよ
うに、ホスト中央処理装置はホストシステムバスの所有
権を再獲得する。ＭｉｃｒｏＣｈａｎｎｅｌすなわちホ
ストバス上のバスマスタ装置は、ホストバスの所有権を
獲得するため、ホストアービトレーションサイクルの
間、アービタを要求している変換ロジック装置と競合し
なければならない。Ｍｉｃｒｏ Ｃｈａｎｎｅｌ（ホス
ト）バス１０，５０上のバスマスタ装置は、任意の時点
で、任意のサブシステムスレーブにデータを転送する
か、あるいは交換することができる。それは、サブシス
テムスレーブ装置がアービトレーションスキームの一部
ではないからである。例えば、サブシステムスレーブ装
置はＭｉｃｒｏ Ｃｈａｎｎｅｌの制御、アドレス、お
よびデータ部分にのみ相互接続されている。しかし、各
サブシステムスレーブ装置は、単一のバスマスタ装置の
みによりアクセスすることができるロジックスイッチを
含む。すなわち、ホストＣＰＵまたはサブシステムＣＰ
Ｕのうちのいずれかがデータを交換することができる
が、同時には１つのデータしか交換することはできな
い。

【００６２】サブシステムバス６０上のＤＭＡ制御装
置、例えば、６２にアクセスしようとするホストシステ
ム上のＤＭＡスレーブ装置、例えば、５７（図３）の特
別の場合を、図７のタイミング図を参照して記載する。

【００６３】時点Ａでは、システムはデフォールト状態
であり、その状態では、ＳＵＢ＿ＢＵＲＳＴ＃信号を活
動状態に保持することにより、ホストＣＰＵ５５はＭｉ
ｃｒｏ Ｃｈａｎｎｅｌバスを所有し、変換ロジック装
置１００はサブシステムバス６０の所有権を保持する。

【００６４】時点Ｂでは、ホストＤＭＡスレーブは、サ
ブシステムへのデータ移動が実行可能であることを示
し、ＭＣ＿ＰＲＥＥＭＰＴ＃信号を活動状態にする。そ
して、ホスト中央アービタ５３は、ＰＲＥＥＭＰＴ＃信
号に応答して、時点Ｃにて、ＭＣ＿ＡＲＢ／ＧＮＴ＃信
号を論理１にすることにより、アービトレーションサイ
クルをランする。アービトレーションが時点Ｃから時点
Ｄまでの間に生じる。例えば、ホストＤＭＡスレーブ装
置はアービトレーションの勝者となるものと仮定する。
再び、Ｍｉｃｒｏ Ｃｈａｎｎｅｌバスに対するアービ
トレーションが全てのＭｉｃｒｏ Ｃｈａｎｎｅｌバス
マスタ装置と、全ての相互接続された変換論理装置１０
０の間で生じる。

【００６５】時点Ｄでは、Ｍｉｃｒｏ Ｃｈａｎｎｅｌ
バスにＤＭＡスレーブ装置が認可される。そして、変換
ロジック装置１００はそのアービトレーションを勝ち取
った装置の優先値、この例では、レベル５に注意し、こ
の優先値とＤＭＡ探索リスト１０９の値を比較する。こ
の探索リストは、この特定のサブシステム上のこのＤＭ
Ａ制御装置がサービスされるアービトレーションレベル
を含む。そのアービトレーション値がサブシステムＤＡ
Ｍ制御装置に対応すると認識した後、変換ロジック装置
１００はＳＵＢ＿ＢＵＲＳＴ＃信号を論理１にして、サ
ブシステムバスの保持を解放する。同時に、Ｍｉｃｒｏ
Ｃｈａｎｎｅｌバスを所有する変換ロジック装置は、
ＳＵＢ＿ＰＲＥＥＭＰＴ＃信号を活動状態にすることに
より、ＤＭＡスレーブ装置に代わって、サブシステムバ
スの所有権を要求する。

【００６６】時点Ｅでは、サブシステム中央アービタ６
３はアービトレーションサイクルをランする。そのアー
ビトレーションサイクルでは、変換ロジック装置がＤＭ
Ａスレーブ装置に対してアービトレートし、スレーブの
同一の優先値を使用する。次のことに注意すべきであ
る。すなわち、アービトレーションサイクルの間、サブ
システムバスの所有権が転送されないように、サブシス
テムバスを構成しなければならない。というのは、ホス
トＤＭＡスレーブ装置は、ホストＤＭＡスレーブ装置が
サブシステムバスを所有し、すなわち、ホストＤＭＡス
レーブがＭｉｃｒｏ Ｃｈａｎｎｅｌバスをアービトレ
ートし、相互接続されたサブシステムまたは変換ロジッ
ク装置の存在を知らないということをすでに確信してい
るからである。以上のことに注意しなければならない。
さらに、その対応する優先値を用いて、ＤＭＡスレーブ
装置に対してアービトレートしたとき、変換ロジック回
路がサブシステムバスを勝ち取ることを充分確認できる
だけの高い優先値を有しなければならないことに注意す
べきである。

【００６７】時点Ｆでは、サブシステムバス６０がＤＭ
Ａスレーブ装置５７に認可され、ＤＭＡデータがＤＭＡ
スレーブ５７とＤＭＡ制御装置６２の間で転送される。
このＤＭＡデータ転送が時点Ｇで完了し、ＳＵＢ＿ＢＵ
ＲＳＴ＃信号を非活動状態にする（論理０にする）こと
により、サブシステムバスが解放される。デフォールト
状態に戻すため、変換ロジック装置はサブシステムバス
の制御を獲得しなければならない。そのため、変換ロジ
ック装置アービトレーション制御回路１０３は、ＳＵＢ
＿ＰＲＥＥＭＰＴ＃信号を活動状態にする。そして、サ
ブシステム中央アービタ６３はアービトレーションサイ
クルをランし、サブシステムバスの所有者を決定する。
それとほとんど同時に、ホストＤＭＡスレーブ装置はＭ
Ｃ＿ＢＵＲＳＴ＃信号を解放し、そして、Ｍｉｃｒｏ
Ｃｈａｎｎｅｌ中央アービタ５３はアービトレーション
サイクルをランし、ホストシステムバスの所有権を判定
する。図７の時点Ｈと時点Ｉの間では、ホスト中央アー
ビタ５３とサブシステム中央アービタ６３が共に個々の
バスに対してアービトレーションサイクルをランする。

【００６８】時点Ｊ（デフォールト状態）では、Ｍｉｃ
ｒｏ ＣｈａｎｎｅｌバスがホストＣＰＵ５５に裁定さ
れ、ホスト中央アービタ５３がＭＣ＿ＡＲＢ／ＧＮＴ＃
を論理０にする。同様に、時点Ｊでは、サブシステム中
央アービタ６３はＳＵＢ＿ＡＲＢ／ＧＮＴ＃を論理０に
し、サブシステムバス６０の所有権を変換ロジック装置
に戻し、システムをデフォールト状態に戻す。

【００６９】図８は本発明の他の実施例を示すブロック
図である。当業者にとって当然であるが、ＰＳ／２のよ
うな複数のパーソナルコンピュータや、ＲＩＳＣ Ｓｙ
ｓｔｅｍ／６０００のようなワークステーションを、そ
れぞれ、Ｍｉｃｒｏ Ｃｈａｎｎｅｌバスを介して相互
に接続することが望ましい場合がよくある。図８はＭｉ
ｃｒｏ Ｃｈａｎｎｅｌアダプタカード１０をそれぞれ
を含むワークステーション１２０を示す。本発明に係る
変換ロジック装置１００は、ワークステーション１２０
の個々のＭｉｃｒｏ Ｃｈａｎｎｅｌバスの中間に相互
接続されている。再び、変換ロジック装置１００は図５
に示すコンポーネントを含む。要求アービタは、それぞ
れ、それ自体が接続されているＭｉｃｒｏ Ｃｈａｎｎ
ｅｌの所有権を獲得するため競合することになる。オペ
レーション時に、図８に示すシステムは図３に示すシス
テムと同様に機能するが、図３ないし図７を参照して詳
細に既に説明した。この場合、ワークステーション１２
０の１つと、関連するＭｉｃｒｏ Ｃｈａｎｎｅｌバス
は、実際上、上述したサブシステムバスと替えることに
なる。さらに、バッファ１０６には、Ｍｉｃｒｏ Ｃｈ
ａｎｎｅｌバスを介して、相互接続されたワークステー
ション１２０の間で渡される制御、アドレス、およびデ
ータ情報が供給される。バッファ１０６は、バス競合お
よびデータ衝突に関連する任意の問題が除去されること
を確認する。というのは、データはバッファリングさ
れ、各Ｍｉｃｒｏ Ｃｈａｎｎｅｌ１０が利用可能なと
きのみ、他のワークステーションに伝送されることを確
認する。

【００７０】本発明は、中央アービタをデセーブルする
か、あるいは取り除くため、チップを再作業することな
く、複数コンピュータシステムを相互接続する効率的な
手段を提供することは明らかである。本発明のインプリ
メンテーションには、サブシステム中央アービタを、ホ
スト信号から見て、スレーブのように活動させるため
に、最小限のレジスタと論理ゲートアレイを単に付加す
ることのみが必要である。

【００７１】ある好ましい実施例を記載し説明したが、
請求の範囲を逸脱せずに変更および修正を加えることが
できることは当業者にとって当然である。例えば、本発
明では、任意のタイプのデータ通信バスを意図してお
り、Ｍｉｃｒｏ Ｃｈａｎｎｅｌバスは単なる例として
説明した。

【００７２】

【発明の効果】以上説明したように、本発明によれば、
単一のバス上の複数のコンピュータを相互接続した場合
に遭遇する問題を解決することができる。

【００７３】また、本発明によれば、内部システムバス
に対するアクセスおよび優先順位を決定する中央アービ
タをそれぞれ含む複数コンピュータを相互接続し、かつ
共通バスを共有することができる。

【図面の簡単な説明】

【図１】中央アービタと複数のバスマスタを、バスをア
ービトレートするために生成される信号とともに示すブ
ロック図である。

【図２】ホストシステムに相互接続された中央アービタ
をそれぞれ有する複数のサブシステムを示すブロック図
である。

【図３】図２に示すホストシステムと複数のサブシステ
ムに、本発明に係る変換ロジック装置を含ませたブロッ
ク図である。

【図４】サブシステムを含むモジュールの一部として変
換ロジック装置の構造を示すブロック図である。

【図５】本発明に係る変換ロジック装置に要求アービタ
が含まれていることを示すブロック図である。

【図６】複数のサブシステムのうちの１つのサブシステ
ムがシステムバスにアクセスするのに必要なシーケンス
と信号を示すタイミング図である。

【図７】ホストシステムＤＭＡがサブシステムバスにア
クセスしなければならないときに必要なシーケンスと信
号を示すタイミング図である。

【図８】複数のマイクロチャネルバスを相互接続するこ
とができる本発明に係る他の実施例を示すブロック図で
ある。

【図９】コンピュータシステムで共通に用いられる単一
バスであって、中央アービタを有する単一バスを示すブ
ロック図である。

【図１０】要求アービタを有するバスマスタにより、図
９に示すようなバスにアクセスする優先順位スキームを
示すタイミング図である。

【符号の説明】

３１ ホストシステム ３３ 中央アービタ ３５，４１，４５ バスマスタ装置 ３７，４３，４７ 要求アービタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェイムズ チェスター ピーターソン アメリカ合衆国 78750 テキサス州 オースティン クレスト リッジ サー クル 8800 (56)参考文献 特開 平２−307150（ＪＰ，Ａ) 特開 平３−125251（ＪＰ，Ａ)

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 ホストシステムバスを有するホストコン
   ピュータシステムと、サブシステムバスを有する少なく
   とも１つの相互接続されたコンピュータサブシステムと
   の間でデータを転送する方法において、 前記ホストシステムバスと前記サブシステムバスとの間
   に接続された変換ロジック装置により、前記サブシステ
   ムバスの制御を維持して、該サブシステムバスに接続さ
   れているバスマスタ装置が、データを前記ホストシステ
   ムバスに転送しないようにするステップと、 前記サブシステムバスに接続されている要求バスマスタ
   装置により、前記ホストシステムバスへのアクセスを要
   求するステップと、 該アクセス要求に応答して、前記変換ロジック装置によ
   り前記ホストシステムバスの制御をアービトレートし、
   前記ホストコンピュータシステムがデータを前記ホスト
   システムバスに早まって転送しないようにするステップ
   と、 前記要求バスマスタ装置が前記サブシステムバスの制御
   を獲得することができるように、前記変換ロジック装置
   が、前記ホストシステムバスの制御を獲得した後、前記
   サブシステムバスの制御を解放するステップと、 前記要求バスマスタ装置が前記サブシステムバスを制御
   し、しかも、前記変換ロジック装置がホストシステムバ
   スを制御したとき、前記サブシステムバスに接続されて
   いる要求バスマスタ装置と、前記ホストシステムバスと
   の間でデータを転送するステップとを備えたことを特徴
   とする方法。
2. 【請求項２】 請求項１に記載の方法において、前記サ
   ブシステムバスの制御をアービトレートするステップ
   は、 前記コンピュータサブシステムが初期化されたとき、前
   記変換ロジック装置により前記サブシステムバスの制御
   をアービトレートするステップと、 前記サブシステムへのアクセスが前記変換ロジック装置
   により制御されるデフォルト状態を維持するステップと
   を備えたことを特徴とする方法。
3. 【請求項３】 請求項２に記載の方法において、前記ホ
   ストシステムバスの制御をアービトレートするステップ
   は、 前記バスマスタ装置により開始された要求を受信すると
   直ちに、変換ロジック装置により、前記ホストシステム
   バスの制御をアービトレートするステップと、 前記データ転送が完了するまで、変換ロジック装置によ
   り前記ホストシステムバスの制御を維持するステップ
   と、 変換ロジック装置により、前記サブシステムバスの制御
   を再び獲得した後、前記ホストシステムバスの制御を解
   放し、前記ホストコンピュータシステムが前記ホストシ
   ステムバスを制御するデフォルト状態にするステップと
   を備えたことを特徴とする方法。
4. 【請求項４】 ホストシステムバスを有する前記ホスト
   コンピュータシステムと、サブシステムバスを有する少
   なくとも１つの相互接続されたコンピュータサブシステ
   ムとの間でデータを転送するシステムであって、前記ホ
   ストシステムバスに少なくとも１つのホストバスマスタ
   装置が接続してあり、前記サブシステムバスに少なくと
   も１つのバスマスタ装置が接続してあるシステムにおい
   て、 前記少なくとも１つのバスマスタ装置内の手段であって
   前記ホストシステムバスへのアクセスを要求する手段
   と、 前記ホストシステムバスと前記サブシステムバスとの間
   に接続した変換ロジック手段であって、前記サブシステ
   ムバスの制御を維持し前記少なくとも１つのバスマスタ
   装置がデータを前記ホストシステムバスに早まって転送
   しないようにする手段と、前記アクセス要求に応答して
   前記ホストシステムバスの制御をアービトレートし、前
   記ホストコンピュータシステムがデータを前記ホストシ
   ステムバスに転送しないようにする手段と、前記要求バ
   スマスタ装置が前記サブシステムバスの制御を獲得する
   ことができるように、前記ホストシステムバスの制御を
   獲得した後、前記サブシステムバスの制御を解放する手
   段とを備えた変換ロジック手段と、 前記サブシステムバスマスタ装置が前記サブシステムバ
   スを制御し、しかも、前記変換ロジック手段が前記ホス
   トシステムバスを制御するとき、前記サブシステムバス
   に接続されている前記バスマスタ装置と、前記ホストシ
   ステムバスとの間でデータを転送する手段とを備えたこ
   とを特徴とするシステム。
5. 【請求項５】 請求項４に記載のシステムにおいて、前
   記変換ロジック手段は、 前記サブシステムバスと相互接続されたバスマスタ装置
   と通信するサブシステム・アービトレーション制御回路
   と、 該サブシステム・アービトレーション制御回路と通信す
   るアービタであって、サブシステムバスに相互接続さ
   れ、前記サブシステムバスの制御をアービトレートする
   サブシステム・アービタと、 前記ホストシステムバスと相互接続されたバスマスタ装
   置と通信するホスト・アービトレーション制御回路と、 該ホスト・アービトレーション制御回路と、前記サブシ
   ステム・アービトレーション制御回路と通信するホスト
   アービタであって、前記ホストシステムバスと相互接続
   されており、前記ホストシステムバスの制御をアービト
   レートするホストアービタとを備えたことを特徴とする
   システム。
6. 【請求項６】 請求項５に記載のシステムにおいて、前
   記変換ロジック手段は、 前記ホストバスマスタ装置のうちの１つのホストバスマ
   スタ装置の優先値と、前記サブシステムバスマスタ装置
   に対応する優先値のリストとを比較する手段と、 前記ホストバスマスタ装置の優先値と、前記サブシステ
   ム装置の優先値のうちの１つの優先値が一致したとき、
   前記１つのホストバスマスタ装置の優先値を前記サブシ
   ステム・アービタに出力し、前記サブシステム・アービ
   タが前記サブシステムバスの制御をアービトレートする
   とき、前記１つのホストバスマスタ装置の優先値を用い
   る手段とをさらに備えたことを特徴とするシステム。
7. 【請求項７】 請求項６に記載のシステムにおいて、前
   記サブシステム・アビトレーション制御回路は、前記ホ
   ストシステムバスの制御を獲得するように、前記ホスト
   システム・アービトレーション制御回路に要求する手段
   を備えたことを特徴とするシステム。
8. 【請求項８】 請求項７に記載のシステムにおいて、前
   記ホスト・アービトレーション制御回路は、前記ホスト
   システムバスの制御を獲得したことを前記サブシステム
   ・アービトレーション制御回路に示す手段を備えたこと
   を特徴とするシステム。
9. 【請求項９】 請求項６に記載のシステムにおいて、前
   記比較する手段は、前記ホストバスマスタ装置の優先値
   と比較される前記サブシステムバスマスタ装置の優先値
   をストアするための参照テーブルを含むことを特徴とす
   るシステム。