JPS6119062B2

JPS6119062B2 -

Info

Publication number: JPS6119062B2
Application number: JP3149180A
Authority: JP
Inventors: Bindaa Hooru; Ei Kein Deiuitsudo
Original assignee: Digital Equipment Corp
Current assignee: Digital Equipment Corp
Priority date: 1979-03-12
Filing date: 1980-03-12
Publication date: 1986-05-15
Also published as: DE3009530C2; GB2044499B; FR2451600A1; FR2451600B1; DE3009530A1; JPS55134470A; GB2044499A; CA1143854A

Description

【発明の詳細な説明】本発明は一般にデータ処理システムに係り、特
に、システムを構成する種々のユニツトを相互接
続する装置に係る。

デジタルデータ処理システムは一般に３つの基
本的な要素即ちメモリ要素と、入出力要素と、プ
ロセツサ要素で構成される。メモリ要素はアドレ
ス可能な記憶位置に情報を記憶する。この情報は
データと、データを処理する命令とを含んでい
る。プロセツサ要素はこれとメモリ要素との間で
情報をやり取りし、入つて来る情報がデータであ
るか命令であるかを判断し、そして命令に基づい
てデータを処理する。入出力要素もメモリ要素と
通信し、入力情報をシステムへ転送しそして処理
された情報をシステムから取り出す。

年々、計算能力や速度の要望が高まるにつれ
て、１つの処理システムに多数のプロセツサ要素
を用いることが提案され且つ知られる様になつて
きた。通常この様なマルチプロセツサシステムで
は、プロセツサの各々が同じメモリ要素及び入出
力要素へ部分的又は完全にアクセスすることが望
まれる。それ故、多数のプロセツサが同時に同じ
要素へアクセスするのを防ぐ手段を提供すること
が必要とされる。これを行なうための構成体は多
数知られている。その第１の構成体においては、
プロセツサ要素に優先順位レベルが指定され、従
つて高い優先順位レベルを有するプロセツサ要素
は低い優先順位レベルを有するプロセツサ要素よ
りも先にメモリ要素及び入出力要素へアクセスす
ることが許される。これは当然ながら低い優先順
位レベルを有するプロセツサ要素で作動している
プログラムの総処理時間を遅らせる事になる。

第２の構成は、複数個のスレーブプロセツサを
仲裁するマスターコンピユータシステムを含むコ
ンピユータ回路網を提供することである。この仲
裁は、スレーブプロセツサがメモリ要素又は入出
力要素をアクセスせねばならない時間長さや、そ
れが最後にアクセスを行なつた時からの時間長さ
等の如き要因によつて決定される。然し乍ら、マ
スターシステムが故障した場合には、マスターシ
ステムが修理されるまでスレーブプロセツサはメ
モリ要素も入出力要素もアクセスできない。更に
メモリ又は入出力要素へのアクセス要求があまり
急であつてマスターシステムが仲裁を行えない場
合にはマスターシステムに障害を生じ、スレーブ
プロセツサの作動を遅らせる事になる。

第３の構成においては、プロセツサユニツトと
メモリユニツト及び入出力ユニツトとの間に相互
作用制御ユニツトが接続され、プロセツサユニツ
トとメモリユニツト及び入出力ユニツトとの間の
アクセス作動を制御する。この相互作用制御ユニ
ツトはプロセツサユニツトがメモリユニツト及び
入出力ユニツトへのアクセスを待期している間に
プロセツサユニツト自体が作動するのを防止しな
い。この構成体は、その他の点では前記したマス
タースレーブ処理構成体と同じ問題を有する。

更に、計算能力についての要望が高まるにつれ
て、より多くの制御情報をシステムの種々の要素
に伝送せねばならない。従つて要素間に多数の制
御ラインンを追加し、且つ制御ライン自体のコス
トを追加し、然も制御ラインの情報を解読したり
制御ラインに情報を出したりするに要する付加的
な電子回路のコストを追加する事が必要となる。

本発明の目的は、種々の中央プロセツサユニツ
トが同時にメモリ要素をアクセスしたり同時に入
出力要素をアクセスしたりするのを防止するマル
チプロセツサ式データ処理システムを提供するこ
とである。

本発明の別の目的は、予め指定した優先順位や
マスターユニツトやインターフエイスを使用せず
に、多数のプロセツサがシステムの別の要素をア
クセスするのを防止するマルチプロセツサデータ
処理システムを提供する事である。

本発明によれば、種々の要素間の全ての接続が
１本のバスにおいてなされる様なデータ処理シス
テムが提供される。上記バスは仲裁ラインと、情
報転送ラインと、制御ラインとを備えている。
種々の要素と情報転送部はロツク作動コマンドを
発生する装置を備えており、このロツク作動コマ
ンドはシステムの他のプロセツサにより受信され
る。このコマンドは、その解除コマンドが発生さ
れるまで他のプロセツサが同じ形式のロツクコマ
ンドを発生するのを防止する。どのプロセツサも
この様な解除コマンドを発生できる。

この装置に関しては、情報転送バスが使用中で
あることを指示するのに１本のラインを駆動する
ことしか必要とされず、これまでの様に種々の要
素間に複数本のラインは必要とされない。

叙上要するに、本発明はインターロツクを使用
しメモリのデータの読出しを同期化するメカニズ
ムに係るものであつて、本発明では「読取りロツ
ク」命令を使用してメモリからデータユニツトが
データを回収するとき、同様に「読取りロツク」
命令を使用してメモリからデータを回収できる他
のデータユニツトは「書込み解除」命令が伝達さ
れるまではメモリからのデータの回収を禁じられ
ている。

メモリからデータを回収するかも知れない他の
ユニツトにインターロツクを使用して、いまデー
タは改変されつつあることを告げ、そしてその改
変されたデータがメモリに記憶されるまでは使用
されるべきではないことを告げる。

従来もデータ処理システムはインターロツクを
使用ていた。そのようなシステムの１つ（DEC
のVAX11/780）ではインターロツクされたオペ
レーシヨンの開始と終了とを指示するため付勢さ
れ、そして減勢される共通の一本のインターロツ
クラインを備えている。ハネウエルの別のシステ
ムではメモリは、回収を命令される前のテスト・
アンド・セツトオペレーシヨン中にセツトさ
れ、そして改変されたデータを記憶した後リセツ
トされるフリツプフロツプを含み、もしデータユ
ニツトがフリツプフロツプのセツト中にメモリを
読出そうとすると、データユニツトはメモリから
フリツプフロツプがセツトされていることを知ら
されるようになつていた。

本発明はVAX11/780と同様の結果を達成する
のであるが、別個のインターロツクラインを必要
としない。又、本発明はハネウエルのシステムと
同様の結果を達成するのであるが、テスト・アン
ド・セツトオペレーシヨン又はリセツトオペレ
ーシヨンを必要とせず、そのため本発明では転送
オペレーシヨンが迅速に行なえる。

本発明は特に特許請求の範囲に指摘されてい
る。本発明の上記目的及び他の目的並びに効果は
添付図面を参照とした以下の説明より容易に理解
されよう。

第１図に例示された様に、データ処理システム
特にマルチプロセツサシステムの基本的な要素は
第１の中央プロセツサユニツト１０と、第２の中
央処理ユニツト１０Ａと、メモリユニツト１１
と、入出力（Ｉ／Ｏ）ユニツト１２とを備えてい
る。バス１４は中央プロセツサユニツト１０及び
１０Ａ、メモリユニツト１１及びＩ／Ｏユニツト
１２を相互接続する。マルチプロセツサの場合に
は３つ以上の中央プロセツサユニツトをバス１４
へ接続してもよい。これらは上記プロセツサユニ
ツト１０及び１０Ａと同様にバス１４へ接続され
る。

中央プロセツサユニツト１０はオペレータコン
ソール１５と、バスインターフエイスと、中央プ
ロセツサユニツトに通常設けられるその他の通常
の回路とを備えている。中央プロセツサユニツト
１０Ａ、及びバス１４へ取り付けられるその他の
中央プロセツサユニツトは中央プロセツサユニツ
ト１０と同様であるが、これらの中央プロセツサ
ユニツトはバス１４へインターフエイスできる事
を必要とする。インターフエイス回路１６はメモ
リから全てのデータを受け取り、そして中央プロ
セツサユニツト１０の他の回路に対する全てのト
ランザクシヨンを実行する。

オペレータコンソール１５はオペレータインタ
ーフエイスとして働く。これはオペレータがデー
タを検査したり蓄積したり、中央プロセツサユニ
ツト１０の作動を停止したり、或いはプログラム
命令シーケンスによつて中央プロセツサユニツト
の作動を進めたりできる様にする。又、このオペ
レータコンソールはオペレータがブートストラツ
ププログラムによつてシステムの作動を開始した
り全データ処理システムに対して種々の診断テス
トを実行したりできる様にする。中央プロセツサ
ユニツト１０Ａも一般にオペレータコンソールを
含む（図示せず）。

第１図において、メモリユニツト１１は複数の
メモリ配列体２１へ接続されたメモリ制御器２０
を備えている。メモリユニツト１１の作動は1978
年10月10日出願の米国特許出願第954601号に開示
されたものと同様である。

多数の型式のＩ／Ｏユニツト１２が示されてい
る。Ｉ／Ｏバスアダプタ２２は多数の入出力装置
２３、例えばテレタイプ及び陰極線管をバス１４
へ相互接続する。Ｉ／Ｏバスアダプタ２２とＩ／
Ｏ装置との間の相互接続作動並びに転送信号につ
いては米国特許第3710324号に開示されている。

第１図に示された他の２つのＩ／Ｏユニツト１
２はデータ処理システムの２次記憶設備をなす。
これらは２次記憶バスアダプタ２４と、複数個の
デイスク駆動装置２５とを備えている。第２の２
次記憶バスアダプタ２６及びテープ駆動装置２７
も示されている。これらの２次記憶バスアダプタ
２４及び２６並びにそれらの各々のデイスク駆動
装置２５及びテープ駆動装置２７の相互接続につ
いては米国特許第3999163号に開示されている。

データ処理システムの種々のユニツト即ち要素
はバスによつて相互接続される。バスに接続され
た色々なユニツト対間での情報転送について説明
する前に、先ず初めに、以上の説明で既に使用し
た用語及びこれ以降の説明で使用する用語につい
て定義しておくことが有用であろう。

“情報”とはデータ処理を制御し且つデータ処
理の基礎を与えるのに用いられるものであり、デ
ータ、アドレス、命令及び状態情報といつたもの
がこれに含まれる。“データ”とは処理の対象又
は処理の結果である情報を含む。

第１図に示したデータ処理システムのユニツト
間での情報転送はバス１４を経て行なわれ、個々
の情報アイテムの転送を含む。各々の情報アイテ
ムはバス１に特性サイズを有する。別のサイズを
有する情報アイテムは別の要素で処理される。最
も基本的な情報アイテムは“バイト”である。第
１図に示したデータ処理システムに対する１つの
特定実施例では、このバイトが８個の２進デジツ
ト（即ちビツト）を含む。第２Ａ図は８個の連続
バイトを示している。その次に大きなデータアイ
テムサイズは“ワード”であり、これが第２Ｂ図
に示されている。１つのワードは２つの連続した
バイトより成る。２つの連続したワードは“長ワ
ード”を構成し、これが第２Ｃ図に示されてい
る。

バス１４は全ての情報を並列に長ワードとして
転送できる。第２Ａ図に示された２つの連続した
長ワードにおいては、バイトＯが各長ワードの最
下位バイト位置である。第２Ｂ図及び第２Ｃ図に
おいてワードＯ及び長ワードＯは各々最下位ワー
ド位置及び最下位長ワード位置である。以下の説
明ではデータ処理システム内で対応整列が維持さ
れるものと仮定するが、必ずしもこの様な整列を
維持する必要はない。

２つの要素がバス１４を介して情報を交換すべ
き場合には少なくとも２つの“バストランザクシ
ヨン”が必要である。第１のバストランザクシヨ
ン中には、１方の要素が情報交換を要求しそして
コマンド及びアドレス情報をバス１４に送出す
る。そのアドレス情報によつて指定された他方の
要素はそれに応答して情報交換を実行する用意を
する。これで第１のバストランザクシヨンが終了
する。第２のバストランザクシヨン中には、交換
さるべき情報がバス１４を経て送られる。

バス１４に接続され、バス１４を介してデータ
を送つたり、受けたりするデータ処理システムの
要素を“ネクサス”と称する。第１図に示された
特定のシステムは６つのネクサスを備えている。
ネクサスは情報交換中のその機能に関しても定義
される。この様な情報交換中、コマンド及びアド
レス情報をバス１４に送出するネクサスは“マス
ターネクサス”３０Ａ（第３図）と称する。その
コマンド及びアドレス情報に応答するネクサスは
“スレーブネクサス”３０Ｂと称する。従つて中
央プロセツサユニツトがメモリ制御器２０からデ
ータを検索する事が必要である場合には、その中
央プロセツサユニツトがマスターネクサスとなつ
て、第１のバストランザクシヨン中にREAD（読
み取り）又はREADLOCK（読み取りロツク）コ
マンドとメモリアドレスとを送出する。メモリ制
御器２０はバス１４からそのコマンド及びアドレ
ス情報を受け取りそしてそれを受け容れた時にス
レーブネクサスとなる。

又、ネクサスは送信ネクサス又は受信ネクサス
としても定義される。各バストランザクシヨン中
に送信ネクサスは信号ラインを駆動し、１方受信
ネクサスは信号ラインをサンプリングしそして検
査する。前記例においては中央プロセツサユニツ
トが第１バストランザクシヨン中に送信ネクサス
となりそして第２バストランザクシヨン中に受信
ネクサスとなる。同様に、メモリ制御器２０は第
１バストランザクシヨン中に受信ネクサスとなり
そして第２バストランザクシヨン中に送信ネクサ
スとなる。いかなる２つのネクサス間の情報交換
に対しても同様のトランザクシヨンが行なわれ
る。メモリ制御器は通常はスレーブネクサスのみ
として働き、そして中央プロセツサユニツトは通
常はマスターネクサスのみとして働く。

こゝに述べる本発明の特定の実施例によれば、
バス１４は対応導体を介してこれに接続された
種々のユニツトとの間で多数の信号をやり取りす
る。これらの導体及び信号は３つの一般的な分類
で示すことができる。

１仲裁バスライン３１を介しての仲裁、２データ／アドレスバスライン３２及び３３を
介しての情報転送、及び３制御バスライン３４−３８を介しての制御。

ライン３１−３８はバス１４を構成する。デー
タアドレスバス乃至は情報転送バスは情報ライン
３２及び機能ライン３３を含んでいる。命令は機
能ライン３３を介して送られる。

制御導体及び信号はSTATUS（状態）ライン
３４、HOLD（保持）ライン３５、WAIT（待
期）ライン３６、DBBZ（データアドレスバスビ
ジイ）ライン３７、及びCLOCK（クロツク）ラ
イン３８を備えている。STATUS情報は、アド
レスされたメモリ位置が、要求された情報を有し
ているかどうか、及びその情報が有効であるかど
うかを指示する。HOLD信号は、HOLDライン３
５に挿入された時には、どのネクサスもデータ／
アドレスバスの制御を獲得しない様にする。
HOLD信号は例えば書き込みトランザクシヨンを
行なう速度を制御する事を或るメモリに許すため
に用いられる。

WAITライン３６に与えられるWAIT信号は割
り込みトランザクシヨンに含まれる。DBBZ信
号、即ちデータ／アドレスバスビジイ信号は、
DBBZライン３７に与えられた場合には、ネクサ
スがデータ／アドレスバスを経て情報を要求して
いる時又は情報を送信している時を指示する。

READ（読み取り）、READ LOCK（読み取り
ロツク）、WRITE（書き込み）及びWRITE
UNLOCK（書き込み解除）を含む多数の命令は
機能ライン３３を介して送られる。或るネクサス
がREAD命令を出した時には情報転送ライン３２
を経て送られたアドレスに相当するメモリ位置へ
内容を読み取ることが所望される。READ
LOCK命令は、このコマンドを発しているネクサ
スが、アドレスされたメモリ位置を読み取りそし
てWRITE UNLOCK命令を機能バスに出すまで
はその他のネクサスがそれら自身のREAD
LOCK命令でバスへのアクセスを獲得するのを防
止したい事を示している。このREAD LOCK命
令は別のマスターネクサスがREAD命令又は
WRITE命令を出す事は妨げない。主として
READ LOCKコマンドは有効でない情報を有し
ているかも知れないメモリへ他のプロセツサ又は
ネクサスがアクセスするのを防止したり或いは有
効ではないであろう情報を読み取るのを防止する
のに用いられる。これは、READ LOCK命令を
初めに出したプロセツサがメモリへのアクセスを
得そしてそのメモリに保持された情報を修正して
いるのと同時に他のプロセツサがそのメモリへ読
み取りを行なおうとした場合に考えられる。これ
を防ぐために初めのプロセツサはREAD LOCK
命令を出し、その他のネクサスがそのメモリへの
アクセスを獲得できない様にする。

上記した様に、各々の読み取りトランザクシヨ
ン及び各々の書き込みトランザクシヨンに対して
２つのバストランザクシヨンが必要とされる。第
４図及び第５図はこゝに述べる解説のための実施
例として読み取りに対するトランザクシヨンと書
き込みに対するトランザクシヨンとを各々例示し
ている。第４図及び第５図においては説明を簡略
化するため正主張信号はそれが高レベルである時
に真であり即ち付与されるものとして示されてい
る。接地主張（即ち低レベルの時に真であり即ち
付与される）回路及び信号が通常この論理を完成
する。然し乍ら、モーガンの理論に基づいた正主
張論理と接地主張論理との間の変換は当業者に良
く知られている。

第４図は第３図に示された２つのネクサス間で
の読み取りトランザクシヨンを例示している。
CLOCKパルスは種々のバスサイクルを識別し且
つ定め、新たなバスサイクルは正に向う各パルス
の先縁で始まる。マスターネクサスが、メモリの
如きスレーブネクサスから読み取りを行なうため
にバスの使用を所望する場合には、マスターネク
サスはその優先順位信号を仲裁バス３１に与え
る。その優先順位が最も高く、且つHOLD及び
DBBZラインが全て非主張レベルであれば、その
マスターネクサスは第４図の時間Ｂに示された様
にDBBZ信号を付与する事によつてバス１４の制
御を獲得する。マスターネクサスは１サイクル中
DBBZ信号を付与しそしてそれと同時にデータ／
アドレスバス３２及び３３にアドレス及び制御情
報を送信する。次いでマスターネクサスはDBBZ
信号を非主張レベルへシフトさせる。

アドレスされたスレーブネクサスは次いで時間
Ｃから時間Ｄまでに示された様にDBBZ信号を付
与する。このスレーブネクサスがDBBZ信号を付
与する間は他のネクサスがバスの制御を得る事が
できない。スレーブネクサスがマスターネクサス
へ情報を伝送する用意ができると、スレーブネク
サスはDBBZを非主張レベルへとシフトさせ、そ
して時間Ｄから時間Ｅまで示された様にデータ／
アドレスバスに情報を送り、そしてそれと同時に
STATUSライン３４にSTATUS情報を戻す。

時間Ｄより後にはDBBZラインが非主張レベル
であるから、時間Ｄで始まるサイクル中に別のマ
スターネクサスがバスの制御を得ようと試みる事
ができる。このサイクル中に上記別のマスターネ
クサスはその優先順位信号を付与しそして時間Ｅ
で始まるサイクル中にDBBZラインに信号を付与
し、アドレス及び制御信号を送出し、そして新た
なトランザクシヨンを開始する。この様にして、
トランザクシヨンは１サイクルだけ重畳すること
ができ、それによりトランザクシヨン時間を減少
することができる。換言すれば、バストランザク
シヨンが重畳されない場合よりも多くのアクセス
を所与の時間中にメモリへ試みる事ができる。

この重畳は第４図のSTATUS信号によつて部
分的に示されている。時間Ｂのすぐ手前のバスサ
イクル中に送られた最も左のSTATUS信号は例
えばその手前のトランザクシヨンからのものであ
つてもよい。

マスターネクサスとスレーブネクサスとの両方
が同じラインにDBBZ信号を付与する事により、
バスラインの本数が減少される。バスが使用中で
あることを示す多数のBUSY（使用中）ラインを
含ませる事が一般的なやり方である。BUSYライ
ンの本数を減らす事によりバスにおけるラインの
全本数、従つてこれらラインを駆動するに要する
回路の個数が減少される。

第５図は書き込みトランザクシヨンを例示して
いる。書き込みを所望するマスターネクサスはそ
の優先順位信号を仲裁ライン３１に付与する。
HOLDライン及びDBBZラインが両方とも非主張
レベルでありそして上記マスターネクサスの優先
順位が最も高い場合にはそのマスターネクサスが
DBBZラインの制御を得そしてDBBZ信号を付与
する。それと同時に１サイクルの間にアドレス及
び制御情報をデータ／アドレスバスに伝送する。
アドレスされたスレーブネクサスは次いでDBBZ
信号を付与しそしてデータ／アドレスバスを経て
データを受け取る。最終サイクルの始めに、スレ
ーブネクサスはDBBZを非主張レベルへとシフト
しそしてSTATUSライン３４を経てSTATUS情
報を送る。この場合の最終サイクルは時間Ｄに始
まる。DBBZラインが低レベルであるから、別の
マスターネクサスがその優先順位信号を付与する
ことができ、そしてHOLD及びWAITラインが非
主張レベルであれば、バスの制御を得る事がで
き、時間ＥにおいてDBBZ信号を付与する。

第６図及び第７図はDBBZラインを主張レベル
と非主張レベルとの間でシフトするためのマスタ
ー及びスレーブ回路を各々示している。

第６図に示されたマスター回路５０は、別のマ
スターネクサスが既にREAD LOCK命令を付与
しておりしてこれがWRITE UNLOCK命令によ
つて解除されていない場合に、マスターネクサス
３０ＡがREAD LOCK命令でDBBZライン３７へ
のアクセスを得ることを防止するための手段も与
える。

マスター回路５０はREAD，WRITE，READ
LOCK及びWRITE UNLOCKの様な命令に応答
してこの回路５０を作動する命令デコーダ５１を
備えている。READ LOCK命令が付与された場
合には、この命令デコーダ５１はナンドゲート５
２への１方の入力に高レベルを送り且つアンドゲ
ート５３への１方の入力に高レベルを送る。以下
に述べる様に、ナンドゲート５２の第２入力が低
レベルであればナンドゲート５２の出力は高レベ
ルであり、そしてHOLD信号が低レベル（非主張
レベル）であり、マスターの仲裁ラインが高レベ
ルであり（このマスターが優先権を有する事を示
す）、そしてDBBZラインがその時低レベル（非
主張レベル）であれば、アンドゲート５３の出力
は高レベルである。クロツク５４からの次のクロ
ツクパルスの際に、Ｄ型フリツプ−フロツプ５５
のセツト出力は高レベルとなり、DBBZライン３
７を高（主張）レベルへとシフトする。この時イ
ンバータ５４Ａはアンドゲート５３の出力に低レ
ベルを送る。次のクロツクパルスの際にフリツプ
−フロツプ５５はリセツトされ、DBBZを非主張
レベルへシフトする。それ故マスターは１サイク
ル中、即ち初めの２つのクロツクパルスの間の時
間中にDBBZを付与する。

回路５０はアンドゲート５６及びＤ型フリツプ
−フロツプ５７を備え、このフリツプ−フロツプ
はマスターのバストランザクシヨンの第１サイク
ルを識別する。フリツプ−フロツプ５５がDBBZ
を付与する前は、フリツプ−フロツプ５７のリセ
ツト出力は高レベルであり、アンドゲート５６へ
の１方の入力も高レベルである。フリツプ−フロ
ツプ５５がDBBZを付与すると、アンドゲート５
６の第２入力が高レベルとなりそしてその出力も
高レベルとなる。次のクロツクパルスの際に、フ
リツプ−フロツプ５７はセツトされてそのリセツ
ト出力に低レベルを送りそしてアンドゲート５６
に低レベルを送る。従つてアンドゲート５６は第
１サイクル（アドレスサイクルとも称する）中の
み高レベルとなる。

回路５０はこの特定のマスターにより開始され
るバストランザクシヨンを識別するJKフリツプ
−フロツプ５８を備えている。アンドゲート５３
の出力が次のクロツクパルスの際に高レベルにな
つた時は、JKフリツプ−フロツプ５８のセツト
出力も高レベルとなる（そのリセツト出力は低レ
ベルとなる）。フリツプ−フロツプ５８のセツト
及びリセツト出力に高及び低レベルを各々送るこ
とにより、このマスターにより開始されたトラン
ザクシヨンが指示される。

又、回路５０は、READ LOCK命令が機能バ
スに付与された時及びWRITE UNLOCK命令が
付与された時を識別する第２のJKフリツプ−フ
ロツプ５９も備えている。又、このフリツプ−フ
ロツプ５９はその手前のREAD LOCK命令がこ
の特定のマスターによつて付与された時も識別す
る。このマスターがREAD LOCK命令を付与し
た場合には、これが更に別のREAD LOCK命令
を付与する事が防止されない。フリツプ−フロツ
プ５９は次の様にしてこれを実行する。アドレス
サイクル中にREAD LOCK命令が機能バス３３
に出されると、インバータ６０Ａは機能ラインの
命令をデコードしそしてアンドゲート６０への機
能入力を高レベルにセツトする。アンドゲート５
６の出力は高レベルとなる。回路５０によつて
READ LOCK命令が付与されない場合には、フ
リツプ−フロツプ５８のリセツト出力が高レベル
となる。それ故、アンドゲート６０の出力は高レ
ベルとなりそして次のクロツクパルスの際にJK
フリツプ−フロツプ５９のセツト出力は高レベル
となる。このセツト出力が高レベル状態であつ
て、READ LOCK命令が命令デコーダによつて
デコードされた場合には、ナンドゲート５２が低
レベルに駆動されそして回路５０はDBBZを付与
できない。JKフリツプ−フロツプ５９のセツト
出力はそのＫ入力がクロツクパルスで高レベルに
駆動されるまで高レベルに保持される。これは、
アドレスサイクル中にWRITE UNLOCK命令が
機能バスに付与される時に生じる。インバータ６
１Ａはこの命令をデコードしそしてアンドゲート
６１の機能入力に高レベルを送る。アドレスサイ
クル中にアンドゲート５６の出力は高レベルとな
り、これはアンドゲート６１の出力に高レベルを
送る。これはフリツプ−フロツプ５９をリセツト
し、そのセツト出力に低レベルを送る。このフリ
ツプ−フロツプはREAD LOCK命令によつて再
びセツトされるまでリセツトされたまゝである。
そのセツト出力が低レベルであつて、READ
LOCK命令がデコーダ５１によりデコードされた
場合には、ナンドゲート５２が高レベルとなり、
回路５０はDBBZを付与することができる。

一方、回路５０がREAD LOCK命令を付与す
る場合には、フリツプ−フロツプ５８のリセツト
出力は低レベルとなり、アンドゲート６０の出力
も低レベルとなる。それ故、フリツプ−フロツプ
５９はリセツト状態に保持され、そのセツト出力
は低レベルとなる。ナンドゲート５２はフリツプ
−フロツプ５９の出力が低レベルである場合に
READ LOCK命令を通し、これは手前のREAD
LOCK命令が回路５０によつて付与された場合又
は手前のREAD LOCK命令がWRITE UNLOCK
命令によつて打ち消された場合にのみ行なうこと
ができる。

第７図はDBBZラインを駆動するスレーブ回路
７０を例示している。マスターがデータ／アドレ
スバスにアドレス情報を送つた時にはアドレスデ
コーダ７１がそのアドレスをデコードしそしてこ
のスレーブネクサスを、アドレスされたスレーブ
であるとして識別する。アドレスデコーダ７１は
アンドゲート７２の１方の入力に接続される。ア
ンドゲート７２の出力はDBBZライン３７を駆動
するJKフリツプ−フロツプ７３のＪ入力に接続
される。DBBZライン３７は次いでアンドゲート
７６及びフリツプ−フロツプ７７のＤ入力に接続
される。フリツプ−フロツプ７７のリセツト出力
はアンドゲート７６の他方の入力に接続される。
アンドゲート７６の出力はアンドゲート７２の第
２入力に接続される。フリツプ−フロツプ７７は
マスター回路５０のアンドゲート５６と同様にバ
ストランザクシヨンの第１（アドレス）サイクル
を識別する。アドレスサイクルは１サイクル中主
張レベルであり、その後非主張レベルへとシフト
される。アドレスサイクルが主張レベルである時
は、フリツプ−フロツプ７３が主張レベルとな
り、DBBZライン３７を駆動する。その後のクロ
ツクサイクル中にアドレスサイクル及びアンドゲ
ート７２は低レベルとなるが、フリツプ−フロツ
プ７３は後述の様に情報を送る用意ができるまで
は主張レベルに保持される。

スレーブネクサスの命令デコーダ７８は、デー
タ／アドレスバスに沿つてデータを送る用意がで
き、データレデイＨラインが高レベルとなつて、
フリツプ−フロツプ７３をリセツトしそして
DBBZライン３７を低レベルにシフトする時を識
別する。これはアンドゲート７６の出力を低レベ
ルにし、そしてアンドゲート７２の出力を低レベ
ルにする。

フリツプ−フロツプ７３及び７７はどちらもク
ロツク５４によつて調時される。

第６図を参照すれば、書き込みトランザクシヨ
ンの際にはREAD LOCK命令が命令デコーダ５
１によつて付与されない。READ LOCKライン
は低レベル（非主張レベル）となり、従つて機能
バスにREAD LOCK命令があろうとなかろうと
そのネクサスは書き込みを行なうことができる。
メモリ要求Ｈラインは書き込みトランザクシヨン
中は主張レベルにされ、これはアンドゲート５３
を高レベルにしてフリツプ−フロツプ５５をセツ
トし、DBBZライン３７を駆動する。

書き込みトランザクシヨンの際にはスレーブネ
クサスは読み取りトランザクシヨンと同様に
DBBZを付与する。スレーブネクサスは次のサイ
クルが最終サイクルであることを示す命令を受け
るまでDBBZライン３７を駆動する。スレーブの
命令デコーダ７８は次いでデータレデイＨライン
を高レベルにし、フリツプ−フロツプ７３をリセ
ツトする。次いでSTATUS情報がスレーブによ
つてSTATUSラインに沿つてマスターへと送ら
れる。

以上の説明は本発明の特定の実施例に限定され
る。然し乍ら、本発明は以上に述べたもの以外の
内部回路を用いたシステムや種々の基本構造を有
するデータ処理システムでも実施する事ができ、
本発明の前記目的及び効果の幾つか又は全部を達
成できる事は明らかであろう。それ故、この様な
変更及び修正は全て本発明の範囲内に包含される
ものとする。

【図面の簡単な説明】

第１図は本発明により構成されたデジタルデー
タ処理システムのブロツク図、第２Ａ図乃至第２
Ｃ図は本発明の特定の実施例に用いられるデータ
の型式を示す図、第３図は第１図のデジタルデー
タ処理システムのネクサスに対する相互接続を構
成するライン及びその対応信号を示した図、第４
図は第３図に示したネクサス間に生じる読み取り
トランザクシヨンのシーケンスを示す図、第５図
は第３図に示したネクサス間に生じる書き込みト
ランザクシヨンの作動シーケンスを示す図、第６
図は第３図に示したマスターネクサスの１部を示
す図、そして第７図は第３図に示したスレーブネ
クサスの１部を示した図である。１０……第１の中央プロセツサユニツト、１０
Ａ……第２の中央プロセツサユニツト、１１……
メモリユニツト、１２……入出力ユニツト、１４
……バス、１５……オペレータのコンソール、２
０……メモリ制御器、２１……メモリ配列体、２
２……Ｉ／Ｏバスアダプタ、２３……Ｉ／Ｏ装
置、２４……２次記憶バスアダプタ、２５……デ
イスク駆動装置、２６……第２の２次記憶バスア
ダプタ、２７……テープ駆動装置。

Claims

【特許請求の範囲】１メモリとデータ処理システムとの間でのデー
タの転送を可能とするデータ転送命令信号（第１
の命令（書き込みロツク）を表わす信号と第２の
命令（書き込み解除）を表わす信号とを含む）と
データとを転送する手段（データ−アドレスバ
ス；第３図）を含むデータ処理システムへの接続
のためのデータ装置（１６，２２，２４，２６；
第１図）において、 (i) 第１の命令を表わす信号と第２の命令を表わ
す信号とを含むデータ転送命令信号を転送する
ため前記データ転送命令信号転送手段へ接続さ
れている手段（機能；第３図：機能３３；第６
図）； (ii) 前記のデータ転送命令伝達手段と前記のデー
タ転送命令信号転送手段とへ接続され、そして
前記のデータ転送命令信号転送手段からの第１
の命令を表わす信号の受信に応答してその後前
記のデータ転送命令伝達手段が第１の命令を表
わす信号を伝達するのを禁止する手段（６０，
５９，５２；第６図）；及び (iii) この禁止手段と前記のデータ転送命令信号伝
達手段とへ接続され、そして前記のデータ転送
命令伝達手段から第２の命令を表わす信号をう
けると前記の禁止手段を不能化してその後前記
のデータ転送命令伝達手段が第１の命令を表わ
す信号を転送するようにした手段（６１；第６
図）を含むことを特徴とするデータ装置。２前記の禁止手段は、前記の命令信号転送手段
と、第１の状態と第２の状態とを有する禁止信号
伝達手段（５９；第６図）とへ接続されたデコー
ダー（６０，６０Ａ；第６図）；を含み、このデ
コーダーは第１の命令に応答して前記の禁止信号
伝達手段を前記の第１の状態へ条件づけて命令伝
達手段がその後第１の命令を伝達しないようにす
る特許請求の範囲第１項に記載のデータ装置。３前記の不能化手段は命令信号伝達手段と、前
記の禁止信号伝達手段とへ接続された第２のデダ
ー（６１，６１Ａ；第６図）を含み、この第２の
デコーダーは第２の命令に応答して前記の禁止信
号伝達手段を前記の第２の状態へ条件づけて前記
の命令伝達手段がその後第１の命令を伝達するよ
うにした特許請求の範囲第２項に記載のデータ装
置。４メモリとデータ処理システムとの間でのデー
タの転送を可能とするデータ転送命令信号（第１
の命令（書き込みロツク）を表わす信号と第２の
命令（書き込み解除）を表わす信号とを含む）と
データとを転送する手段（データ−アドレスバ
ス；第３図）を含むデータ処理システムへの接続
のためのデータ装置（１６，２２，２４，２６；
第１図）において、 (i) 第１の命令を表わす信号と第２の命令を表わ
す信号とを含むデータ転送命令信号を転送する
ため前記データ転送命令信号転送手段へ接続さ
れている手段（機能；第３図：機能３３；第６
図）； (ii) 前記のデータ転送命令伝達手段と前記のデー
タ転送命令信号転送手段とへ接続され、そして
前記のデータ転送命令信号転送手段からの第１
の命令を表わす信号の受信に応答してその後前
記のデータ転送命令伝達手段が第１の命令を表
わす信号を伝達するのを禁止する手段（６０，
５９，５２；第６図）； (iii) この禁止手段と前記のデータ転送命令信号伝
達手段とへ接続され、そして前記のデータ転送
命令伝達手段から第２の命令を表わす信号をう
けると前記の禁止手段を不能化してその後前記
のデータ転送命令伝達手段が第１の命令を表わ
す信号を転送するようにした手段（６１；第６
図）；及び (iv) 前記の命令伝達手段と前記の禁止手段とへ接
続され、第１の命令を伝達する前記の命令伝達
手段に応答して前記の禁止手段が作動しないよ
うにする手段（５８；第６図）を備えていることを特徴とするデータ装置。