JPH08297632A - 分割トランザクション・バス・プロトコルを可能にするバスに対するアービトレーション方法及び装置 - Google Patents
分割トランザクション・バス・プロトコルを可能にするバスに対するアービトレーション方法及び装置Info
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- JPH08297632A JPH08297632A JP8067667A JP6766796A JPH08297632A JP H08297632 A JPH08297632 A JP H08297632A JP 8067667 A JP8067667 A JP 8067667A JP 6766796 A JP6766796 A JP 6766796A JP H08297632 A JPH08297632 A JP H08297632A
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- 238000000034 method Methods 0.000 title claims abstract description 59
- 238000012546 transfer Methods 0.000 claims description 15
- 230000004044 response Effects 0.000 claims description 9
- 230000002093 peripheral effect Effects 0.000 claims description 8
- 230000000903 blocking effect Effects 0.000 claims description 6
- 230000000873 masking effect Effects 0.000 claims description 3
- 230000000977 initiatory effect Effects 0.000 claims description 2
- 230000007246 mechanism Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 241000987543 Martella Species 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000001427 coherent effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000000802 evaporation-induced self-assembly Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000012913 prioritisation Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【課題】 分割トランザクション・バス・プロトコルを
可能にするバスに対するアービトレーション方法及び装
置を提供する。 【解決手段】 スレーブがトランザクションを完了する
ためにレディでないときは、マスタ・レジスタ内のマス
ク・ビットをセットするマスタ信号をアサートする。マ
スタ・レジスタ内にマスク・ビットがセットされている
間は、要求マスタをバスから強制的に切り離して再アー
ビトレーションを行うのを阻止する。前記スレーブは、
前記トランザクションを完了するためにレディになる
と、マスタ解放信号をアサートして、シフト・レジスタ
内のマスク・ビットをリセットさせる。次いで、要求マ
スタは前記トランザクションを完了するためにバスの使
用に対するアービトレーションが許容される。
可能にするバスに対するアービトレーション方法及び装
置を提供する。 【解決手段】 スレーブがトランザクションを完了する
ためにレディでないときは、マスタ・レジスタ内のマス
ク・ビットをセットするマスタ信号をアサートする。マ
スタ・レジスタ内にマスク・ビットがセットされている
間は、要求マスタをバスから強制的に切り離して再アー
ビトレーションを行うのを阻止する。前記スレーブは、
前記トランザクションを完了するためにレディになる
と、マスタ解放信号をアサートして、シフト・レジスタ
内のマスク・ビットをリセットさせる。次いで、要求マ
スタは前記トランザクションを完了するためにバスの使
用に対するアービトレーションが許容される。
Description
【０００１】
【発明の属する技術分野】本発明は、バスを介して情報
を転送することに関し、特にバスに接続された複数のマ
スタ及び複数のスレーブの間でバスの使用に関してアー
ビトレーションを行うアービトレーション方法及び装置
に関する。
を転送することに関し、特にバスに接続された複数のマ
スタ及び複数のスレーブの間でバスの使用に関してアー
ビトレーションを行うアービトレーション方法及び装置
に関する。
【０００２】
【従来の技術】パーソナル・コンピュータでは、このバ
スが適正に設計され、かつ使用されていないと、入出力
(I/O)バスの使用が制限要因となり得る。いくつかのI/O
バス、例えばインダストリ・スタンダード・アーキテク
チャ(ISA)バスは、拡張ビデオ及び直接アクセス・スト
ーレジ装置( DASD )のアクセスをあまり必要としないシ
ングル・ユーザのパーソナル・コンピュータに適してい
る。しかし、マルチ・タスク・オペレーティング・シス
テム及びマルチ・プロセッサ(MP)ハードウエアの到来に
より、ビデオ及びDASDサブシステムは、利用可能なI/O
バス及びメモリ・サブシステムの帯域幅を占有する。こ
れは全体としてシステムの性能を大幅に制限する恐れが
ある。この問題を解決する試みには、マイクロ・チャネ
ル及びEISAバスのように、新しい高速のI/Oバスの使用
が含まれる。部分的に成功しても、更に高速のバスが必
要なことは明らかとなった。これら高速のバスは利用可
能になった高速I/O装置（バス・マスタ）により必要と
されていた。従来のバスは、特に多数のマスタ（例え
ば、DASD、LAN、ビデオ・アダプタ）が共通して同一のI
/Oバスに存在する複数のワーク・ステーション及び複数
のサーバにおいて顕著であった。
スが適正に設計され、かつ使用されていないと、入出力
(I/O)バスの使用が制限要因となり得る。いくつかのI/O
バス、例えばインダストリ・スタンダード・アーキテク
チャ(ISA)バスは、拡張ビデオ及び直接アクセス・スト
ーレジ装置( DASD )のアクセスをあまり必要としないシ
ングル・ユーザのパーソナル・コンピュータに適してい
る。しかし、マルチ・タスク・オペレーティング・シス
テム及びマルチ・プロセッサ(MP)ハードウエアの到来に
より、ビデオ及びDASDサブシステムは、利用可能なI/O
バス及びメモリ・サブシステムの帯域幅を占有する。こ
れは全体としてシステムの性能を大幅に制限する恐れが
ある。この問題を解決する試みには、マイクロ・チャネ
ル及びEISAバスのように、新しい高速のI/Oバスの使用
が含まれる。部分的に成功しても、更に高速のバスが必
要なことは明らかとなった。これら高速のバスは利用可
能になった高速I/O装置（バス・マスタ）により必要と
されていた。従来のバスは、特に多数のマスタ（例え
ば、DASD、LAN、ビデオ・アダプタ）が共通して同一のI
/Oバスに存在する複数のワーク・ステーション及び複数
のサーバにおいて顕著であった。
【０００３】最近、パーソナル・コンピュータ産業は、
高速I/Oバスに対する現在の要求を満足させる試みとし
て、ペリフェラル・コンポーネント・インタフェース(
Peripheral Component Interface:PCI )バスとして知ら
れているバス基準を策定した。PCIバスは周知である。
高速I/Oバスに対する現在の要求を満足させる試みとし
て、ペリフェラル・コンポーネント・インタフェース(
Peripheral Component Interface:PCI )バスとして知ら
れているバス基準を策定した。PCIバスは周知である。
【０００４】PCIバスは高いスループットを有する汎用
の標準バスである。PCIバスは、現在指定されているよ
うに、理論的に264MB/sまで転送する能力を有する。し
かし、スレーブ装置（典型的にはメモリ）はこのような
高い速度でデータをアクセス又は記憶することができな
いので、このような性能は、通常、達成されることはな
い。大抵のメモリ サブシステムは40〜80MB/sのデータ
転送速度に制限されている。この場合に、スレーブ装置
は転送のアドレス・フェーズとデータ・フェーズとの間
にウェイト・ステートを挿入せざるをえない。これは、
実際の帯域幅を理論的な最大帯域幅の1/2又は1/4に容易
に切り詰めることになり得る。従って、PCIバスの使用
可能帯域幅をその理論的な最大値へ増加させることが望
ましい。
の標準バスである。PCIバスは、現在指定されているよ
うに、理論的に264MB/sまで転送する能力を有する。し
かし、スレーブ装置（典型的にはメモリ）はこのような
高い速度でデータをアクセス又は記憶することができな
いので、このような性能は、通常、達成されることはな
い。大抵のメモリ サブシステムは40〜80MB/sのデータ
転送速度に制限されている。この場合に、スレーブ装置
は転送のアドレス・フェーズとデータ・フェーズとの間
にウェイト・ステートを挿入せざるをえない。これは、
実際の帯域幅を理論的な最大帯域幅の1/2又は1/4に容易
に切り詰めることになり得る。従って、PCIバスの使用
可能帯域幅をその理論的な最大値へ増加させることが望
ましい。
【０００５】典型的なコンピュータ・システムでは、通
常、データ転送に対して３つのフェーズが存在する。即
ち、（１）アービトレーション・フェーズ、（２）アド
レス／コマンド・フェーズ（以下、「アドレス・フェー
ズ」）、及び （３）実際のデータ転送フェーズ。
常、データ転送に対して３つのフェーズが存在する。即
ち、（１）アービトレーション・フェーズ、（２）アド
レス／コマンド・フェーズ（以下、「アドレス・フェー
ズ」）、及び （３）実際のデータ転送フェーズ。
【０００６】PCIバスは、アドレス・フェーズにデータ
・フェーズが常に直ぐに続くバスとして定義される「接
続トランザクション・バス( connected transaction bu
s )」である（ウェイト・ステートは考慮されていな
い）。換言すれば、アドレス・フェーズ及びデータ・フ
ェーズはデータ・フェーズ中に転送されるデータが常に
データ・フェーズの直前でバス上に配置されたアドレス
に関連されるように接続される。PCIバスはアービトレ
ーション・フェーズをアドレス・フェーズ及びデータ・
フェーズに重複するのを許容するが、アドレス・フェー
ズ及びデータ・フェーズを重複させること、及びデータ
・フェーズをアドレス・フェーズに対して無関係に発生
させることはできない。
・フェーズが常に直ぐに続くバスとして定義される「接
続トランザクション・バス( connected transaction bu
s )」である（ウェイト・ステートは考慮されていな
い）。換言すれば、アドレス・フェーズ及びデータ・フ
ェーズはデータ・フェーズ中に転送されるデータが常に
データ・フェーズの直前でバス上に配置されたアドレス
に関連されるように接続される。PCIバスはアービトレ
ーション・フェーズをアドレス・フェーズ及びデータ・
フェーズに重複するのを許容するが、アドレス・フェー
ズ及びデータ・フェーズを重複させること、及びデータ
・フェーズをアドレス・フェーズに対して無関係に発生
させることはできない。
【０００７】これに対して、「分割トランザクション・
バス( split transaction bus )」として知られているバ
スは、典型的には、データ転送に対して４つのフェー
ズ、即ち、 (1)アドレス・アービトレーション・フェーズ (2)アドレス／コマンド・フェーズ (3)データ・アービトレーション・フェーズ、及び (4)データ転送フェーズを有する。
バス( split transaction bus )」として知られているバ
スは、典型的には、データ転送に対して４つのフェー
ズ、即ち、 (1)アドレス・アービトレーション・フェーズ (2)アドレス／コマンド・フェーズ (3)データ・アービトレーション・フェーズ、及び (4)データ転送フェーズを有する。
【０００８】分割トランザクション・バスでは、データ
・フェーズがバス上に配置された関連のアドレス・フェ
ーズに直ぐに続いてはならない。データ・フェーズは、
対応するアドレス・フェーズが発生するのと同一順序で
発生する必要はない。従って、マスタは、何らかのデー
タが戻される前に、多重アドレス・フェーズを実行する
ことができる。更に、第２のマスタのアドレス・フェー
ズを第１のマスタのデータ・フェーズに重複させること
もできる。分割トランザクション・バスにおけるアドレ
ス・アービトレーションは、接続トランザクション・バ
スのものと同様である。しかし、一つの相違は、アドレ
ス・フェーズにおいて、マスタがアドレス／コマンド信
号及びトランザクション識別(ID)をアサートし、次いで
アドレス・バスを直ちに開放する。その際に、マスタ
は、スレーブがデータを戻すまで待機してもよく、又は
アドレス・バスに対して再アービトレーションを行い、
かつ付加的なアドレス・フェーズを実行してもよい。ス
レーブは、アドレス・フェーズにおいて発行されたアド
レス／コマンド及びマスタ識別を記憶し、次いで転送を
完了するためにレディ(準備完了）になっているとき
は、データ・バスに対してアービトレーションを行う。
スレーブがデータ・バスについて許可されたときは、デ
ータ・バス上にトランザクションIDを送出すると同時
に、データ・バス上にデータを送出する。次いで、マス
タはそのトランザクションIDを認識して、前記データを
受け入れることによって、トランザクションを完了す
る。
・フェーズがバス上に配置された関連のアドレス・フェ
ーズに直ぐに続いてはならない。データ・フェーズは、
対応するアドレス・フェーズが発生するのと同一順序で
発生する必要はない。従って、マスタは、何らかのデー
タが戻される前に、多重アドレス・フェーズを実行する
ことができる。更に、第２のマスタのアドレス・フェー
ズを第１のマスタのデータ・フェーズに重複させること
もできる。分割トランザクション・バスにおけるアドレ
ス・アービトレーションは、接続トランザクション・バ
スのものと同様である。しかし、一つの相違は、アドレ
ス・フェーズにおいて、マスタがアドレス／コマンド信
号及びトランザクション識別(ID)をアサートし、次いで
アドレス・バスを直ちに開放する。その際に、マスタ
は、スレーブがデータを戻すまで待機してもよく、又は
アドレス・バスに対して再アービトレーションを行い、
かつ付加的なアドレス・フェーズを実行してもよい。ス
レーブは、アドレス・フェーズにおいて発行されたアド
レス／コマンド及びマスタ識別を記憶し、次いで転送を
完了するためにレディ(準備完了）になっているとき
は、データ・バスに対してアービトレーションを行う。
スレーブがデータ・バスについて許可されたときは、デ
ータ・バス上にトランザクションIDを送出すると同時
に、データ・バス上にデータを送出する。次いで、マス
タはそのトランザクションIDを認識して、前記データを
受け入れることによって、トランザクションを完了す
る。
【０００９】分割トランザクション・バスに対して、従
来のPCIバスはアドレス／コマンド及び識別のアサート
の際にアドレス・バスを直ちに開放するマスタを使用す
ることはない。その代わりに、従来のPCIバス上では、
トランザクションを完了するのにレディになっていない
スレーブによる信号がマスタのリトライを発生させる
（バック・オフ／リトライ( back-off / retry )機
能）。これはトランザクションを再びリトライするため
にPCIマスタに直ちに再アービトレーションを実行させ
る。マスタは、通常、バスについて要求し続け、スレー
ブがレディとなるまで同一のトランザクションをリトラ
イをすることになり、他のマスタがバスを使用するのを
より困難にしてしまう。これは、PCIバスの使用可能帯
域幅を狭くするものである。
来のPCIバスはアドレス／コマンド及び識別のアサート
の際にアドレス・バスを直ちに開放するマスタを使用す
ることはない。その代わりに、従来のPCIバス上では、
トランザクションを完了するのにレディになっていない
スレーブによる信号がマスタのリトライを発生させる
（バック・オフ／リトライ( back-off / retry )機
能）。これはトランザクションを再びリトライするため
にPCIマスタに直ちに再アービトレーションを実行させ
る。マスタは、通常、バスについて要求し続け、スレー
ブがレディとなるまで同一のトランザクションをリトラ
イをすることになり、他のマスタがバスを使用するのを
より困難にしてしまう。これは、PCIバスの使用可能帯
域幅を狭くするものである。
【００１０】
【発明が解決しようとする課題】使用可能帯域幅を増加
させるために、PCIバスのような接続トランザクション
・バスに分割トランザクション・バス形式により動作さ
せる、アービトレーション機構及び構造に対する要請が
ある。特にPCIバスに関しては、PCIバスアーキテクチャ
に影響を及ぼすことなく、又は既存の若しくは将来のPC
Iマスタの変更させることを要することなく、分割トラ
ンザクションを可能にさせる要請がある。
させるために、PCIバスのような接続トランザクション
・バスに分割トランザクション・バス形式により動作さ
せる、アービトレーション機構及び構造に対する要請が
ある。特にPCIバスに関しては、PCIバスアーキテクチャ
に影響を及ぼすことなく、又は既存の若しくは将来のPC
Iマスタの変更させることを要することなく、分割トラ
ンザクションを可能にさせる要請がある。
【００１１】
【課題を解決するための手段】これらの要請及びその他
の要請は、バスと、前記バスに接続された複数のマスタ
であって、前記バスに対するアービトレーションを要求
し、かつ前記バスが許可されているとトランザクション
を開始させるロジックを含む前記複数のマスタと、前記
バスに接続された複数のスレーブであって、かつ該スレ
ーブが前記トランザクションを完了させるためにレディ
を表示するロジックを含む少なくとも一つの前記スレー
ブと、一つのアービタとを備えたシステムを提供する本
発明により達成される。前記アービタは、トランザクシ
ョンを要求していたスレーブがそのトランザクションを
完了するためにレディでないときに、マスタを前記バス
から強制的に切り離すロジックを含む。更に、前記スレ
ーブが前記トランザクションを完了するためにレディに
なるまで、前記マスタが前記バスに対する再アービトレ
ーションを阻止するロジックも備えられる。
の要請は、バスと、前記バスに接続された複数のマスタ
であって、前記バスに対するアービトレーションを要求
し、かつ前記バスが許可されているとトランザクション
を開始させるロジックを含む前記複数のマスタと、前記
バスに接続された複数のスレーブであって、かつ該スレ
ーブが前記トランザクションを完了させるためにレディ
を表示するロジックを含む少なくとも一つの前記スレー
ブと、一つのアービタとを備えたシステムを提供する本
発明により達成される。前記アービタは、トランザクシ
ョンを要求していたスレーブがそのトランザクションを
完了するためにレディでないときに、マスタを前記バス
から強制的に切り離すロジックを含む。更に、前記スレ
ーブが前記トランザクションを完了するためにレディに
なるまで、前記マスタが前記バスに対する再アービトレ
ーションを阻止するロジックも備えられる。
【００１２】前記バスは、前記スレーブが前記トランザ
クションを完了するためにレディになるまで前記マスタ
が前記バスに対する再アービトレーションを阻止するこ
とにより、他のマスタによる使用に開放される。これ
は、前記バスの使用可能帯域幅をその理論最大可能値に
向かって増加させるように直接的に作用する。
クションを完了するためにレディになるまで前記マスタ
が前記バスに対する再アービトレーションを阻止するこ
とにより、他のマスタによる使用に開放される。これ
は、前記バスの使用可能帯域幅をその理論最大可能値に
向かって増加させるように直接的に作用する。
【００１３】本発明のいくつかの実施の形態では、前記
スレーブは要求されたトランザクションを完了させるた
めにレディでないことを表示する第１の信号をアサート
する。該第１の信号は、要求マスタに対応するマスク・
ビット（マスク・インジケータ）をマスク・レジスタに
セットさせる。
スレーブは要求されたトランザクションを完了させるた
めにレディでないことを表示する第１の信号をアサート
する。該第１の信号は、要求マスタに対応するマスク・
ビット（マスク・インジケータ）をマスク・レジスタに
セットさせる。
【００１４】本発明の好ましい実施の形態は、マスク・
レジスタを配置している中央アービタを使用する。この
マスク・ビットがセットされると、マスタはバスを要求
し続けることができる。しかし、中央アービタは要求を
無視し、かつマスクされたマスタに対してバスを許可し
ない。
レジスタを配置している中央アービタを使用する。この
マスク・ビットがセットされると、マスタはバスを要求
し続けることができる。しかし、中央アービタは要求を
無視し、かつマスクされたマスタに対してバスを許可し
ない。
【００１５】前記バスに対する能動的なアービトレーシ
ョンを前記要求マスタに許容するために、トランザクシ
ョンを完了させるためにレディになっているスレーブ
は、マスク解放信号を含む第２の信号を送出し、これが
要求マスタに対応するマスク・ビットをリセットさせる
ことになる。これは、マスタにバスの使用に対して再ア
ービトレーションを許容させてトランザクションを完了
させるものである。
ョンを前記要求マスタに許容するために、トランザクシ
ョンを完了させるためにレディになっているスレーブ
は、マスク解放信号を含む第２の信号を送出し、これが
要求マスタに対応するマスク・ビットをリセットさせる
ことになる。これは、マスタにバスの使用に対して再ア
ービトレーションを許容させてトランザクションを完了
させるものである。
【００１６】本発明のいくつかの好ましい実施の形態に
は、バスについて許可されるまでそのマスクがリセット
されていたマスタに対して、最高のアービトレーション
優先順位を一時的に割り当てる手段が含まれている。許
可されると、前記マスタの優先順位はそれの元の値に復
帰する。これは、マスクされていないマスタがバスにつ
いて許可されるべき次の装置となることを保証し、これ
によって分割トランザクションを適宜にかなった形式で
完了させる利点がある。
は、バスについて許可されるまでそのマスクがリセット
されていたマスタに対して、最高のアービトレーション
優先順位を一時的に割り当てる手段が含まれている。許
可されると、前記マスタの優先順位はそれの元の値に復
帰する。これは、マスクされていないマスタがバスにつ
いて許可されるべき次の装置となることを保証し、これ
によって分割トランザクションを適宜にかなった形式で
完了させる利点がある。
【００１７】マスタ識別バスの使用を避けるために、本
発明のいくつかの実施の形態では、複数のスレーブのう
ちの一つが第２の信号のアサートの際にマスクされてい
た全てのマスタを解放する。マスクされていなかったマ
スタの優先順位が認められ、かつトランザクションが要
求されているスレーブがトランザクションを完了させる
ために依然としてレディでないときは、このマスタは単
純に再マスクされ、かつ残りのマスクされていないマス
タは再アービトレーションを行う。これは、トランザク
ションを要求し、完了するために現在レディになってい
るマスタが、そのバスに対するアービトレーションに勝
つまで発生する。この方法は、分割トランザクションの
実行がマスタ識別バスを使用することよりも非効率的な
方法である。しかし、この実施の形態はハードウエアに
関してより安価かつ簡単に実施される効果がある。
発明のいくつかの実施の形態では、複数のスレーブのう
ちの一つが第２の信号のアサートの際にマスクされてい
た全てのマスタを解放する。マスクされていなかったマ
スタの優先順位が認められ、かつトランザクションが要
求されているスレーブがトランザクションを完了させる
ために依然としてレディでないときは、このマスタは単
純に再マスクされ、かつ残りのマスクされていないマス
タは再アービトレーションを行う。これは、トランザク
ションを要求し、完了するために現在レディになってい
るマスタが、そのバスに対するアービトレーションに勝
つまで発生する。この方法は、分割トランザクションの
実行がマスタ識別バスを使用することよりも非効率的な
方法である。しかし、この実施の形態はハードウエアに
関してより安価かつ簡単に実施される効果がある。
【００１８】本発明の以上及びその他の目的、機能、特
徴並びに効果は、添付する図面に関連して読めば、以下
の本発明の詳細な説明から更に明らかとなる。
徴並びに効果は、添付する図面に関連して読めば、以下
の本発明の詳細な説明から更に明らかとなる。
【００１９】
【発明の実施の形態】以下の説明において、使用される
接続トランザクション・バスの例はPCIバスである。し
かし、バック・オフ／リトライ機能を有する接続トラン
ザクション・バスである他のバスは、本発明のアービト
レーション機構に使用されてもよい。
接続トランザクション・バスの例はPCIバスである。し
かし、バック・オフ／リトライ機能を有する接続トラン
ザクション・バスである他のバスは、本発明のアービト
レーション機構に使用されてもよい。
【００２０】本発明はユニ・プロセッサ応用に適用可能
であるが、図１にはマルチ・プロセッサ・アーキテクチ
ャを示すシステム構造が示されている。図１に示すマル
チ・プロセッサ・アーキテクチャは、コヒーレントな共
有分散メモリを有する対称マルチ・プロセッサ アーキ
テクチャである。このアーキテクチャの例は、第１のク
ラスタ１０と、第２のクラスタ１２とを備えており、そ
れらのマルチ・プロセッサ・バス１９はインター・クラ
スタ・リンク１４を介して接続されている。各マルチ・
プロセッサのクラスタ１０、１２はそのクラスタのマル
チ・プロセッサ・バス１９に複数のCPU１６、１８を接
続している。マルチ・プロセッサ・バス１９はメモリ・
コントローラ２０に接続されている。このメモリ・コン
トローラ２０はＣＰＵ１６、１８のようなプロセッサに
データを供給し、同様にI/Oのマスタ２６、２８にデー
タを供給している。マスタ２６、２８はPCIバス３０を
介してメモリ・コントローラ２０及びPCI中央アービタ
２２に接続されている。
であるが、図１にはマルチ・プロセッサ・アーキテクチ
ャを示すシステム構造が示されている。図１に示すマル
チ・プロセッサ・アーキテクチャは、コヒーレントな共
有分散メモリを有する対称マルチ・プロセッサ アーキ
テクチャである。このアーキテクチャの例は、第１のク
ラスタ１０と、第２のクラスタ１２とを備えており、そ
れらのマルチ・プロセッサ・バス１９はインター・クラ
スタ・リンク１４を介して接続されている。各マルチ・
プロセッサのクラスタ１０、１２はそのクラスタのマル
チ・プロセッサ・バス１９に複数のCPU１６、１８を接
続している。マルチ・プロセッサ・バス１９はメモリ・
コントローラ２０に接続されている。このメモリ・コン
トローラ２０はＣＰＵ１６、１８のようなプロセッサに
データを供給し、同様にI/Oのマスタ２６、２８にデー
タを供給している。マスタ２６、２８はPCIバス３０を
介してメモリ・コントローラ２０及びPCI中央アービタ
２２に接続されている。
【００２１】図１に示されているアーキテクチャでは、
データ転送の待ち時間が大きくなる恐れがあり、性能及
び利用可能なバス帯域幅の両方に影響する。これは、第
１のクラスタ１０のマスタ２６のように、PCIバス３０
上のマスタがクラスタ１２上に配置されたメモリに記憶
されているデータを読み出すときに、特に明かとなる。
メモリからの応答データの総合的な待ち時間は、キャッ
シュ・ラインの転送において3μｓを超え得る。これ
は、32バイト転送の場合にPCIバスを3μsに拘束するこ
とになり、利用可能なPCIバスのバス帯域幅を大きく限
定させる。しかし、本発明のアービトレーション機構
は、PCIアーキテクチャに影響を与えることなく、かつ
既存のPCIバスマスタを変更することを必要とすること
なく、総合バス帯域幅を増加させる。
データ転送の待ち時間が大きくなる恐れがあり、性能及
び利用可能なバス帯域幅の両方に影響する。これは、第
１のクラスタ１０のマスタ２６のように、PCIバス３０
上のマスタがクラスタ１２上に配置されたメモリに記憶
されているデータを読み出すときに、特に明かとなる。
メモリからの応答データの総合的な待ち時間は、キャッ
シュ・ラインの転送において3μｓを超え得る。これ
は、32バイト転送の場合にPCIバスを3μsに拘束するこ
とになり、利用可能なPCIバスのバス帯域幅を大きく限
定させる。しかし、本発明のアービトレーション機構
は、PCIアーキテクチャに影響を与えることなく、かつ
既存のPCIバスマスタを変更することを必要とすること
なく、総合バス帯域幅を増加させる。
【００２２】本発明はメモリ・コントローラ２０とPCI
中央アービタ２２との間における３つの側帯域信号によ
る通信を提供する。これらの信号は、MASK MASTER( マ
スタをマスク)、REL MASTER（マスタを解放）及びMASTE
R ID（マスクを識別）である。本発明のアービトレーシ
ョン機構によるこれらの信号の使用について以下詳細に
説明する。
中央アービタ２２との間における３つの側帯域信号によ
る通信を提供する。これらの信号は、MASK MASTER( マ
スタをマスク)、REL MASTER（マスタを解放）及びMASTE
R ID（マスクを識別）である。本発明のアービトレーシ
ョン機構によるこれらの信号の使用について以下詳細に
説明する。
【００２３】説明を簡単にするために、下記の動作例で
は、マスタ２６がクラスタ１０のようなそれ自体のクラ
スタのメモリ・コントローラ２０とのトランザクション
を望む。マスタ２６はPCIバス３０を使用するためにマ
スタ２６とアービトレーションを行う。PCI中央アービ
タ２２は、マスタ２６がアービトレーションに勝って、
マスタ２６にPCIバス３０の使用を許可すると判断して
いるものと仮定する。マスタ２６は、FRAM#（フレーム
番号）をアサートすると同様に、アドレス信号及び制御
信号をしてメモリ・コントローラ２０からのデータを要
求する。従来技術の構造では、この時点で、メモリ・コ
ントローラ２０がデータを送出するためにレディでない
ときは、メモリ・コントローラ２０がトランザクション
を完了させるためにレディになるまで、ウェイト・ステ
ートを挿入することになる。同時に、マスタ２８のよう
な他のマスタがバスを使用しようとするときは、マスタ
２６とメモリ・コントローラ２０との間のトランザクシ
ョンがバスを占有しているので、これらのマスタは使用
することができない。PCIバスは、通常、トランザクシ
ョンにおけるデータ・フェーズがバス上の当該トランザ
クションにおけるアドレス・フェーズの直ぐ後に続き、
かつウェイト・ステートをカウントしない接続トランザ
クション・バスであるので、従来技術ではこのアービト
レーション・シーケンスが発生する。
は、マスタ２６がクラスタ１０のようなそれ自体のクラ
スタのメモリ・コントローラ２０とのトランザクション
を望む。マスタ２６はPCIバス３０を使用するためにマ
スタ２６とアービトレーションを行う。PCI中央アービ
タ２２は、マスタ２６がアービトレーションに勝って、
マスタ２６にPCIバス３０の使用を許可すると判断して
いるものと仮定する。マスタ２６は、FRAM#（フレーム
番号）をアサートすると同様に、アドレス信号及び制御
信号をしてメモリ・コントローラ２０からのデータを要
求する。従来技術の構造では、この時点で、メモリ・コ
ントローラ２０がデータを送出するためにレディでない
ときは、メモリ・コントローラ２０がトランザクション
を完了させるためにレディになるまで、ウェイト・ステ
ートを挿入することになる。同時に、マスタ２８のよう
な他のマスタがバスを使用しようとするときは、マスタ
２６とメモリ・コントローラ２０との間のトランザクシ
ョンがバスを占有しているので、これらのマスタは使用
することができない。PCIバスは、通常、トランザクシ
ョンにおけるデータ・フェーズがバス上の当該トランザ
クションにおけるアドレス・フェーズの直ぐ後に続き、
かつウェイト・ステートをカウントしない接続トランザ
クション・バスであるので、従来技術ではこのアービト
レーション・シーケンスが発生する。
【００２４】本発明の装置及び方法は、PCIバス３０が
分割トランザクションを実行するのを許容することによ
りPCIバス３０の前記欠点を克服する。要求マスタ２６
は、これを行うために、PCIバス３０を強制的にオフに
させ、かつメモリ・コントローラ２０がトランザクショ
ンを完了させるためにレディであることを知らせるま
で、再アービトレーションを阻止する。これは、マスタ
２８のような他のマスタがこの期間中にPCIバス３０に
対するアービトレーションを行い、かつこれを使用可能
にするので、使用可能帯域幅を増加させる。本発明は付
加的な２信号、即ちPCIバス３０上の側帯域信号として
供給されるMASK MASTER信号及びREL MASTER信号を使用
させる。第３の信号のMASTER ID信号は、いくつかの実
施の形態において用いられて、どのマスタがマスクされ
る／解放されるべきかを表すことにより、バス効率を更
に増加させる。
分割トランザクションを実行するのを許容することによ
りPCIバス３０の前記欠点を克服する。要求マスタ２６
は、これを行うために、PCIバス３０を強制的にオフに
させ、かつメモリ・コントローラ２０がトランザクショ
ンを完了させるためにレディであることを知らせるま
で、再アービトレーションを阻止する。これは、マスタ
２８のような他のマスタがこの期間中にPCIバス３０に
対するアービトレーションを行い、かつこれを使用可能
にするので、使用可能帯域幅を増加させる。本発明は付
加的な２信号、即ちPCIバス３０上の側帯域信号として
供給されるMASK MASTER信号及びREL MASTER信号を使用
させる。第３の信号のMASTER ID信号は、いくつかの実
施の形態において用いられて、どのマスタがマスクされ
る／解放されるべきかを表すことにより、バス効率を更
に増加させる。
【００２５】図３に本発明方法の一実施の形態をフロー
チャート形式により示す。この例では、マスタ２６がこ
のトランザクションためのスレーブとして動作している
メモリ・コントローラ２０とのトランザクションを望ん
でいる。ステップ５０において、マスタはPCIバス３０
の使用に対して他のマスタ２８等とアービトレーション
を行う。PCI中央アービタ２２は、要求マスタ２６に対
応するマスク・ビットがPCI中央アービタ２２内のSPLIT
MASK（マスクを分割）レジスタ２３にセットされてい
るか否かを判断する。これはステップ５２において実行
される。マスク・ビットがセットされていないときは、
PCI中央アービタ２２はマスタ２６にPCIバス３０に対す
るアービトレーションを許容する。マスタ２６がバスを
許可されないときは（ステップ５４）、プロセスがステ
ップ５０に戻り、マスタ２６がPCIバス３０の使用に関
するアービトレーションを続ける。
チャート形式により示す。この例では、マスタ２６がこ
のトランザクションためのスレーブとして動作している
メモリ・コントローラ２０とのトランザクションを望ん
でいる。ステップ５０において、マスタはPCIバス３０
の使用に対して他のマスタ２８等とアービトレーション
を行う。PCI中央アービタ２２は、要求マスタ２６に対
応するマスク・ビットがPCI中央アービタ２２内のSPLIT
MASK（マスクを分割）レジスタ２３にセットされてい
るか否かを判断する。これはステップ５２において実行
される。マスク・ビットがセットされていないときは、
PCI中央アービタ２２はマスタ２６にPCIバス３０に対す
るアービトレーションを許容する。マスタ２６がバスを
許可されないときは（ステップ５４）、プロセスがステ
ップ５０に戻り、マスタ２６がPCIバス３０の使用に関
するアービトレーションを続ける。
【００２６】ここで、マスタがアービトレーションに勝
ち、かつPCI中央アービタ２２によりPCIバス３０につい
て許可されたと仮定する。勝ったマスタ２６は、PCIバ
ス３０を介してメモリ・コントローラ２０にFRAME#、ア
ドレス信号及び制御信号をアサートする。次いで、スレ
ーブ（メモリ・コントローラ２０）がトランザクション
を完了させるためにレディであるか否かを判断する（ス
テップ５８）。メモリ・コントローラ２０がレディであ
れば、マスタ２６に要求データを供給してトランザクシ
ョンを完了させる。次いで、通常のバス・アービトレー
ション（ステップ７８）が続く。
ち、かつPCI中央アービタ２２によりPCIバス３０につい
て許可されたと仮定する。勝ったマスタ２６は、PCIバ
ス３０を介してメモリ・コントローラ２０にFRAME#、ア
ドレス信号及び制御信号をアサートする。次いで、スレ
ーブ（メモリ・コントローラ２０）がトランザクション
を完了させるためにレディであるか否かを判断する（ス
テップ５８）。メモリ・コントローラ２０がレディであ
れば、マスタ２６に要求データを供給してトランザクシ
ョンを完了させる。次いで、通常のバス・アービトレー
ション（ステップ７８）が続く。
【００２７】メモリ・コントローラ２０がトランザクシ
ョンを完了させるためにレディでないときは、ステップ
６０において、メモリ・コントローラ２０（スレーブと
して動作する）がSTOP#（停止番号）信号、MASK MASTER
信号及びMASTER ID信号と共に、DEVSEL#（装置番号を選
択）信号をアサートする。MASK MASTER信号及びMASTER
ID信号はPCI中央アービタ２２に送出される。メモリ・
コントローラ２０がPCIバス３０上にDEVSEL#信号及びST
OP#信号をアサートすると、マスタ２６に再試行を行わ
せる。同時に、PCI中央アービタ２２は、マスタ２６に
対応するPCI中央アービタ２２内のSPLIT MASKレジスタ
２３のSPLIT MASKビットをセットする（ステップ６
２）。
ョンを完了させるためにレディでないときは、ステップ
６０において、メモリ・コントローラ２０（スレーブと
して動作する）がSTOP#（停止番号）信号、MASK MASTER
信号及びMASTER ID信号と共に、DEVSEL#（装置番号を選
択）信号をアサートする。MASK MASTER信号及びMASTER
ID信号はPCI中央アービタ２２に送出される。メモリ・
コントローラ２０がPCIバス３０上にDEVSEL#信号及びST
OP#信号をアサートすると、マスタ２６に再試行を行わ
せる。同時に、PCI中央アービタ２２は、マスタ２６に
対応するPCI中央アービタ２２内のSPLIT MASKレジスタ
２３のSPLIT MASKビットをセットする（ステップ６
２）。
【００２８】ステップ６４において、マスタ２６は、SP
LIT MASKレジスタ２３にセットされたSPLIT MASKビット
により、PCIバス３０に対する再アービトレーションを
試みる。次にステップ６６において、メモリ・コントロ
ーラ２０（スレーブ）がトランザクションを完了させる
ためにレディであるか否かを判断する。ノーのときは、
SPLIT MASKビット保持し（ステップ６８）、ステップ７
０において、マスタ２６はバスに対する再アービトレー
ションの機会が拒絶される。次いで、ステップ６４にお
いて、マスタ２６はバスに対する再アービトレーション
を試み続ける。
LIT MASKレジスタ２３にセットされたSPLIT MASKビット
により、PCIバス３０に対する再アービトレーションを
試みる。次にステップ６６において、メモリ・コントロ
ーラ２０（スレーブ）がトランザクションを完了させる
ためにレディであるか否かを判断する。ノーのときは、
SPLIT MASKビット保持し（ステップ６８）、ステップ７
０において、マスタ２６はバスに対する再アービトレー
ションの機会が拒絶される。次いで、ステップ６４にお
いて、マスタ２６はバスに対する再アービトレーション
を試み続ける。
【００２９】ステップ７４、８０、８２及び８４は、本
発明において使用できるとされる優先順位判断の一実施
の形態を説明する。ステップ７４において、PCI中央ア
ービタ２２はSPLIT MASKビットをリセットし、かつ他の
全ての要求に対してTEMP MASKレジスタ内の一時マス
ク」ビットをセットする。ステップ８０において、マス
タ２６（ここでは優先マスタ）は再アービトレーション
を試み、かつTEMP MASKレジスタ内に複数ビットがセッ
トされている他のマスタに対するアクセスは拒絶され
る。ステップ８２において、マスタはバスについて許可
され、かつTEMP MASKレジスタにマスタのTEMP MASKビッ
トがセットされる。ステップ８４において、全ての優先
マスタがサービスされたか否かについて判断する。ノー
のときは、処理はステップ８０に戻る。全ての優先マス
タがサービスされたときは、処理はステップ５０に戻
る。
発明において使用できるとされる優先順位判断の一実施
の形態を説明する。ステップ７４において、PCI中央ア
ービタ２２はSPLIT MASKビットをリセットし、かつ他の
全ての要求に対してTEMP MASKレジスタ内の一時マス
ク」ビットをセットする。ステップ８０において、マス
タ２６（ここでは優先マスタ）は再アービトレーション
を試み、かつTEMP MASKレジスタ内に複数ビットがセッ
トされている他のマスタに対するアクセスは拒絶され
る。ステップ８２において、マスタはバスについて許可
され、かつTEMP MASKレジスタにマスタのTEMP MASKビッ
トがセットされる。ステップ８４において、全ての優先
マスタがサービスされたか否かについて判断する。ノー
のときは、処理はステップ８０に戻る。全ての優先マス
タがサービスされたときは、処理はステップ５０に戻
る。
【００３０】マスタ２６は、PCIバス３０について許可
されると（ステップ８０）、そのアドレス信号、制御信
号及びFRAME#をメモリ・コントローラ２０にアサートす
る（ステップ５６）。メモリ・コントローラ２０はトラ
ンザクションを完了させるためにレディであるので（ス
テップ５８）、メモリ・コントローラ２０はトランザク
ションを完了させるためにマスタ２６に要求データを供
給し（ステップ７６）、かつステップ７８において通常
のバス・アービトレーションが続く。
されると（ステップ８０）、そのアドレス信号、制御信
号及びFRAME#をメモリ・コントローラ２０にアサートす
る（ステップ５６）。メモリ・コントローラ２０はトラ
ンザクションを完了させるためにレディであるので（ス
テップ５８）、メモリ・コントローラ２０はトランザク
ションを完了させるためにマスタ２６に要求データを供
給し（ステップ７６）、かつステップ７８において通常
のバス・アービトレーションが続く。
【００３１】以上説明した方法により、マスタ２６はPC
Iバス３０から切り離されたままであり、メモリ・コン
トローラ２０がトランザクションを完了させるためにレ
ディとなるまで、再アービトレーションが阻止されてい
る。PCIバス３０に接続された他のマスタは、この期間
中にPCIバス３０に対してアービトレーションを行い、
これを使用することによって、PCIバス３０の使用可能
帯域幅を増加させることができる。
Iバス３０から切り離されたままであり、メモリ・コン
トローラ２０がトランザクションを完了させるためにレ
ディとなるまで、再アービトレーションが阻止されてい
る。PCIバス３０に接続された他のマスタは、この期間
中にPCIバス３０に対してアービトレーションを行い、
これを使用することによって、PCIバス３０の使用可能
帯域幅を増加させることができる。
【００３２】本発明の分割トランザクションは効率的に
実行されることが望ましい。これを行うため、スレーブ
は、トランザクションのデータ・フェーズを完了するた
めにどのマスタがマスク解放されるべきかを正確にPCI
中央アービタ２２に知らせる必要がある。加えて、現在
のデータ・フェーズを終了するまでスレーブはそれ以上
のアドレス・フェーズ・トランザクションを受け付ける
ことができないので、マスタは可能な限り速やかにバス
が許可されることが好ましい。本発明のいくつかの実施
の形態では、MASTER IDバスが使用され、この実施の形
態はモジュール・ピン・カウント及びロジックに関して
より高価となることを除き、より効率的である。アドレ
ス・フェーズにおいて、スレーブはMASTER IDバス上で
固有のＩＤを駆動する。スレーブは「マスタのマスク」
をアサートし、かつリトライを実行している間に、ＩＤ
は現在のアドレス・フェーズに関連される。次いで、PC
I中央アービタ２２はこの固有のＩＤを記憶し、かつ現
在、PCIバス３０上に存在するマスタ、例えばマスタ２
６と関連される。スレーブは、それがレディのときに、
PCIバス３０上にＩＤを送出すると同時に、REL MASTER
をアクティブにさせる。次いで、PCI中央アービタ２２
はMASTER IDに関連されているSPLIT MASKレジスタ２３
内のSPLIT MASKビットのみをリセットし、これに一時的
に最高のアービトレーション優先順位を与える。これ
は、マスクしていないマスタがPCIバス３０の使用が許
可されるべき次の装置となり、これによって時宜を得た
方法で分割トランザクションを完了することを保証する
効果がある。データ・フェーズを完了する前に多数のマ
スタが解放されると、PCI中央アービタ２２は、解放さ
れたＩＤが発生し、かつ一つずつ各マスタにPCIバス３
０上の優先順位を与える順序について記録を取ってい
る。これは、予め定められたアルゴリズムに基づいて一
つずつSPLIT MASKビットをリセット可能にさせることに
よって最も容易に実行される。キューを抜け出した第１
のマスタがフレームを開始すると、次のマスタが直ちに
解放される。これは、次のマスタに現在のマスタのフレ
ーム中にトランザクションを完了させ、従ってPCIバス
３０の最も効率的な使用を達成する。
実行されることが望ましい。これを行うため、スレーブ
は、トランザクションのデータ・フェーズを完了するた
めにどのマスタがマスク解放されるべきかを正確にPCI
中央アービタ２２に知らせる必要がある。加えて、現在
のデータ・フェーズを終了するまでスレーブはそれ以上
のアドレス・フェーズ・トランザクションを受け付ける
ことができないので、マスタは可能な限り速やかにバス
が許可されることが好ましい。本発明のいくつかの実施
の形態では、MASTER IDバスが使用され、この実施の形
態はモジュール・ピン・カウント及びロジックに関して
より高価となることを除き、より効率的である。アドレ
ス・フェーズにおいて、スレーブはMASTER IDバス上で
固有のＩＤを駆動する。スレーブは「マスタのマスク」
をアサートし、かつリトライを実行している間に、ＩＤ
は現在のアドレス・フェーズに関連される。次いで、PC
I中央アービタ２２はこの固有のＩＤを記憶し、かつ現
在、PCIバス３０上に存在するマスタ、例えばマスタ２
６と関連される。スレーブは、それがレディのときに、
PCIバス３０上にＩＤを送出すると同時に、REL MASTER
をアクティブにさせる。次いで、PCI中央アービタ２２
はMASTER IDに関連されているSPLIT MASKレジスタ２３
内のSPLIT MASKビットのみをリセットし、これに一時的
に最高のアービトレーション優先順位を与える。これ
は、マスクしていないマスタがPCIバス３０の使用が許
可されるべき次の装置となり、これによって時宜を得た
方法で分割トランザクションを完了することを保証する
効果がある。データ・フェーズを完了する前に多数のマ
スタが解放されると、PCI中央アービタ２２は、解放さ
れたＩＤが発生し、かつ一つずつ各マスタにPCIバス３
０上の優先順位を与える順序について記録を取ってい
る。これは、予め定められたアルゴリズムに基づいて一
つずつSPLIT MASKビットをリセット可能にさせることに
よって最も容易に実行される。キューを抜け出した第１
のマスタがフレームを開始すると、次のマスタが直ちに
解放される。これは、次のマスタに現在のマスタのフレ
ーム中にトランザクションを完了させ、従ってPCIバス
３０の最も効率的な使用を達成する。
【００３３】図２の実施の形態例のように、本発明の他
のいくつかの実施の形態では、MASTER IDバスを使用し
ない。PCI中央アービタ２２は、現在、どのマスタがPCI
バス３０について許可されているのかを知っているの
で、MASK MASTER信号のアサートによりリトライが発生
すると、この現在マスタをマスクすることになる。更
に、MASTER IDは存在しないので、REL MASTER信号がア
クテイブにされると、マスクされていた全てのマスタ
は、解放され、かつ前にマスクされていなかった全ての
マスタに優越する優先順位が与えられる。一つのみのマ
スタがマスクされたときは、この方法はMASTER IDバス
を使用する他の実施の形態と同一の結果を達成する。し
かし、多数のマスタがマスクされたときは、メモリ・コ
ントローラ２０がマスタ２８用のデータを有していて
も、マスタ２６がPCIバス３０について許可され得るの
で、効率は低下し得る。この場合は、メモリ・コントロ
ーラ２０がMASK MASTERをアクティブにし、かつリトラ
イを実行することにより、マスタ２６を再マスクする。
結局、マスタ２８はPCIバス３０について許可され、そ
のトランザクションを完了して、通常のバス・アービト
レーションが発生する。
のいくつかの実施の形態では、MASTER IDバスを使用し
ない。PCI中央アービタ２２は、現在、どのマスタがPCI
バス３０について許可されているのかを知っているの
で、MASK MASTER信号のアサートによりリトライが発生
すると、この現在マスタをマスクすることになる。更
に、MASTER IDは存在しないので、REL MASTER信号がア
クテイブにされると、マスクされていた全てのマスタ
は、解放され、かつ前にマスクされていなかった全ての
マスタに優越する優先順位が与えられる。一つのみのマ
スタがマスクされたときは、この方法はMASTER IDバス
を使用する他の実施の形態と同一の結果を達成する。し
かし、多数のマスタがマスクされたときは、メモリ・コ
ントローラ２０がマスタ２８用のデータを有していて
も、マスタ２６がPCIバス３０について許可され得るの
で、効率は低下し得る。この場合は、メモリ・コントロ
ーラ２０がMASK MASTERをアクティブにし、かつリトラ
イを実行することにより、マスタ２６を再マスクする。
結局、マスタ２８はPCIバス３０について許可され、そ
のトランザクションを完了して、通常のバス・アービト
レーションが発生する。
【００３４】該他の実施の形態では、最近にアンマスク
されたマスタに対する優先順位の作成を異なる方法によ
り実行してもよく、その一方法が図３のステップ７４、
８０〜８４に関して既に簡単に説明されている。この実
施の形態例では、第２組のマスクTEMP MASKを使用して
全ての通常マスタを一時的に禁止する。REL MASTERを受
け取るクロック・サイクルにおいて、現在リセットされ
ているSPLIT MASKビットに対応するTEMP MASKビットを
セットする。次いで、現在セットされている全てのSPLI
T MASKビットはリセットされる。いくつかのマスタは一
時に解放されるが、このグループのマスタには前にマス
クされなかった全てのマスタに優越する優先順位が与え
られる。次いで、解放された優先マスタは通常の優先順
位に基づいてアービトレーションを行う。解放された各
マスタがバスに対する許可されると、そのビットが「一
次マスク」レジスタにセットされる。全てのマスタがSP
LIT MASKビットか、又はTEMP MASKビットかがセットさ
れると、TEMP MASKレジスタは自動的にリセットされ、
システムは通常のアービトレーションを再開する。
されたマスタに対する優先順位の作成を異なる方法によ
り実行してもよく、その一方法が図３のステップ７４、
８０〜８４に関して既に簡単に説明されている。この実
施の形態例では、第２組のマスクTEMP MASKを使用して
全ての通常マスタを一時的に禁止する。REL MASTERを受
け取るクロック・サイクルにおいて、現在リセットされ
ているSPLIT MASKビットに対応するTEMP MASKビットを
セットする。次いで、現在セットされている全てのSPLI
T MASKビットはリセットされる。いくつかのマスタは一
時に解放されるが、このグループのマスタには前にマス
クされなかった全てのマスタに優越する優先順位が与え
られる。次いで、解放された優先マスタは通常の優先順
位に基づいてアービトレーションを行う。解放された各
マスタがバスに対する許可されると、そのビットが「一
次マスク」レジスタにセットされる。全てのマスタがSP
LIT MASKビットか、又はTEMP MASKビットかがセットさ
れると、TEMP MASKレジスタは自動的にリセットされ、
システムは通常のアービトレーションを再開する。
【００３５】更に、図２の実施の形態はマルチ・プロセ
ッサ・バス１９とPCIバス３０との間でホスト・ブリッ
ジ２１を使用しており、このホスト・ブリッジ２１はそ
れぞれの通常の機能を実行する。この実施の形態では、
マルチ・プロセッサ バス１９にメモリ・コントローラ
２０が接続されている。
ッサ・バス１９とPCIバス３０との間でホスト・ブリッ
ジ２１を使用しており、このホスト・ブリッジ２１はそ
れぞれの通常の機能を実行する。この実施の形態では、
マルチ・プロセッサ バス１９にメモリ・コントローラ
２０が接続されている。
【００３６】PCIバスを使用することによって本発明を
説明したが、本発明はトランザクションを完了する前に
マスタを強制的にバスから切り離すバック・オフ／リト
ライ機能を有する他のバスにも適用可能である。
説明したが、本発明はトランザクションを完了する前に
マスタを強制的にバスから切り離すバック・オフ／リト
ライ機能を有する他のバスにも適用可能である。
【００３７】まとめとして、本発明の構成に関して以下
の項を開示する。
の項を開示する。
【００３８】（１）バスと、前記バスに接続された複数
のマスタであって、前記バスに対するアービトレーショ
ンを要求し、かつ前記バスについて許可されたときにト
ランザクションを開始するロジックを含む前記複数のマ
スタと、前記バスに接続された複数のスレーブであっ
て、そのスレーブのうちの少なくとも一つが前記トラン
ザクションを完了させるために該スレーブのレディを表
示するロジックを含む前記複数のスレーブと、前記トラ
ンザクションを要求していたスレーブが前記トランザク
ションを完了するためにレディでないきは、マスタに前
記バスを強制的に切り離すようにするロジック、及び前
記スレーブが前記トランザクションを完了するためにレ
ディになるまで、前記マスタが前記バスに対する再アー
ビトレーションを行うのを阻止するロジックを含むアー
ビタとを含むシステム。 （２）前記トランザクションを完了するように前記スレ
ーブのレディを表示する前記ロジックは、前記アービタ
に接続され、かつ第１の信号を発生する第１の出力であ
って、前記スレーブが要求マスタとのトランザクション
を完了するためにレディでないことを前記第１の信号が
表示する前記第１の出力と、前記アービタに接続され、
かつ第２の信号を発生する第２の出力であって、前記ス
レーブが要求マスタとのトランザクションを完了するた
めにレディでないことを前記第２の信号が表示する前記
第２の出力とを含む前記（２）に記載のシステム。 （３）前記アービタは、前記第１の信号に応答して要求
マスタを識別するマスク・インジケータをセットするマ
スクされたマスタ・レジスタと、前記マスクされたマス
タ・レジスタが前記要求マスタの前記マスク・インジケ
ータを含む限り、前記要求マスタが前記バスに対するア
ービトレーションを行うのを阻止、かつ前記マスクされ
たマスタ・レジスタが前記要求マスタの前記マスク・イ
ンジケータを含まないときは、前記マスタが前記バスに
対する再アービトレーションを許容するロジックと、前
記第２の信号の受け取りに応答して前記マスクされたマ
スタ・レジスタからの前記要求マスタのマスク・インジ
ケータをリセットさせるロジックとを含む前記（２）に
記載のシステム。 （４）更に、前記スレーブと前記アービトレーションを
行う手段との間に接続されたマスタ識別バスを含み、前
記スレーブは、前記マスタ識別バスに接続され、前記ア
ービトレーションを行う手段に対して前記要求マスタを
識別する信号を発生する第３の出力を含む前記（２）に
記載のシステム。 （５）前記バスは接続されたトランザクション・バスで
ある前記（１）に記載のシステム。 （６）前記前記接続されたトランザクション・バスはペ
リフェラル・コンポーネント・インタフェース(PCI)バ
スである前記（５）に記載のシステム。 （７）前記アービタは、前記マスタがバスに対する再ア
ービトレーションを行うのを許されたときに、前記バス
に対する再アービトレーションを行うのを阻止された前
記マスタに対して最高の優先順位を割り当てるロジック
を含む前記（１）に記載のシステム。 （８）前記アービタは、前記スレーブのうちの一つが前
記第２の信号を発生したときに、前記マスク・インジケ
ータをセットした全てのマスタ用のマスク・インジケー
タをまとめてリセットするロジックを含む前記（１）に
記載のシステム。 （９）前記アービタは、前記マスク・インジケータをリ
セットした前記各マスタに対応する一時インジケータを
セットする一時マスク レジスタと、前記各最高の優先
順位マスタがバスを勝ち取るまで、前記マスク・インジ
ケータをリセットしていた各マスタに対して、他の全て
のマスタより高いアービトレーション用の優先順位を一
時的に割り当てるロジックとを含み、各一時インジケー
タは対応する高い優先順位マスタがバスを勝ち取ること
によりリセットされる前記（８）に記載のシステム。 （１０）複数のマスタ及び少なくとも一つのスレーブを
接続するバス用のアービトレーション回路において、前
記バスを要求している前記複数のマスタ間でアービトレ
ーションを行い、前記アービトレーションに勝ったマス
タに対して前記バスを許可するアービタ・ロジックと、
トランザクションを完了することができない前記勝った
マスタにより、トランザクションが要求されているスレ
ーブに応答して前記勝ったマスタに前記バスを切り離す
ように強制させるロジックと、前記スレーブが前記トラ
ンザクションを完了することができない限り、前記要求
マスタが前記バスに対する再アービトレーションを行う
のを阻止するロジックとを含むアービトレーション回
路。 （１１）前記アービトレーション・ ロジックは前記複
数のマスタからのアービトレーション要求を受け取る入
力を含む前記（１０）に記載のアービトレーション回
路。 （１２）前記強制させるロジックは、トランザクション
を要求しているスレーブから前記第１の信号を受け取る
入力を含み、前記スレーブが要求マスタと前記第１の信
号に応答してセットする前記要求マスタのインジケータ
をセットするマスクされたマスタ・レジスタとのトラン
ザクションを完了するためにレディでないことを表示す
る前記（１０）に記載のアービトレーション回路。 （１３）前記阻止するロジックは、前記マスクされたマ
スタ・レジスタに接続され、かつ前記スレーブから第２
の信号を受け取る入力を含み、前記スレーブが前記要求
マスタとのトランザクションを完了するためにレディで
あることを表示し、前記マスクされたマスタ・レジスタ
は前記第２の信号の受信に応答して前記要求マスタのイ
ンジケータをリセットする前記（１０）に記載のアービ
トレーション回路。 （１４）前記マスクされたマスタ・レジスタは前記要求
マスタの識別子を含み、かつ前記阻止するロジックは、
前記マスクされたマスタ・レジスタが前記要求マスタの
インジケータを含まないときに、前記要求マスタが前記
バスに対する再アービトレーションを許容するロジック
を含む前記（１２）に記載のアービトレーション回路。 （１５）更に、前記スレーブからマスタ識別バスを介し
てマスタ識別バスを受け取るマスタ識別バス入力を含む
前記（１４）に記載のアービトレーション回路。 （１６）バスに対するアービトレーション方法におい
て、マスタがアービタを勝ったときは、前記バスに対す
るアービトレーションを行うマスタに前記バスを許すス
テップと、前記マスタにより、前記バスを介するスレー
ブとのトランザクションのために要求を前記バス上にア
サートするステップと、前記スレーブにより、該スレー
ブが前記トランザクションを完了するためにレディでな
いことを表示する第１の信号をアサートし、かつリトラ
イするステップと、前記スレーブが前記トランザクショ
ンを完了するためにレディでないとする前記第１の信号
を前記スレーブがアサートするときは、前記マスタが前
記バスに対する再アービトレーションを行うのを阻止
し、かつ他のマスタが前記バスに対するアービトレーシ
ョンを許容するステップと、前記スレーブにより、該ス
レーブが前記トランザクションを完了するためにレディ
であるときは、該スレーブが前記トランザクションを完
了するためにレディであることを表示する第２の信号を
アサートするステップと、前記スレーブが前記第２の信
号をアサートするときは、前記マスタが前記バスに対す
る再アービトレーションを行うのを許し、かつ前記マス
タが前記アービトレーションに勝ったときは前記マスタ
に前記バスを許可するステップとを含む方法。 （１７）前記第１の信号はマスタのマスク信号を含み、
かつ前記マスタが再アービトレーションを行うのを阻止
する前記ステップは、前記バスに対するアービトレーシ
ョンが阻止されているマスタを識別するマスク・インジ
ケータをセットするステップを含む前記（１６）に記載
の方法。 （１８）前記第２の信号はマスク解放信号を含み、かつ
前記マスタに再アービトレーションを許容する前記ステ
ップは、前記マスク・インジケータをリセットするステ
ップを含む前記（１７）に記載の方法。 （１９）更に、前記第１及び第２の信号に従って前記マ
スク・インジケータをセット及びリセットする中央アー
ビタ回路におけるマスタ・レジスタに、前記バスに接続
された前記各マスタに対するマスク・インジケータを記
憶するステップを含む前記（１８）に記載の方法。 （２０）前記バスは接続トランザクション・バスである
前記（１９）に記載の方法。 （２１）前記接続トランザクション・バスは、ペリフェ
ラル・コンポーネント・インタフェース(PCI)である前
記（２０）に記載の方法。 （２２）更に、前記マスクにおけるマスタ・レジスタ
に、前記バスに接続された前記各マスタ用のマスク・イ
ンジケータを記憶するステップを含み、前記マスタは前
記バスに対する分散アービタを実行し、前記マスク・イ
ンジケータは前記第１及び第２の信号に従って前記マス
タ・レジスタ内でセット及びリセットされる前記（１
８）に記載の方法。 （２３）前記第１及び第２の信号は、更に、前記トラン
ザクションに対する要求をアサートした特定のマスタを
表すマスタ識別信号を含む前記（１７）に記載の方法。 （２４）更に、前記マスタが前記バスに対する再アービ
トレーションを許容するときは、前記バスに対する再ア
ービトレーションを行うのが阻止されていたマスタに最
高の優先順位を割り当てるステップを含む前記（２３）
に記載のアービトレーション回路。 （２５）前記割り当てるステップは、前記スレーブが前
記第２の信号をアサートするときに、前記マスタ識別信
号により識別された前記マスタのマスク・インジケータ
をリセットするステップを含む前記（２４）に記載の方
法。 （２６）更に、複数のスレーブが異なる複数のマスタか
らの要求に関連した第２の信号をアサートするステップ
と、前記第２の信号をアサートするために前記第２の信
号により識別されたこれらマスタに対する再アービトレ
ーションのための最高の優先順位を割り当てるステップ
とを含む前記（２５）に記載の方法。 （２７）更に、前記マスタが前記バスに対する再アービ
トレーションについて許容されるときは、前記バスに対
する再アービトレーションが阻止されていたマスタに最
高の優先順位を割り当てるステップを含む前記（１６）
に記載の方法。 （２８）複数のマスタ及び複数のスレーブが前記バスに
接続され、更に、個々のマスタに係わるトランザクショ
ン用の第１の信号のアサートに従って、個別的なマスタ
用のマスク・インジケータを個別的にセットする中央ア
ービタ回路内のマスタ・レジスタに、前記バスに接続さ
れた前記複数の各マスタ用のマスク・インジケータを記
憶するステップと、いずれかのスレーブが前記第２の信
号をアサートするときは、前記マスク・インジケータを
セットした全てのマスタ用の前記マスク・インジケータ
をまとめてリセットするステップとを含む前記（１７）
に記載の方法。 （２９）更に、前記マスク・インジケータをリセットし
た前記マスタのリストを記憶するステップと、前記マス
ク・インジケータをリセットした各マスタに、他の全て
のマスタに優先する優先順位を割り当てるステップと、
優先順位が割り付けられたマスタの間でアービトレーシ
ョンを行うステップと、勝ったマスタに前記バスを許可
するステップと、優先順位が割り付けられた各マスタが
バスを許可された後、全てのマスタの間でアービトレー
ションを再開させるステップとを含む前記（２８）に記
載の方法。 （３０）バスを介してデータを転送する方法において、
マスタがアービトレーションに勝ったときに、前記バス
に対してアービトレーションを行う前記マスタにバスを
許可するステップと、前記マスタにより、スレーブから
前記バスを介してデータを転送するために前記バス上に
要求をアサートするステップと、前記スレーブにより、
該スレーブが前記トランザクションを完了するためにレ
ディでないことを表示する第１の信号をアサートし、か
つ前記マスタをリトライするステップと、前記スレーブ
が前記トランザクションを完了するためにレディでない
とする前記第１の信号を前記スレーブがアサートすると
きは、前記マスタが前記バスに対する再アービトレーシ
ョンを阻止して、他のマスタが前記バスに対するアービ
トレーションを許容するステップと、前記スレーブによ
り、該スレーブが前記トランザクションを完了するため
にレディであるときは、前記トランザクションを完了す
るためにレディであることを表示する第２の信号をアサ
ートするステップと、前記マスタが前記バスに対する再
アービトレーションを許容し、かつ前記マスタがアービ
トレーションに勝ったときは、前記マスタに前記バスに
ついて許可すステップと、前記マスタにより、前記スレ
ーブから前記バスを介してデータを転送するように前記
バス上に要求を再アサートするステップと、前記スレー
ブから前記バスを介して前記マスタへ要求されたデータ
を送出するステップとを含む方法。 （３１）前記第１の信号はマスタのマスク信号を含み、
かつ前記マスタが再アービトレーションを行うのを阻止
する前記ステップは、前記バスに対するアービトレーシ
ョンが阻止されているマスタを識別するマスク・インジ
ケータをセットするステップを含む前記（３０）に記載
の方法。 （３２）前記第２の信号はマスク解放信号を含み、かつ
前記マスタが前記バスに対する再アービトレーションを
許容する前記ステップは、前記マスク・インジケータを
リセットするステップを含む前記（３１）に記載の方
法。 （３３）更に、前記第１及び第２の信号に従って前記マ
スク・インジケータをセット及びリセットする中央アー
ビタ回路におけるマスタ・レジスタに、前記バスに接続
された前記各マスタについてのマスク・インジケータを
記憶するステップを含む前記（３２）に記載の方法。 （３４）前記バスは接続トランザクション・バスである
前記（３３）に記載の方法。 （３５）前記接続トランザクション・バスは、ペリフェ
ラル・コンポーネント・インタフェース(PCI)である前
記（３４）に記載の方法。 （３６）更に、前記マスクにおけるマスタ・レジスタ
に、前記バスに接続された前記各マスタについてのマス
ク・インジケータを記憶するステップを含み、前記マス
タは前記バスに対する分散アービタを実行するものであ
って、前記マスク・インジケータは前記第１及び第２の
信号に従って前記マスタ・レジスタ内でセット及びリセ
ットされる前記（３５）に記載の方法。 （３７）前記第１及び第２の信号は、更に、前記トラン
ザクションに対する要求をアサートした特定のマスタを
表すマスタ識別信号を含む前記（３１）に記載の方法。 （３８）更に、前記マスタが前記バスに対する再アービ
トレーションを許容するときは、再アービトレーション
が阻止された前記マスタに最高の優先順位を割り当てる
ステップを含む前記（３７）に記載の方法。 （３９）前記割り当てるステップは、前記スレーブが前
記第２の信号をアサートするときに、前記マスタ識別信
号により識別された前記マスタのマスク・インジケータ
をリセットするステップを含む前記（３８）に記載の方
法。 （４０）更に、複数のスレーブが異なる複数のマスタか
らの要求に関連した第２の信号をアサートするステップ
と、前記第２の信号をアサートするために前記第２の信
号において識別されたこれらマスタに対して再アービト
レーションを行うために最高の優先順位を割り当てるス
テップとを含む前記（３９）に記載の方法。 （４１）更に、前記マスタが前記バスに対する再アービ
トレーションを許容するときは、前記バスに対する再ア
ービトレーションが阻止されていたマスタに最高の優先
順位を割り当てるステップを含む前記（３０）に記載の
方法。 （４２）複数のマスタ及び複数のスレーブが前記バスに
接続され、更に、個々のマスタに係わるトランザクショ
ンのために前記第１の信号のアサートに従って、個々の
各マスタに対するマスク・インジケータを個別的にセッ
トさせる中央アービタ回路内のマスタ・レジスタに、前
記バスに接続された前記各マスタ用のマスク・インジケ
ータを記憶するステップと、いずれかの前記スレーブが
前記第２の信号をアサートするときは、常に、前記マス
ク・インジケータをセットした全てのマスタ用の前記マ
スク・インジケータをまとめてリセットさせるステップ
とを含む前記（３１）に記載の方法。 （４３）更に、前記マスク・インジケータをリセットし
た前記マスタのリストを記憶するステップと、前記マス
ク・インジケータがリセットされていた各マスタに、他
の全てのマスタに優越する優先順位を割り当てるステッ
プと、優先順位が割り付けられていたマスタの間でアー
ビトレーションを行うステップと、勝ったマスタに前記
バスを許可するステップと、優先順位が割り付けられた
各マスタに前記バスが許可された後に、全てのマスタの
間でアービトレーションを再開させるステップとを含む
前記（４２）に記載の方法。 （４４）バスを要求している複数のマスタの間でアービ
トレーションを行い、かつ前記マスタのうちの一つに前
記バスを許可するステップであって、前記マスタがスレ
ーブとのトランザクションを要求しているステップと、
前記スレーブが前記トランザクションを完了するために
レディでないときは、前記マスタをリトライさせるステ
ップと、前記スレーブが前記トランザクションを完了す
るためにレディとなるまで、前記マスタが前記バスに対
する再アービトレーションを阻止するステップと、前記
スレーブが前記トランザクションを完了するためにレデ
ィであるときは、前記マスタが前記バスに対する再アー
ビトレーションを許容するステップとを含む前記（４
４）に記載の方法。
のマスタであって、前記バスに対するアービトレーショ
ンを要求し、かつ前記バスについて許可されたときにト
ランザクションを開始するロジックを含む前記複数のマ
スタと、前記バスに接続された複数のスレーブであっ
て、そのスレーブのうちの少なくとも一つが前記トラン
ザクションを完了させるために該スレーブのレディを表
示するロジックを含む前記複数のスレーブと、前記トラ
ンザクションを要求していたスレーブが前記トランザク
ションを完了するためにレディでないきは、マスタに前
記バスを強制的に切り離すようにするロジック、及び前
記スレーブが前記トランザクションを完了するためにレ
ディになるまで、前記マスタが前記バスに対する再アー
ビトレーションを行うのを阻止するロジックを含むアー
ビタとを含むシステム。 （２）前記トランザクションを完了するように前記スレ
ーブのレディを表示する前記ロジックは、前記アービタ
に接続され、かつ第１の信号を発生する第１の出力であ
って、前記スレーブが要求マスタとのトランザクション
を完了するためにレディでないことを前記第１の信号が
表示する前記第１の出力と、前記アービタに接続され、
かつ第２の信号を発生する第２の出力であって、前記ス
レーブが要求マスタとのトランザクションを完了するた
めにレディでないことを前記第２の信号が表示する前記
第２の出力とを含む前記（２）に記載のシステム。 （３）前記アービタは、前記第１の信号に応答して要求
マスタを識別するマスク・インジケータをセットするマ
スクされたマスタ・レジスタと、前記マスクされたマス
タ・レジスタが前記要求マスタの前記マスク・インジケ
ータを含む限り、前記要求マスタが前記バスに対するア
ービトレーションを行うのを阻止、かつ前記マスクされ
たマスタ・レジスタが前記要求マスタの前記マスク・イ
ンジケータを含まないときは、前記マスタが前記バスに
対する再アービトレーションを許容するロジックと、前
記第２の信号の受け取りに応答して前記マスクされたマ
スタ・レジスタからの前記要求マスタのマスク・インジ
ケータをリセットさせるロジックとを含む前記（２）に
記載のシステム。 （４）更に、前記スレーブと前記アービトレーションを
行う手段との間に接続されたマスタ識別バスを含み、前
記スレーブは、前記マスタ識別バスに接続され、前記ア
ービトレーションを行う手段に対して前記要求マスタを
識別する信号を発生する第３の出力を含む前記（２）に
記載のシステム。 （５）前記バスは接続されたトランザクション・バスで
ある前記（１）に記載のシステム。 （６）前記前記接続されたトランザクション・バスはペ
リフェラル・コンポーネント・インタフェース(PCI)バ
スである前記（５）に記載のシステム。 （７）前記アービタは、前記マスタがバスに対する再ア
ービトレーションを行うのを許されたときに、前記バス
に対する再アービトレーションを行うのを阻止された前
記マスタに対して最高の優先順位を割り当てるロジック
を含む前記（１）に記載のシステム。 （８）前記アービタは、前記スレーブのうちの一つが前
記第２の信号を発生したときに、前記マスク・インジケ
ータをセットした全てのマスタ用のマスク・インジケー
タをまとめてリセットするロジックを含む前記（１）に
記載のシステム。 （９）前記アービタは、前記マスク・インジケータをリ
セットした前記各マスタに対応する一時インジケータを
セットする一時マスク レジスタと、前記各最高の優先
順位マスタがバスを勝ち取るまで、前記マスク・インジ
ケータをリセットしていた各マスタに対して、他の全て
のマスタより高いアービトレーション用の優先順位を一
時的に割り当てるロジックとを含み、各一時インジケー
タは対応する高い優先順位マスタがバスを勝ち取ること
によりリセットされる前記（８）に記載のシステム。 （１０）複数のマスタ及び少なくとも一つのスレーブを
接続するバス用のアービトレーション回路において、前
記バスを要求している前記複数のマスタ間でアービトレ
ーションを行い、前記アービトレーションに勝ったマス
タに対して前記バスを許可するアービタ・ロジックと、
トランザクションを完了することができない前記勝った
マスタにより、トランザクションが要求されているスレ
ーブに応答して前記勝ったマスタに前記バスを切り離す
ように強制させるロジックと、前記スレーブが前記トラ
ンザクションを完了することができない限り、前記要求
マスタが前記バスに対する再アービトレーションを行う
のを阻止するロジックとを含むアービトレーション回
路。 （１１）前記アービトレーション・ ロジックは前記複
数のマスタからのアービトレーション要求を受け取る入
力を含む前記（１０）に記載のアービトレーション回
路。 （１２）前記強制させるロジックは、トランザクション
を要求しているスレーブから前記第１の信号を受け取る
入力を含み、前記スレーブが要求マスタと前記第１の信
号に応答してセットする前記要求マスタのインジケータ
をセットするマスクされたマスタ・レジスタとのトラン
ザクションを完了するためにレディでないことを表示す
る前記（１０）に記載のアービトレーション回路。 （１３）前記阻止するロジックは、前記マスクされたマ
スタ・レジスタに接続され、かつ前記スレーブから第２
の信号を受け取る入力を含み、前記スレーブが前記要求
マスタとのトランザクションを完了するためにレディで
あることを表示し、前記マスクされたマスタ・レジスタ
は前記第２の信号の受信に応答して前記要求マスタのイ
ンジケータをリセットする前記（１０）に記載のアービ
トレーション回路。 （１４）前記マスクされたマスタ・レジスタは前記要求
マスタの識別子を含み、かつ前記阻止するロジックは、
前記マスクされたマスタ・レジスタが前記要求マスタの
インジケータを含まないときに、前記要求マスタが前記
バスに対する再アービトレーションを許容するロジック
を含む前記（１２）に記載のアービトレーション回路。 （１５）更に、前記スレーブからマスタ識別バスを介し
てマスタ識別バスを受け取るマスタ識別バス入力を含む
前記（１４）に記載のアービトレーション回路。 （１６）バスに対するアービトレーション方法におい
て、マスタがアービタを勝ったときは、前記バスに対す
るアービトレーションを行うマスタに前記バスを許すス
テップと、前記マスタにより、前記バスを介するスレー
ブとのトランザクションのために要求を前記バス上にア
サートするステップと、前記スレーブにより、該スレー
ブが前記トランザクションを完了するためにレディでな
いことを表示する第１の信号をアサートし、かつリトラ
イするステップと、前記スレーブが前記トランザクショ
ンを完了するためにレディでないとする前記第１の信号
を前記スレーブがアサートするときは、前記マスタが前
記バスに対する再アービトレーションを行うのを阻止
し、かつ他のマスタが前記バスに対するアービトレーシ
ョンを許容するステップと、前記スレーブにより、該ス
レーブが前記トランザクションを完了するためにレディ
であるときは、該スレーブが前記トランザクションを完
了するためにレディであることを表示する第２の信号を
アサートするステップと、前記スレーブが前記第２の信
号をアサートするときは、前記マスタが前記バスに対す
る再アービトレーションを行うのを許し、かつ前記マス
タが前記アービトレーションに勝ったときは前記マスタ
に前記バスを許可するステップとを含む方法。 （１７）前記第１の信号はマスタのマスク信号を含み、
かつ前記マスタが再アービトレーションを行うのを阻止
する前記ステップは、前記バスに対するアービトレーシ
ョンが阻止されているマスタを識別するマスク・インジ
ケータをセットするステップを含む前記（１６）に記載
の方法。 （１８）前記第２の信号はマスク解放信号を含み、かつ
前記マスタに再アービトレーションを許容する前記ステ
ップは、前記マスク・インジケータをリセットするステ
ップを含む前記（１７）に記載の方法。 （１９）更に、前記第１及び第２の信号に従って前記マ
スク・インジケータをセット及びリセットする中央アー
ビタ回路におけるマスタ・レジスタに、前記バスに接続
された前記各マスタに対するマスク・インジケータを記
憶するステップを含む前記（１８）に記載の方法。 （２０）前記バスは接続トランザクション・バスである
前記（１９）に記載の方法。 （２１）前記接続トランザクション・バスは、ペリフェ
ラル・コンポーネント・インタフェース(PCI)である前
記（２０）に記載の方法。 （２２）更に、前記マスクにおけるマスタ・レジスタ
に、前記バスに接続された前記各マスタ用のマスク・イ
ンジケータを記憶するステップを含み、前記マスタは前
記バスに対する分散アービタを実行し、前記マスク・イ
ンジケータは前記第１及び第２の信号に従って前記マス
タ・レジスタ内でセット及びリセットされる前記（１
８）に記載の方法。 （２３）前記第１及び第２の信号は、更に、前記トラン
ザクションに対する要求をアサートした特定のマスタを
表すマスタ識別信号を含む前記（１７）に記載の方法。 （２４）更に、前記マスタが前記バスに対する再アービ
トレーションを許容するときは、前記バスに対する再ア
ービトレーションを行うのが阻止されていたマスタに最
高の優先順位を割り当てるステップを含む前記（２３）
に記載のアービトレーション回路。 （２５）前記割り当てるステップは、前記スレーブが前
記第２の信号をアサートするときに、前記マスタ識別信
号により識別された前記マスタのマスク・インジケータ
をリセットするステップを含む前記（２４）に記載の方
法。 （２６）更に、複数のスレーブが異なる複数のマスタか
らの要求に関連した第２の信号をアサートするステップ
と、前記第２の信号をアサートするために前記第２の信
号により識別されたこれらマスタに対する再アービトレ
ーションのための最高の優先順位を割り当てるステップ
とを含む前記（２５）に記載の方法。 （２７）更に、前記マスタが前記バスに対する再アービ
トレーションについて許容されるときは、前記バスに対
する再アービトレーションが阻止されていたマスタに最
高の優先順位を割り当てるステップを含む前記（１６）
に記載の方法。 （２８）複数のマスタ及び複数のスレーブが前記バスに
接続され、更に、個々のマスタに係わるトランザクショ
ン用の第１の信号のアサートに従って、個別的なマスタ
用のマスク・インジケータを個別的にセットする中央ア
ービタ回路内のマスタ・レジスタに、前記バスに接続さ
れた前記複数の各マスタ用のマスク・インジケータを記
憶するステップと、いずれかのスレーブが前記第２の信
号をアサートするときは、前記マスク・インジケータを
セットした全てのマスタ用の前記マスク・インジケータ
をまとめてリセットするステップとを含む前記（１７）
に記載の方法。 （２９）更に、前記マスク・インジケータをリセットし
た前記マスタのリストを記憶するステップと、前記マス
ク・インジケータをリセットした各マスタに、他の全て
のマスタに優先する優先順位を割り当てるステップと、
優先順位が割り付けられたマスタの間でアービトレーシ
ョンを行うステップと、勝ったマスタに前記バスを許可
するステップと、優先順位が割り付けられた各マスタが
バスを許可された後、全てのマスタの間でアービトレー
ションを再開させるステップとを含む前記（２８）に記
載の方法。 （３０）バスを介してデータを転送する方法において、
マスタがアービトレーションに勝ったときに、前記バス
に対してアービトレーションを行う前記マスタにバスを
許可するステップと、前記マスタにより、スレーブから
前記バスを介してデータを転送するために前記バス上に
要求をアサートするステップと、前記スレーブにより、
該スレーブが前記トランザクションを完了するためにレ
ディでないことを表示する第１の信号をアサートし、か
つ前記マスタをリトライするステップと、前記スレーブ
が前記トランザクションを完了するためにレディでない
とする前記第１の信号を前記スレーブがアサートすると
きは、前記マスタが前記バスに対する再アービトレーシ
ョンを阻止して、他のマスタが前記バスに対するアービ
トレーションを許容するステップと、前記スレーブによ
り、該スレーブが前記トランザクションを完了するため
にレディであるときは、前記トランザクションを完了す
るためにレディであることを表示する第２の信号をアサ
ートするステップと、前記マスタが前記バスに対する再
アービトレーションを許容し、かつ前記マスタがアービ
トレーションに勝ったときは、前記マスタに前記バスに
ついて許可すステップと、前記マスタにより、前記スレ
ーブから前記バスを介してデータを転送するように前記
バス上に要求を再アサートするステップと、前記スレー
ブから前記バスを介して前記マスタへ要求されたデータ
を送出するステップとを含む方法。 （３１）前記第１の信号はマスタのマスク信号を含み、
かつ前記マスタが再アービトレーションを行うのを阻止
する前記ステップは、前記バスに対するアービトレーシ
ョンが阻止されているマスタを識別するマスク・インジ
ケータをセットするステップを含む前記（３０）に記載
の方法。 （３２）前記第２の信号はマスク解放信号を含み、かつ
前記マスタが前記バスに対する再アービトレーションを
許容する前記ステップは、前記マスク・インジケータを
リセットするステップを含む前記（３１）に記載の方
法。 （３３）更に、前記第１及び第２の信号に従って前記マ
スク・インジケータをセット及びリセットする中央アー
ビタ回路におけるマスタ・レジスタに、前記バスに接続
された前記各マスタについてのマスク・インジケータを
記憶するステップを含む前記（３２）に記載の方法。 （３４）前記バスは接続トランザクション・バスである
前記（３３）に記載の方法。 （３５）前記接続トランザクション・バスは、ペリフェ
ラル・コンポーネント・インタフェース(PCI)である前
記（３４）に記載の方法。 （３６）更に、前記マスクにおけるマスタ・レジスタ
に、前記バスに接続された前記各マスタについてのマス
ク・インジケータを記憶するステップを含み、前記マス
タは前記バスに対する分散アービタを実行するものであ
って、前記マスク・インジケータは前記第１及び第２の
信号に従って前記マスタ・レジスタ内でセット及びリセ
ットされる前記（３５）に記載の方法。 （３７）前記第１及び第２の信号は、更に、前記トラン
ザクションに対する要求をアサートした特定のマスタを
表すマスタ識別信号を含む前記（３１）に記載の方法。 （３８）更に、前記マスタが前記バスに対する再アービ
トレーションを許容するときは、再アービトレーション
が阻止された前記マスタに最高の優先順位を割り当てる
ステップを含む前記（３７）に記載の方法。 （３９）前記割り当てるステップは、前記スレーブが前
記第２の信号をアサートするときに、前記マスタ識別信
号により識別された前記マスタのマスク・インジケータ
をリセットするステップを含む前記（３８）に記載の方
法。 （４０）更に、複数のスレーブが異なる複数のマスタか
らの要求に関連した第２の信号をアサートするステップ
と、前記第２の信号をアサートするために前記第２の信
号において識別されたこれらマスタに対して再アービト
レーションを行うために最高の優先順位を割り当てるス
テップとを含む前記（３９）に記載の方法。 （４１）更に、前記マスタが前記バスに対する再アービ
トレーションを許容するときは、前記バスに対する再ア
ービトレーションが阻止されていたマスタに最高の優先
順位を割り当てるステップを含む前記（３０）に記載の
方法。 （４２）複数のマスタ及び複数のスレーブが前記バスに
接続され、更に、個々のマスタに係わるトランザクショ
ンのために前記第１の信号のアサートに従って、個々の
各マスタに対するマスク・インジケータを個別的にセッ
トさせる中央アービタ回路内のマスタ・レジスタに、前
記バスに接続された前記各マスタ用のマスク・インジケ
ータを記憶するステップと、いずれかの前記スレーブが
前記第２の信号をアサートするときは、常に、前記マス
ク・インジケータをセットした全てのマスタ用の前記マ
スク・インジケータをまとめてリセットさせるステップ
とを含む前記（３１）に記載の方法。 （４３）更に、前記マスク・インジケータをリセットし
た前記マスタのリストを記憶するステップと、前記マス
ク・インジケータがリセットされていた各マスタに、他
の全てのマスタに優越する優先順位を割り当てるステッ
プと、優先順位が割り付けられていたマスタの間でアー
ビトレーションを行うステップと、勝ったマスタに前記
バスを許可するステップと、優先順位が割り付けられた
各マスタに前記バスが許可された後に、全てのマスタの
間でアービトレーションを再開させるステップとを含む
前記（４２）に記載の方法。 （４４）バスを要求している複数のマスタの間でアービ
トレーションを行い、かつ前記マスタのうちの一つに前
記バスを許可するステップであって、前記マスタがスレ
ーブとのトランザクションを要求しているステップと、
前記スレーブが前記トランザクションを完了するために
レディでないときは、前記マスタをリトライさせるステ
ップと、前記スレーブが前記トランザクションを完了す
るためにレディとなるまで、前記マスタが前記バスに対
する再アービトレーションを阻止するステップと、前記
スレーブが前記トランザクションを完了するためにレデ
ィであるときは、前記マスタが前記バスに対する再アー
ビトレーションを許容するステップとを含む前記（４
４）に記載の方法。
【図１】本発明のアービトレーション機構及び方法を使
用し、かつ中央アービタ装置を含むシステムを示すブロ
ック図である。
用し、かつ中央アービタ装置を含むシステムを示すブロ
ック図である。
【図２】「MASTER IDバス」を使用していない一実施の
形態を示すことを除き、図１と同一のブロック図であ
る。
形態を示すことを除き、図１と同一のブロック図であ
る。
【図３】本発明のアービトレーション方法による一実施
の形態例を示すフローチャートである。
の形態例を示すフローチャートである。
１０、２０ クラスタ １６、１８ CPU １９ マルチ・プロセッサ・バス ２０ メモリ・コントローラ ２１ ホスト・ブリッジ ２２ PCI中央アービタ ２３ SPLIT MASKレジスタ ２６、２８ マスタ ３０ PCIバス
フロントページの続き (72)発明者 チャールズ・イー・クールマン アメリカ合衆国27596、ノースカロライナ 州、ヤングスビル、イースト・フレミン グ・ファーム・ドライブ 137 (72)発明者 テレンス・ジェイ・ローマン アメリカ合衆国33433、フロリダ州、ボ カ・ラトン、マーテラ・アベニュー 22011 (72)発明者 ネイル・ダブリュー・ソンガー アメリカ合衆国95129、カリフォルニア州、 サン・ホゼ、ノーウォーク・ドライブ ア パートメント・ナンバーダブリュー 1064281 (72)発明者 ロナルド・イー・バリー アメリカ合衆国29169、サウスカロライナ 州、ウエスト・コロンビア、ホーリー・リ ッジ・レイン 217
Claims (44)
- 【請求項１】バスと、 前記バスに接続された複数のマスタであって、前記バス
に対するアービトレーションを要求し、かつ前記バスに
ついて許可されたときにトランザクションを開始するロ
ジックを含む前記複数のマスタと、 前記バスに接続された複数のスレーブであって、そのス
レーブのうちの少なくとも一つが前記トランザクション
を完了させるために該スレーブのレディを表示するロジ
ックを含む前記複数のスレーブと、 前記トランザクションを要求していたスレーブが前記ト
ランザクションを完了するためにレディでないきは、マ
スタに前記バスを強制的に切り離すようにするロジッ
ク、及び前記スレーブが前記トランザクションを完了す
るためにレディになるまで、前記マスタが前記バスに対
する再アービトレーションを行うのを阻止するロジック
を含むアービタとを含むシステム。 - 【請求項２】前記トランザクションを完了するように前
記スレーブのレディを表示する前記ロジックは、前記ア
ービタに接続され、かつ第１の信号を発生する第１の出
力であって、前記スレーブが要求マスタとのトランザク
ションを完了するためにレディでないことを前記第１の
信号が表示する前記第１の出力と、 前記アービタに接続され、かつ第２の信号を発生する第
２の出力であって、前記スレーブが要求マスタとのトラ
ンザクションを完了するためにレディでないことを前記
第２の信号が表示する前記第２の出力とを含む請求項２
記載のシステム。 - 【請求項３】前記アービタは、 前記第１の信号に応答して要求マスタを識別するマスク
・インジケータをセットするマスクされたマスタ・レジ
スタと、 前記マスクされたマスタ・レジスタが前記要求マスタの
前記マスク・インジケータを含む限り、前記要求マスタ
が前記バスに対するアービトレーションを行うのを阻
止、かつ前記マスクされたマスタ・レジスタが前記要求
マスタの前記マスク・インジケータを含まないときは、
前記マスタが前記バスに対する再アービトレーションを
許容するロジックと、 前記第２の信号の受け取りに応答して前記マスクされた
マスタ・レジスタからの前記要求マスタのマスク・イン
ジケータをリセットさせるロジックとを含む請求項２記
載のシステム。 - 【請求項４】更に、前記スレーブと前記アービトレーシ
ョンを行う手段との間に接続されたマスタ識別バスを含
み、前記スレーブは、前記マスタ識別バスに接続され、
前記アービトレーションを行う手段に対して前記要求マ
スタを識別する信号を発生する第３の出力を含む請求項
２記載のシステム。 - 【請求項５】前記バスは接続されたトランザクション・
バスである請求項１記載のシステム。 - 【請求項６】前記前記接続されたトランザクション・バ
スはペリフェラル・コンポーネント・インタフェース(P
CI)バスである請求項５記載のシステム。 - 【請求項７】前記アービタは、前記マスタがバスに対す
る再アービトレーションを行うのを許されたときに、前
記バスに対する再アービトレーションを行うのを阻止さ
れた前記マスタに対して最高の優先順位を割り当てるロ
ジックを含む請求項１記載のシステム。 - 【請求項８】前記アービタは、前記スレーブのうちの一
つが前記第２の信号を発生したときに、前記マスク・イ
ンジケータをセットした全てのマスタ用のマスク・イン
ジケータをまとめてリセットするロジックを含む請求項
１記載のシステム。 - 【請求項９】前記アービタは、前記マスク・インジケー
タをリセットした前記各マスタに対応する一時インジケ
ータをセットする一時マスク レジスタと、 前記各最高の優先順位マスタがバスを勝ち取るまで、前
記マスク・インジケータをリセットしていた各マスタに
対して、他の全てのマスタより高いアービトレーション
用の優先順位を一時的に割り当てるロジックとを含み、
各一時インジケータは対応する高い優先順位マスタがバ
スを勝ち取ることによりリセットされる請求項８記載の
システム。 - 【請求項１０】複数のマスタ及び少なくとも一つのスレ
ーブを接続するバス用のアービトレーション回路におい
て、 前記バスを要求している前記複数のマスタ間でアービト
レーションを行い、前記アービトレーションに勝ったマ
スタに対して前記バスを許可するアービタ・ロジック
と、 トランザクションを完了することができない前記勝った
マスタにより、トランザクションが要求されているスレ
ーブに応答して前記勝ったマスタに前記バスを切り離す
ように強制させるロジックと、 前記スレーブが前記トランザクションを完了することが
できない限り、前記要求マスタが前記バスに対する再ア
ービトレーションを行うのを阻止するロジックとを含む
アービトレーション回路。 - 【請求項１１】前記アービトレーション・ ロジックは
前記複数のマスタからのアービトレーション要求を受け
取る入力を含む請求項１０記載のアービトレーション回
路。 - 【請求項１２】前記強制させるロジックは、トランザク
ションを要求しているスレーブから前記第１の信号を受
け取る入力を含み、前記スレーブが要求マスタと前記第
１の信号に応答してセットする前記要求マスタのインジ
ケータをセットするマスクされたマスタ・レジスタとの
トランザクションを完了するためにレディでないことを
表示する請求項１０記載のアービトレーション回路。 - 【請求項１３】前記阻止するロジックは、前記マスクさ
れたマスタ・レジスタに接続され、かつ前記スレーブか
ら第２の信号を受け取る入力を含み、前記スレーブが前
記要求マスタとのトランザクションを完了するためにレ
ディであることを表示し、前記マスクされたマスタ・レ
ジスタは前記第２の信号の受信に応答して前記要求マス
タのインジケータをリセットする請求項１０記載のアー
ビトレーション回路。 - 【請求項１４】前記マスクされたマスタ・レジスタは前
記要求マスタの識別子を含み、かつ前記阻止するロジッ
クは、前記マスクされたマスタ・レジスタが前記要求マ
スタのインジケータを含まないときに、前記要求マスタ
が前記バスに対する再アービトレーションを許容するロ
ジックを含む請求項１２記載のアービトレーション回
路。 - 【請求項１５】更に、前記スレーブからマスタ識別バス
を介してマスタ識別バスを受け取るマスタ識別バス入力
を含む請求項１４記載のアービトレーション回路。 - 【請求項１６】バスに対するアービトレーション方法に
おいて、 マスタがアービタを勝ったときは、前記バスに対するア
ービトレーションを行うマスタに前記バスを許すステッ
プと、 前記マスタにより、前記バスを介するスレーブとのトラ
ンザクションのために要求を前記バス上にアサートする
ステップと、 前記スレーブにより、該スレーブが前記トランザクショ
ンを完了するためにレディでないことを表示する第１の
信号をアサートし、かつリトライするステップと、 前記スレーブが前記トランザクションを完了するために
レディでないとする前記第１の信号を前記スレーブがア
サートするときは、前記マスタが前記バスに対する再ア
ービトレーションを行うのを阻止し、かつ他のマスタが
前記バスに対するアービトレーションを許容するステッ
プと、 前記スレーブにより、該スレーブが前記トランザクショ
ンを完了するためにレディであるときは、該スレーブが
前記トランザクションを完了するためにレディであるこ
とを表示する第２の信号をアサートするステップと、 前記スレーブが前記第２の信号をアサートするときは、
前記マスタが前記バスに対する再アービトレーションを
行うのを許し、かつ前記マスタが前記アービトレーショ
ンに勝ったときは前記マスタに前記バスを許可するステ
ップとを含む方法。 - 【請求項１７】前記第１の信号はマスタのマスク信号を
含み、かつ前記マスタが再アービトレーションを行うの
を阻止する前記ステップは、前記バスに対するアービト
レーションが阻止されているマスタを識別するマスク・
インジケータをセットするステップを含む請求項１６記
載の方法。 - 【請求項１８】前記第２の信号はマスク解放信号を含
み、かつ前記マスタに再アービトレーションを許容する
前記ステップは、前記マスク・インジケータをリセット
するステップを含む請求項１７記載の方法。 - 【請求項１９】更に、前記第１及び第２の信号に従って
前記マスク・インジケータをセット及びリセットする中
央アービタ回路におけるマスタ・レジスタに、前記バス
に接続された前記各マスタに対するマスク・インジケー
タを記憶するステップを含む請求項１８記載の方法。 - 【請求項２０】前記バスは接続トランザクション・バス
である請求項１９記載の方法。 - 【請求項２１】前記接続トランザクション・バスは、ペ
リフェラル・コンポーネント・インタフェース(PCI)で
ある請求項２０記載の方法。 - 【請求項２２】更に、前記マスクにおけるマスタ・レジ
スタに、前記バスに接続された前記各マスタ用のマスク
・インジケータを記憶するステップを含み、前記マスタ
は前記バスに対する分散アービタを実行し、前記マスク
・インジケータは前記第１及び第２の信号に従って前記
マスタ・レジスタ内でセット及びリセットされる請求項
１８記載の方法。 - 【請求項２３】前記第１及び第２の信号は、更に、前記
トランザクションに対する要求をアサートした特定のマ
スタを表すマスタ識別信号を含む請求項１７記載の方
法。 - 【請求項２４】更に、前記マスタが前記バスに対する再
アービトレーションを許容するときは、前記バスに対す
る再アービトレーションを行うのが阻止されていたマス
タに最高の優先順位を割り当てるステップを含む請求項
２３記載のアービトレーション回路。 - 【請求項２５】前記割り当てるステップは、前記スレー
ブが前記第２の信号をアサートするときに、前記マスタ
識別信号により識別された前記マスタのマスク・インジ
ケータをリセットするステップを含む請求項２４記載の
方法。 - 【請求項２６】更に、複数のスレーブが異なる複数のマ
スタからの要求に関連した第２の信号をアサートするス
テップと、前記第２の信号をアサートするために前記第
２の信号により識別されたこれらマスタに対する再アー
ビトレーションのための最高の優先順位を割り当てるス
テップとを含む請求項２５記載の方法。 - 【請求項２７】更に、前記マスタが前記バスに対する再
アービトレーションについて許容されるときは、前記バ
スに対する再アービトレーションが阻止されていたマス
タに最高の優先順位を割り当てるステップを含む請求項
１６記載の方法。 - 【請求項２８】複数のマスタ及び複数のスレーブが前記
バスに接続され、更に、 個々のマスタに係わるトランザクション用の第１の信号
のアサートに従って、個別的なマスタ用のマスク・イン
ジケータを個別的にセットする中央アービタ回路内のマ
スタ・レジスタに、前記バスに接続された前記複数の各
マスタ用のマスク・インジケータを記憶するステップ
と、 いずれかのスレーブが前記第２の信号をアサートすると
きは、前記マスク・インジケータをセットした全てのマ
スタ用の前記マスク・インジケータをまとめてリセット
するステップとを含む請求項１７記載の方法。 - 【請求項２９】更に、 前記マスク・インジケータをリセットした前記マスタの
リストを記憶するステップと、 前記マスク・インジケータをリセットした各マスタに、
他の全てのマスタに優先する優先順位を割り当てるステ
ップと、 優先順位が割り付けられたマスタの間でアービトレーシ
ョンを行うステップと、 勝ったマスタに前記バスを許可するステップと、 優先順位が割り付けられた各マスタがバスを許可された
後、全てのマスタの間でアービトレーションを再開させ
るステップとを含む請求項２８記載の方法。 - 【請求項３０】バスを介してデータを転送する方法にお
いて、 マスタがアービトレーションに勝ったときに、前記バス
に対してアービトレーションを行う前記マスタにバスを
許可するステップと、 前記マスタにより、スレーブから前記バスを介してデー
タを転送するために前記バス上に要求をアサートするス
テップと、 前記スレーブにより、該スレーブが前記トランザクショ
ンを完了するためにレディでないことを表示する第１の
信号をアサートし、かつ前記マスタをリトライするステ
ップと、 前記スレーブが前記トランザクションを完了するために
レディでないとする前記第１の信号を前記スレーブがア
サートするときは、前記マスタが前記バスに対する再ア
ービトレーションを阻止して、他のマスタが前記バスに
対するアービトレーションを許容するステップと、 前記スレーブにより、該スレーブが前記トランザクショ
ンを完了するためにレディであるときは、前記トランザ
クションを完了するためにレディであることを表示する
第２の信号をアサートするステップと、 前記マスタが前記バスに対する再アービトレーションを
許容し、かつ前記マスタがアービトレーションに勝った
ときは、前記マスタに前記バスについて許可すステップ
と、 前記マスタにより、前記スレーブから前記バスを介して
データを転送するように前記バス上に要求を再アサート
するステップと、 前記スレーブから前記バスを介して前記マスタへ要求さ
れたデータを送出するステップとを含む方法。 - 【請求項３１】前記第１の信号はマスタのマスク信号を
含み、かつ前記マスタが再アービトレーションを行うの
を阻止する前記ステップは、前記バスに対するアービト
レーションが阻止されているマスタを識別するマスク・
インジケータをセットするステップを含む請求項３０記
載の方法。 - 【請求項３２】前記第２の信号はマスク解放信号を含
み、かつ前記マスタが前記バスに対する再アービトレー
ションを許容する前記ステップは、前記マスク・インジ
ケータをリセットするステップを含む請求項３１記載の
方法。 - 【請求項３３】更に、前記第１及び第２の信号に従って
前記マスク・インジケータをセット及びリセットする中
央アービタ回路におけるマスタ・レジスタに、前記バス
に接続された前記各マスタについてのマスク・インジケ
ータを記憶するステップを含む請求項３２記載の方法。 - 【請求項３４】前記バスは接続トランザクション・バス
である請求項３３記載の方法。 - 【請求項３５】前記接続トランザクション・バスは、ペ
リフェラル・コンポーネント・インタフェース(PCI)で
ある請求項３４記載の方法。 - 【請求項３６】更に、前記マスクにおけるマスタ・レジ
スタに、前記バスに接続された前記各マスタについての
マスク・インジケータを記憶するステップを含み、前記
マスタは前記バスに対する分散アービタを実行するもの
であって、前記マスク・インジケータは前記第１及び第
２の信号に従って前記マスタ・レジスタ内でセット及び
リセットされる請求項３５記載の方法。 - 【請求項３７】前記第１及び第２の信号は、更に、前記
トランザクションに対する要求をアサートした特定のマ
スタを表すマスタ識別信号を含む請求項３１記載の方
法。 - 【請求項３８】更に、前記マスタが前記バスに対する再
アービトレーションを許容するときは、再アービトレー
ションが阻止された前記マスタに最高の優先順位を割り
当てるステップを含む請求項３７記載の方法。 - 【請求項３９】前記割り当てるステップは、前記スレー
ブが前記第２の信号をアサートするときに、前記マスタ
識別信号により識別された前記マスタのマスク・インジ
ケータをリセットするステップを含む請求項３８記載の
方法。 - 【請求項４０】更に、複数のスレーブが異なる複数のマ
スタからの要求に関連した第２の信号をアサートするス
テップと、 前記第２の信号をアサートするために前記第２の信号に
おいて識別されたこれらマスタに対して再アービトレー
ションを行うために最高の優先順位を割り当てるステッ
プとを含む請求項３９記載の方法。 - 【請求項４１】更に、前記マスタが前記バスに対する再
アービトレーションを許容するときは、前記バスに対す
る再アービトレーションが阻止されていたマスタに最高
の優先順位を割り当てるステップを含む請求項３０記載
の方法。 - 【請求項４２】複数のマスタ及び複数のスレーブが前記
バスに接続され、更に、 個々のマスタに係わるトランザクションのために前記第
１の信号のアサートに従って、個々の各マスタに対する
マスク・インジケータを個別的にセットさせる中央アー
ビタ回路内のマスタ・レジスタに、前記バスに接続され
た前記各マスタ用のマスク・インジケータを記憶するス
テップと、 いずれかの前記スレーブが前記第２の信号をアサートす
るときは、常に、前記マスク・インジケータをセットし
た全てのマスタ用の前記マスク・インジケータをまとめ
てリセットさせるステップとを含む請求項３１記載の方
法。 - 【請求項４３】更に、 前記マスク・インジケータをリセットした前記マスタの
リストを記憶するステップと、 前記マスク・インジケータがリセットされていた各マス
タに、他の全てのマスタに優越する優先順位を割り当て
るステップと、 優先順位が割り付けられていたマスタの間でアービトレ
ーションを行うステップと、 勝ったマスタに前記バスを許可するステップと、 優先順位が割り付けられた各マスタに前記バスが許可さ
れた後に、全てのマスタの間でアービトレーションを再
開させるステップとを含む請求項４２記載の方法。 - 【請求項４４】バスを要求している複数のマスタの間で
アービトレーションを行い、かつ前記マスタのうちの一
つに前記バスを許可するステップであって、前記マスタ
がスレーブとのトランザクションを要求しているステッ
プと、 前記スレーブが前記トランザクションを完了するために
レディでないときは、前記マスタをリトライさせるステ
ップと、 前記スレーブが前記トランザクションを完了するために
レディとなるまで、前記マスタが前記バスに対する再ア
ービトレーションを阻止するステップと、 前記スレーブが前記トランザクションを完了するために
レディであるときは、前記マスタが前記バスに対する再
アービトレーションを許容するステップとを含む請求項
４４記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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| US421114 | 1995-04-13 | ||
| US08/421,114 US5621897A (en) | 1995-04-13 | 1995-04-13 | Method and apparatus for arbitrating for a bus to enable split transaction bus protocols |
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| JP8067667A Pending JPH08297632A (ja) | 1995-04-13 | 1996-03-25 | 分割トランザクション・バス・プロトコルを可能にするバスに対するアービトレーション方法及び装置 |
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| EP0737924A3 (en) | 2001-09-05 |
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