JPH05216811A - 二バス間のトランザクションを制御する再試行方法 - Google Patents

二バス間のトランザクションを制御する再試行方法

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JPH05216811A
JPH05216811A JP4258905A JP25890592A JPH05216811A JP H05216811 A JPH05216811 A JP H05216811A JP 4258905 A JP4258905 A JP 4258905A JP 25890592 A JP25890592 A JP 25890592A JP H05216811 A JPH05216811 A JP H05216811A
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  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】 【目的】コンピューターシステムが、第一バスにつなが
るインターフェース回路および第二バスに接続された複
数のバスマスターを含むときの、該第一バスの使用を最
適化する再試行方法を与える。 【構成】このインターフェース回路は第二バスがビジー
状態にあるとビジー信号を発生する論理回路と、第二バ
スがビジー状態にあるときにバスマスターによりインタ
ーフェース回路がアドレス指定されると再試行信号を発
生する論理回路とを含む。各バスマスターは論理回路を
含み、該再試行信号を受信すると共通バスの制御を開放
する。バス調停器も論理回路を含み、該ビジー信号を受
信すると、ビジー信号が否定されるまでは第二バスへの
アクセスを求めているいかなるバスマスターも共通第一
バスの制御を求める調停に参加することを防止する。第
一バスはこのようにしてビジー信号期間中、共有リソー
スへのアクセスをリクエストしていない任意のバスマス
ターにより制御される。ビジー信号の否定が起きるとす
べてのバスマスターがバス所有権を求めて競うことが許
される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は多重バスを含むコンピュ
ーターシステムに関し、特に利用不可能な第二のバスに
指向されたトランザクションを含んだ第一バス上のデッ
ドロックを除去するための再試行方法に関する。
【０００２】
【従来の技術】ＮＣＲコーポレーションはスケーラブル
（scalable）コンピューターシステムアーキテクチャを
開発した。これは在来のシステムアーキテクチャよりも
多重プロセッサの能力を一層効果的に縮小拡大できる
（scalable）ものである。このスケーラブルシステムア
ーキテクチャは従来のシステムアーキテクチャのもって
いた多数の限界であるメモリおよびメモリバスを共有す
る多重プロセッサにより引き起こされる能力劣化（degr
adation）ならびにメモリ／キャッシュコヒーレンシー
に関連するオーバーヘッドペナルティー等を認識して克
服する。
【０００３】この新規アーキテクチャの重要な特性は、
（イ）メモリバスの利用性および物理的負荷を低減する
ための多重メモリバスの使用、（ロ）多重バスを援助す
ると共に異なるメモリデバイスの同時使用を可能にする
多重ポート付きメモリの使用、（ハ）コヒーレンシーオ
ーバーヘッドを顕著に低減するメモリベースコヒーレン
シー方法の使用、（ニ）すべてのプロセッサに対称的に
見えるシステムリソースの構成 である。
【０００４】二重システムバス１２、１４、前記二つの
システムバス間に接続された二つの二重ポート付きシス
テムメモリモジュール１６、１８、バス１２に接続され
た二つのプロセッサモジュール２０、２２、およびシス
テムバス１４に接続された二つのプロセッサモジュール
２４、２６を採用するこのアーキテクチャの構成が図１
に示してある。図１にはまた、二つのマイクロチャンネ
ル入出力バス３２、４２およびそれぞれの入出力バス３
２、４２をシステムバスに接続するインターフェースモ
ジュール２８、３０が含まれる。
【０００５】各インターフェースモジュールはシステム
バス上に駐在するバスマスター（bus masters）（すな
わちメモリモジュール１６、１８およびプロセッサモジ
ュール２０、２２、２４および２６）と、一つの入出力
バス上に駐在する番号３４、３６、３８、４０、４４、
４６、４８のマイクロチャンネルバスユニットとの間の
通信路を与える。例えばプロセッサ２２等のシステムバ
スマスターが入出力バス３２上のマイクロチャンネルバ
スユニット３６への書き込みアクセスを求めるとき、そ
れは最初にシステムバス１２の使用を求める調停を求め
なければならない。インターフェースモジュール２８は
システムバス１２の制御を取得すると、次に入出力バス
３２の使用するための調停を求める。もしも入出力バス
３２が利用可能であればプロセッサ２２のリクエストは
直ちに実現される。
【０００６】しかしながら、通常のオペレーション期間
中は、入出力バス３２が利用不可能である、言い換える
と「ビジー（busy）」であるときがある。例えば入出力
バス３２は、（１）バスがバスユニット３４、３６、３
８、４０の一つにより所有されているとき、（２）入出
力バス３２上に駐在するあるバスユニットにシステムバ
ス１４上のプロセッサによるアクセスが行われていると
き、（３）システムバス１４上のあるプロセッサが入出
力バス３２のバスユニットへのロックされたサイクルシ
ーケンス（セマフォア オペレーション、semaphore op
eration））を実行しているとき、または（４）インタ
ーフェースモジュール２８が、システムバス１２または
１４上のプロセッサにより以前にポスト（post）された
（バッファされた）入出力バス３２のバスユニットへの
書き込みサービスをしているとき、が例に挙げられる。
【０００７】伝統的なシステムではビジー入出力バスへ
のアクセスが一旦開始されると、目標リソースはそのリ
ソースが利用可能となるまでそのアクセスを無期限に待
機状態に保持する。従って上記の例ではプロセッサ２
２、システムバス１２およびインターフェースモジュー
ル２８は、入出力バス３２が利用可能となるまで待機状
態に置かれ、他のトランザクションを行うことができな
いことになろう。プロセッサ２０もまたメモリモジュー
ル１６、１８およびインターフェースモジュール３０へ
のアドレス指定をすることが禁止されるであろう。さら
にプロセッサモジュール２０または２２の一つがマイク
ロチャンネルバスマスターによるシステムバス１２への
リクエストと同時に入出力バス３２へのアクセスをリク
エストする場合にはシステムデッドロックが起きるであ
ろう。
【０００８】
【発明が解決しようとする課題】それゆえ、本発明は多
重バスを含むコンピューターシステム内の性能を増大す
る新規かつ有用な方法を与えることを課題とする。
【０００９】本発明の別の課題は利用不可能な第二バス
に指向されたトランザクションを含んだ第一バス上のデ
ッドロックを除去する方法を与えることである。
【００１０】さらに本発明の別の課題はコンピューター
システム内のバス間の新規有用なインターフェースを与
えることである。
【００１１】本発明のさらに別の課題は、バス上のデッ
ドロック状態を除去すべくコンピューターシステム内の
バス間のトランザクションを組織化する「ビジー」信号
および「再試行」信号を発生する論理回路を与えること
である。
【００１２】本発明のさらに別の課題はコンピューター
システム間のトランザクションを組織化するための新規
有用な再試行方法を与えることである。
【００１３】
【課題を解決するための手段】本発明によれば共通のバ
スを介して共有のリソースに接続された複数バスマスタ
ーを含むのみならず共通バスへのバスターのアクセスを
制御するためのバス調停器を含むコンピューターシステ
ムにおいて、共通バスの使用を最適化する方法が与えら
れる。この方法は共有リソースが利用不可能な状態にあ
るときはいつでもビジー信号を発生するステップと、そ
のビジー信号をバス調停器に与えるステップと、その共
有リソースへのアクセスを求めているバスマスターが該
調停器によるビジー信号を受信している間は共通バスの
制御を求める調停に該バスマスターが参加することを防
止するステップとを含む。ビジー信号が否定されたとき
はすべてのバスマスターがバス所有権を求めて競うこと
が許される。
【００１４】開示した実施例の共有リソースは第二バス
に共通のバスを接続するインターフェース回路を含む。
このインターフェース回路は、この第二バスがビジー状
態にあるときはビジー信号を発生する論理回路と、第二
バスがビジー状態にあるときにバスマスターがインター
フェース回路をアドレス指定したときは再試行信号を発
生する論理回路とを含む。各バスマスターはその再試行
信号を受信するための、かつインターフェース回路から
再試行信号を受信したときに共通バスの制御を解除する
ための、論理回路を含む。バスマスターはビジー信号を
受信するための、かつそのビジー信号が否定されるまで
は第二バスへのアクセスを求めるいかなるバスマスター
も共通第一バスの制御を求める調停に参加できなくする
ための論理回路を含む。
【００１５】本発明の上記その他の課題、特徴、および
利点は以下の説明および添付の図面から明らかになろ
う。
【００１６】
【実施例】コンピューターシステムに供するスケーラブ
ルシステムアーキテクチャの一実施例が図１に簡単なブ
ロック線図で示されている。図示したようにこのアーキ
テクチャは二重システムバス１２、１４、二つのシステ
ムバス間に接続された二つの二重ポート付きシステムメ
モリモジュール１６、１８、システムバス１２に接続さ
れた二つのプロセッサモジュール２０、２２、およびシ
ステムバス１４に接続された二つのプロセッサモジュー
ル２４、２６を含む。これらシステムバス間にはさらに
マイクロチャンネルインターフェースモジュール２８、
３０が接続されている。
【００１７】インターフェースモジュール２８はシステ
ムバス１２、１４と一次マイクロチャンネル入出力バス
３２との間の接続を与える。バス３２にはいろいろのマ
イクロチャンネルバスマスターバスユニット３４、３
６、３８、４０が接続されている。インターフェースモ
ジュール３０はシステムバス１２、１４と二次マイクロ
チャンネル入出力バス４２上に駐在するバスユニット４
４、４６、４８との間の接続を与える。
【００１８】以下の議論はマクロチャンネルインターフ
ェースモジュール２８およびマイクロチャンネル入出力
バス３２の構造およびオペレーションに関する。マイク
ロチャンネルモジュール３０およびマクロチャンネル入
出力バス４２の構造およびオペレーションはモジュール
２８およびバス３２にそれぞれ同じである。
【００１９】マイクロチャンネルインターフェースモジ
ュール２８内にあるアドレス指定および調停論理回路は
図２に示す。このインターフェースモジュールは図２に
示すものに加えて追加の論理回路を含むが、それはここ
の議論を簡単にするため、省略する。省略した論理回路
は本発明の理解に必要ではない。
【００２０】図２に示す論理回路ブロックは調停器５２
（マイクロチャンネルインターフェース調停器）を含
む。これはマイクロチャンネル入出力バス３２調停信号
ＡＲＢ（３：０）を感知し、駆動すると共に、調停／賦
与インジケーター信号ＡＲＢＧＮＴ Ｌを感知する。こ
のマイクロチャンネルインターフェース調停器は、入出
力バスへのアクセスを求めるシステムバスマスターのた
めに、そのリクエスト期間中、入出力バス３２の制御を
求める調停を行わなければならない。マイクロチャンネ
ル調停器５２もまたシステムリソースへのアクセスを要
求するマイクロチャンネルバスマスターのためにシステ
ムバス調停およびサイクル発生を行う。
【００２１】システムバスが開始したサイクルがマイク
ロテャンネル入出力バスへ伝播する間に利用される論理
回路素子にはラッチ５４が含まれるが、このラッチ回路
５４はアドレス、アドレスパリティおよびシステムバス
１２から受信されるバスオペレーション信号すなわちＳ
Ｂ Ａ（３２：０）、またはシステム１４から受信する
信号ＳＢ Ｂ（３１：０）をラッチ留めするのに使用さ
れる。ラッチ５４の出力は、現在のサイクルがマイクロ
チャンネルバスに指向されているか否かを検出する復号
器５６に与えられ、またシステムバススレーブ（system
bus slave module）モジュール５８のための開始信号
および復号されたアドレス信号を発生する。
【００２２】システムバススレーブモジュール５８は入
出力バス３２に与えられるシステムバスアドレス情報の
多重化を制御し、システムバスデータ転送アクティビテ
ィーを組織化し、マイクロチャンネルバスマスターモジ
ュール６０の開始を制御する。モジュール５８からから
開始信号を受信すると、マイクロチャンネルバスマスタ
ーモジュール６０は、マイクロチャンネルアーキテクチ
ャの仕様に基づいてマイクロチャンネル入出力バス３２
上にサイクルを発生し、マイクロチャンネル入出力バス
データ転送アクティビティーを組織化する。
【００２３】マイクロチャンネル入出力バスにより開始
されたサイクルがシステムバスへ伝播する期間に利用さ
れる論理回路素子には、ラッチ６４、復号器６６、マイ
クロチャンネルスレーブモジュール６９、ＳＢマスター
モジュール７０、およびアドレスＦＩＦＯ７４が含まれ
る。マイクロチャンネルインターフェースモジュール２
８がマイクロチャンネル入出力バス３２上のスレーブで
あるときは、マイクロチャンネルアドレスＭＣ Ａ（３
１：０）はラッチ６４内に保持されて復号器６６への伝
播を阻止される。復号器６６はシステムバスに指向され
たマイクロチャンネルサイクルを復号することと、シス
テムバスが指向したサイクルが分離されて書き込みポス
ティングならびにＦＩＦＯ７４中へのアドレス情報の先
取り読み取りを許可するか否かを決定することとに責任
がある。
【００２４】マイクロチャンネルスレーブモジュール６
８は現アドレスをラッチするため、復号器６６からマイ
クロチャンネルバス信号を受信し、選択されたシステム
バスへのマイクロチャンネルサイクルの伝播を開始し、
マイクロチャンネル入出力バスデータ転送アクティビテ
ィーを組織化する。
【００２５】システムバスマスターモジュールはマイク
ロチャンネルバスマスターのためにシステムバスをリク
エストし、マイクロチャンネルインターフェースモジュ
ール２８がシステムバス１２または１４のいずれか一方
の上のシステムバスマスターであるときはシステム信号
を制御する。システムバスマスターモジュール７０はア
ドレスＦＩＦＯ７４と通信し、システムバス転送アクテ
ィビティーを組織化する。
【００２６】インターフェースモジュール２８は、シス
テムバスおよび入出力バス３２の間のバッファリングお
よび復号を与える。インターフェースモジュールにおけ
るバッファは、システムバスおよび入出力バス３２の両
方の上のバスマスターがそれらのピーク速度で動作する
ことができるようにすることにより、全システム帯域を
稼働化する。
【００２７】システムバスをマイクロチャンネル入出力
バスから分離することによって、すべてのバス上での性
能をより高くし、複数バスの同時作動を可能にする。各
バスはバス上に駐在するバスユニット間のトランザクシ
ョンを行うのに独立に動作する。バス間の接続は、たと
えばプロセッサ２２がマイクロチャンネルバスユニット
３６へのアクセスを要求するとき、あるいはあるバスユ
ニット入出力バス３２上に駐在するあるバスユニットが
システムメモリへのアクセスを要求するとき等、一つの
バス上のあるバスマスターが別のバス上に駐在するリソ
ースへのアクセスを要求するときのみ、構築される。
【００２８】システムバス上のあるバスマスターがビジ
ー入出力バス３２上のバスユニットへのアクセスを要求
するときにいずれかのシステムバス上でのデッドロック
を防止するため、インターフェースモジュール２８は再
試行信号を発生する論理回路を含む。この再試行信号は
リクエスト中のバスマスターにシステムバスを開放さ
せ、入出力バス３２が利用可能となったときに再びシス
テムバスおよび入出力バスの制御のための調停を行う。
【００２９】システムバスについての調停はシステムバ
ス調停器（図示して無し）により制御される。以下に掲
げるのは、システムバスの仕様を組織化するためシステ
ムバス調停器、マイクロチャンネルインターフェース、
およびシステムバス上に駐在する他のバスユニットによ
り駆動される信号の例である。 信号 説明 ＡＤＳ Ｌ アドレスストローブ：バスサイクルの開始を示す。 ＢＲＤＹ Ｌ バーストレディー：読み取りサイクルで、現システ ムバススレーブが有効な読み取りデータをシステム バス上に駆動したことを示すため、そのスレーブに より駆動される。書き込みサイクルでは現行サイクル を終了するため当該スレーブにより駆動される。 ＢＬＡＳＴ Ｌ バーストラスト：バーストバスシーケンスの終了をス レーブに示すため、マスターによりアクティブ化され る。 ＢＵＳＢＵＳＹ Ｌ バスビジー：システムバスが使用中であることを示す ため、システムバス調停器により駆動される。 ＰＲＱ Ｌ システムバスの所有権をリクエストするため、バスマ スターまたはマイクロチャンネルインターフェースに より低に駆動される。 ＰＡＣＫ Ｌ システムバスを求めるそのリクエストが賦与されたこ とを当該バスマスターに示すため、システムバス調停 器により低に駆動される。
【００３０】図２は上述のアクティブ-低信号が各々頭
にＳＡ またはＳＢ を付けて二重になっていることを
示す。ＳＡ が付く信号はシステムバス１２に関連し、
ＳＢが付く信号はシステムバス１４に関連する。システ
ムバス上のデッドロックを防止するため、インターフェ
ースモジュール２８は、以下に説明する再試行信号ＳＡ
ＭＣＲＥＴＲＹ ＬとＳＢ ＭＣＲＥＴＲＹ Ｌ、お
よびマイクロチャンネルバスビジー信号ＭＣ ＢＵＳＹ
Ｌを発生する。 信号 説明 ＳＡ ＭＣＲＥＴＲＹ Ｌ マイクロチャンネルインターフェース再試行： ビジーマイクロチャンネル入出力バスへ試みら れたサイクルを終了するため、マイクロチャン ネルインターフェースにより駆動される。 ＳＢ ＭＣＲＥＴＲＹ Ｌ マイクロチャンネルインターフェース再試行： ビジーマイクロチャンネル入出力バスへ試みら れたサイクルを終了するため、マイクロチャン ネルインターフェースにより駆動される。 ＭＣ ＢＵＳＹ Ｌ マイクロチャンネルバスビジー：マイクロチャ ンネルバスは新たなバスマスターにとって所有 可能でないことを示すため、マイクロチャンネ ルインターフェースにより駆動される。
【００３１】適用可能なＭＣＲＥＴＲＹ Ｌ信号がマイ
クロチャンネルインターフェースにより低に駆動される
のは、ビジー状態時にシステムバスマスターがマイクロ
チャンネル入出力バスへのアクセスをリクエストする場
合である。この信号に応答して、リクエストをしている
システムバスマスターはそのシステムバスを開放し、シ
ステムバス調停器によりアクセスが賦与されるまで、シ
ステムバスを求める再調停を求める。アクティブＭＣＲ
ＥＴＲＹ Ｌ信号を感知すると、システムバス調停器
は、マイクロチャンネル入出力バスの所有をリクエスト
しているシステムバスマスターにシステムバスの制御を
与えることを許さないが、これはＭＣＲＥＴＲＹ Ｌ信
号を高に駆動することによりマイクロチャンネル入出力
バスが利用可能となったとの信号をマイクロチャンネル
インターフェースがシステムバス調停器に送るまで続
く。ＭＣ ＢＵＳＹ Ｌは、マイクロチャンネル入出力
バスが新たなバスマスターにとって所有できないとき、
マイクロチャンネルインターフェースにより低に駆動さ
れる。
【００３２】図３はプロセッサ２２が利用不可能な入出
力バス３２へのアクセスを求めているときに起きる事象
のシーケンスを例示するタイミング図である。ＭＣ Ｂ
ＵＳＹ Ｌの開始状態は低で、マイクロチャンネル入出
力バス３２が新たなバスマスターにとっては利用可能で
ないことを示す。図３に示す再試行シーケンスに対する
タイミングは以下のように定めた。 クロック２-３ プロセッサ２２がシステムバス１２を得るための調停を求 める。ＰＲＱ Ｌはシステムバスをリクエストするためプロ セッサ２２により低に駆動される。ＰＡＣＫ Ｌはプロセッ サ２２にバス所有権を賦与するバス調停器により低に駆動さ れる。 クロック４ プロセッサ２２がマイクロチャンネルインターフェース２８ をアドレス指定する。 クロック６ マイクロチャンネル２８がＢＲＤＹ Ｌの代わりにＳＡ ＭＣＲＥＴＲＹ Ｌを主張する。 クロック７ プロセッサ２２がＳＡ ＭＣＲＥＴＲＹ Ｌを検出し、バス １２を開放する。 クロック８ プロセッサ２２が再びバス１２の制御をリクエストする。 クロック９-１３ システムバス調停器はプロセッサ２２によるバス１２のリ クエストを無視する。調停器は信号ＳＡ ＭＣＲＥＴＲＹ Ｌを受信することにより、もしもバス１２の制御を与えると プロセッサ２２がインターフェース２８をアドレス指定する ことを知る。プロセッサ２０およびインターフェースモジュ ール２８、３０はメモリモジュール１６、１８またはバス上 に駐在する他のデバイスへのアクセスのため、バス１２の制 御を許可される。 クロック１４ 入出力バス３２がもはやビジーでなくなる。インターフェー ス２８は（高に駆動された）信号ＭＣ ＢＵＳＹ Ｌを否定 する。 クロック１５ システムバス調停器はＭＣ ＢＵＳＹ Ｌを検出し、ＰＡＣ Ｋ Ｌを主張する。 クロック１６-２０ プロセッサ２２が成功裡にインターフェース２８にアクセ スする。
【００３３】
【効果】以上の説明から、第二の利用不可能なバスに指
向されたトランザクションを含む第一バス上のデッドロ
ックを除去するための簡単な解決法が本発明により与え
られることが理解されよう。そのための新規有用な多重
バス間インターフェースが本発明により与えられた。そ
れらのインターフェースはビジーバスが別のバス上でデ
ッドロックを招来することを防止する。
【００３４】また論理回路がコンピューター内多重バス
間のトランザクションを組織化するビジー信号および再
試行信号を発生するため、バス上でデッドロックが防止
される。
【図面の簡単な説明】
【図１】コンピューターシステムに供するスケーラブル
システムアーキテクチャのブロック線図である。
【図２】図１のマイクロチャンネルインターフェースモ
ジュール２８内に含まれるアドレス指定および調停論理
回路のブロック線図である。
【図３】本発明に基づく再試行方法のタイミング図であ
る。
【符号の説明】
１２、１４ システムバス ２０、２２、２４、２６ プロセッサモジュール ２８、３０ マイクロチャンネルインターフェースモジ
ュール ３２ 一次マイクロチャンネル ３４-４０ マイクロバスユニット ４２ 二次マイクロチャンネル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エドワード エイ．マクドナルド アメリカ合衆国 29072 サウス カロラ イナ、レキシントン、メドウ ウッド ド ライブ 164 (72)発明者 ジーン エフ．ヤング アメリカ合衆国 29073 サウス カロラ イナ、レキシントン、スウィート スプリ ングス ロード 3412 (72)発明者 クレイグ エイ．ウォールラス アメリカ合衆国 29642 サウス カロラ イナ、イーズリ、フェアファックス ロー ド 205 (72)発明者 ジェイムズ エム．オティンガー アメリカ合衆国 29210 サウス カロラ イナ、コロンビア、ズィマールクレスト 716、アパートメント 3803 (72)発明者 マーティー ディー．ミラー アメリカ合衆国 54016 ウイチタ、ハド ウォン、1020 ハイウェイ 35

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】共有リソースをもつ複数バスマスターを接
    続する共通バス上のデッドロックを防止する方法であっ
    て、 該共有リソースの利用可能性を感知するステップと該共
    有リソースへのアクセスを求めているバスマスターを同
    定するステップと、 該共有リソースが利用不可能であるときは該同定された
    バスマスターが該バスの制御を求める調停に参加するこ
    とを禁止するステップとを含むことを特徴とするデッド
    ロック防止方法。
  2. 【請求項２】第一バスに接続された複数バスマスター、
    該第一バスへのバスマスターのアクセスを制御するバス
    調停器、および該第一バスおよび第二バス間の結合を与
    えるインターフェース回路を含むコンピューターシステ
    ムにおける装置であって、 該第二バスがビジー状態であるときはいつでも該バス調
    停器に与えるビジー信号を発生する、該インターフェー
    ス回路内に設けた論理回路と、 該共有リソースへのアクセスを求めるバスマスターが該
    ビジー信号を受信している間は該共通バスの制御を求め
    る調停に該バスマスターが参加することを防止する、該
    調停器内に設けた論理回路とを含むことを特徴とする装
    置。
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Cited By (1)

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