JP2003281082A - 二バス間のトランザクションを制御する再試行方法 - Google Patents

二バス間のトランザクションを制御する再試行方法

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JP2003281082A
JP2003281082A JP2003043882A JP2003043882A JP2003281082A JP 2003281082 A JP2003281082 A JP 2003281082A JP 2003043882 A JP2003043882 A JP 2003043882A JP 2003043882 A JP2003043882 A JP 2003043882A JP 2003281082 A JP2003281082 A JP 2003281082A
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Thomas F Heil
エフ．ハイル トーマス
Edward A Mcdonald
エイ．マクドナルド エドワード
Gene F Young
エフ．ヤング ジーン
Craig A Walrath
エイ．ウォールラス クレイグ
James M Ottinger
エム．オティンガー ジェイムズ
Marti D Miller
ディー．ミラー マーティー
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control

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  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】 【目的】 コンピュータシステムが、第１のバスにつな
がるインターフェース回路および第２のバスに接続され
た複数のバスマスタを含むときの、該第１のバスの使用
を最適化する再試行方法を与える。 【構成】 このインターフェース回路は第２のバスがビ
ジー状態にあるとビジー信号を発生する論理回路と、第
２のバスがビジー状態にあるときにバスマスタによりイ
ンターフェース回路がアドレス指定されると再試行信号
を発生する論理回路とを含む。各バスマスタは論理回路
を含み、該再試行信号を受信すると共通バスの制御を開
放する。バス調停器も論理回路を含み、該ビジー信号を
受信すると、ビジー信号が否定されるまでは第２のバス
へのアクセスを求めているいかなるバスマスタも共通第
１のバスの制御を求める調停に参加することを防止す
る。第１のバスはこのようにしてビジー信号期間中、共
有リソースへのアクセスをリクエストしていない任意の
バスマスタにより制御される。ビジー信号の否定が起き
るとすべてのバスマスタがバス所有権を求めて競うこと
が許される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は多重バスを含むコンピュ
ータシステムに関し、特に利用不可能な第２のバスに指
向されたトランザクションを含んだ第１のバス上のデッ
ドロックを除去するための再試行方法に関する。
【０００２】
【従来の技術】ＮＣＲコーポレーションは、スケーラブ
ル（scalable）コンピュータシステムアーキテクチャを
開発した。これは在来のシステムアーキテクチャよりも
多重プロセッサの能力を一層効果的に縮小拡大できる
（scalable）ものである。このスケーラブルシステムア
ーキテクチャは従来のシステムアーキテクチャのもって
いた多数の限界であるメモリおよびメモリバスを共有す
る多重プロセッサにより引き起こされる能力劣化（degr
adation）ならびにメモリ／キャッシュコヒーレンシー
に関連するオーバーヘッドペナルティー等を認識して克
服する。
【０００３】この新規アーキテクチャの重要な特性は、
（イ）メモリバスの利用性および物理的負荷を低減する
ための多重メモリバスの使用、（ロ）多重バスを援助す
ると共に異なるメモリデバイスの同時使用を可能にする
多重ポート付きメモリの使用、（ハ）コヒーレンシーオ
ーバーヘッドを顕著に低減するメモリベースコヒーレン
シー方法の使用、（ニ）すべてのプロセッサに対称的に
見えるシステムリソースの構成である。
【０００４】二重システムバス１２、１４、前記二つの
システムバス間に接続された二つの二重ポート付きシス
テムメモリモジュール１６、１８、バス１２に接続され
た二つのプロセッサモジュール２０、２２、およびシス
テムバス１４に接続された二つのプロセッサモジュール
２４、２６を採用するこのアーキテクチャの構成が図１
に示してある。図１にはまた、二つのマイクロチャンネ
ル入出力バス３２、４２およびそれぞれの入出力バス３
２、４２をシステムバスに接続するインターフェースモ
ジュール２８、３０が含まれる。
【０００５】各インターフェースモジュールはシステム
バス上に駐在するバスマスタ（busmasters）（すなわち
メモリモジュール１６、１８およびプロセッサモジュー
ル２０、２２、２４および２６）と、一つの入出力バス
上に駐在する番号３４、３６、３８、４０、４４、４
６、４８のマイクロチャンネルバスユニットとの間の通
信路を与える。例えばプロセッサ２２等のシステムバス
マスタが入出力バス３２上のマイクロチャンネルバスユ
ニット３６への書き込みアクセスを求めるとき、それは
最初にシステムバス１２の使用を求める調停を求めなけ
ればならない。インターフェースモジュール２８はシス
テムバス１２の制御を取得すると、次に入出力バス３２
の使用するための調停を求める。もしも入出力バス３２
が利用可能であればプロセッサ２２のリクエストは直ち
に実現される。
【０００６】しかしながら、通常のオペレーション期間
中は、入出力バス３２が利用不可能である、言い換える
と「ビジー（busy）」であるときがある。例えば入出力
バス３２は、（１）バスがバスユニット３４、３６、３
８、４０の一つにより所有されているとき、（２）入出
力バス３２上に駐在するあるバスユニットにシステムバ
ス１４上のプロセッサによるアクセスが行われていると
き、（３）システムバス１４上のあるプロセッサが入出
力バス３２のバスユニットへのロックされたサイクルシ
ーケンス（セマフォア オペレーション、semaphore op
eration）を実行しているとき、または（４）インター
フェースモジュール２８が、システムバス１２または１
４上のプロセッサにより以前にポスト（post）された
（バッファされた）入出力バス３２のバスユニットへの
書き込みサービスをしているとき、が例に挙げられる。
【０００７】伝統的なシステムではビジー入出力バスへ
のアクセスが一旦開始されると、目標リソースはそのリ
ソースが利用可能となるまでそのアクセスを無期限に待
機状態に保持する。従って上記の例ではプロセッサ２
２、システムバス１２およびインターフェースモジュー
ル２８は、入出力バス３２が利用可能となるまで待機状
態に置かれ、他のトランザクションを行うことができな
いことになろう。プロセッサ２０もまたメモリモジュー
ル１６、１８およびインターフェースモジュール３０へ
のアドレス指定をすることが禁止されるであろう。さら
にプロセッサモジュール２０または２２の一つがマイク
ロチャンネルバスマスタによるシステムバス１２へのリ
クエストと同時に入出力バス３２へのアクセスをリクエ
ストする場合にはシステムデッドロックが起きるであろ
う。
【０００８】
【発明が解決しようとする課題】それゆえ、本発明は多
重バスを含むコンピュータシステム内の性能を増大する
新規かつ有用な方法を与えることを課題とする。
【０００９】本発明の別の課題は利用不可能な第２のバ
スに指向されたトランザクションを含んだ第１のバス上
のデッドロックを除去する方法を与えることである。
【００１０】さらに本発明の別の課題はコンピュータシ
ステム内のバス間の新規有用なインターフェースを与え
ることである。
【００１１】本発明のさらに別の課題は、バス上のデッ
ドロック状態を除去すべくコンピュータシステム内のバ
ス間のトランザクションを組織化する「ビジー」信号お
よび「再試行」信号を発生する論理回路を与えることで
ある。
【００１２】本発明のさらに別の課題はコンピュータシ
ステム間のトランザクションを組織化するための新規有
用な再試行方法を与えることである。
【００１３】
【課題を解決するための手段】本発明は、上記課題に鑑
みて、第１のバスに接続された複数のバスマスタと、前
記第１のバスに接続され利用可能又は利用不能の状態を
示す第２のバスと、前記第１のバスにアクセスするバス
マスタを制御するバス調停器とを含むコンピュータシス
テムにおいて、前記第２のバスの前記状態を読み取るス
テップと、前記第１のバスを制御する複数のバスマスタ
のうち第１のバスマスタが前記第２のバスを利用できな
い状態にあるとき、前記第２のバスをアドレスする際に
再試行信号を発生するステップと、前記再試行信号を受
け、前記第１のバスの制御を放棄する前記第１のバスマ
スタに対して前記再試行信号を供給するステップと、前
記第１のバスマスタを前記調停器に対し識別するステッ
プと、前記第２のバスが利用不能の状態にあるときビジ
ー信号を発生し、該ビジー信号を前記調停器に供給し、
該調停器は前記ビジー信号を受信している間、前記第１
のバスマスタを前記第１のバスの制御のための調停から
妨げるステップと、の各ステップを有することを特徴と
するコンピュータシステムにおけるバスの利用方法を提
供するものである。
【００１４】ここで、本発明は、前記ビジー信号の終了
後に、前記第１のバスの制御を前記第１のバスマスタに
与えるステップをさらに有するものである。
【００１５】本発明の上記したその他の課題、特徴、お
よび利点は以下の説明および添付した図面から明らかに
なろう。
【００１６】
【実施例】コンピュータシステムに供するスケーラブル
システムアーキテクチャの一実施例が図１に簡単なブロ
ック線図で示されている。図示したようにこのアーキテ
クチャは二重システムバス１２、１４、二つのシステム
バス間に接続された二つの二重ポート付きシステムメモ
リモジュール１６、１８、システムバス１２に接続され
た二つのプロセッサモジュール２０、２２、およびシス
テムバス１４に接続された二つのプロセッサモジュール
２４、２６を含む。これらシステムバス間にはさらにマ
イクロチャンネルインターフェースモジュール２８、３
０が接続されている。
【００１７】インターフェースモジュール２８はシステ
ムバス１２、１４と一次マイクロチャンネル入出力バス
３２との間の接続を与える。バス３２にはいろいろのマ
イクロチャンネルバスマスタバスユニット３４、３６、
３８、４０が接続されている。インターフェースモジュ
ール３０はシステムバス１２、１４と二次マイクロチャ
ンネル入出力バス４２上に駐在するバスユニット４４、
４６、４８との間の接続を与える。
【００１８】以下の議論はマクロチャンネルインターフ
ェースモジュール２８およびマイクロチャンネル入出力
バス３２の構造およびオペレーションに関する。マイク
ロチャンネルモジュール３０およびマクロチャンネル入
出力バス４２の構造およびオペレーションはモジュール
２８およびバス３２にそれぞれ同じである。
【００１９】マイクロチャンネルインターフェースモジ
ュール２８内にあるアドレス指定および調停論理回路は
図２に示す。このインターフェースモジュールは図２に
示すものに加えて追加の論理回路を含むが、それはここ
の議論を簡単にするため、省略する。省略した論理回路
は本発明の理解に必要ではない。
【００２０】図２に示す論理回路ブロックは調停器５２
（マイクロチャンネルインターフェース調停器）を含
む。これはマイクロチャンネル入出力バス３２調停信号
ＡＲＢ（３：０）を感知し、駆動すると共に、調停／賦
与インジケーター信号ＡＲＢＧＮＴ＿Ｌを感知する。こ
のマイクロチャンネルインターフェース調停器は、入出
力バスへのアクセスを求めるシステムバスマスタのため
に、そのリクエスト期間中、入出力バス３２の制御を求
める調停を行わなければならない。マイクロチャンネル
調停器５２もまたシステムリソースへのアクセスを要求
するマイクロチャンネルバスマスタのためにシステムバ
ス調停およびサイクル発生を行う。
【００２１】システムバスが開始したサイクルがマイク
ロチャンネル入出力バスへ伝播する間に利用される論理
回路素子にはラッチ５４が含まれるが、このラッチ回路
５４はアドレス、アドレスパリティおよびシステムバス
１２から受信されるバスオペレーション信号すなわちＳ
Ｂ＿Ａ（３２：０）、またはシステム１４から受信する
信号ＳＢ＿Ｂ（３１：０）をラッチ留めするのに使用さ
れる。ラッチ５４の出力は、現在のサイクルがマイクロ
チャンネルバスに指向されているか否かを検出する復号
器５６に与えられ、またシステムバススレーブ（system
bus slave module）モジュール５８のための開始信号
および復号されたアドレス信号を発生する。
【００２２】システムバススレーブモジュール５８は入
出力バス３２に与えられるシステムバスアドレス情報の
多重化を制御し、システムバスデータ転送アクティビテ
ィーを組織化し、マイクロチャンネルバスマスタモジュ
ール６０の開始を制御する。モジュール５８からから開
始信号を受信すると、マイクロチャンネルバスマスタモ
ジュール６０は、マイクロチャンネルアーキテクチャの
仕様に基づいてマイクロチャンネル入出力バス３２上に
サイクルを発生し、マイクロチャンネル入出力バスデー
タ転送アクティビティーを組織化する。
【００２３】マイクロチャンネル入出力バスにより開始
されたサイクルがシステムバスへ伝播する期間に利用さ
れる論理回路素子には、ラッチ６４、復号器６６、マイ
クロチャンネルスレーブモジュール６８、ＳＢマスタモ
ジュール７０、およびアドレスＦＩＦＯ７４が含まれ
る。マイクロチャンネルインターフェースモジュール２
８がマイクロチャンネル入出力バス３２上のスレーブで
あるときは、マイクロチャンネルアドレスＭＣ＿Ａ（３
１：０）はラッチ６４内に保持されて復号器６６への伝
播を阻止される。復号器６６はシステムバスに指向され
たマイクロチャンネルサイクルを復号することと、シス
テムバスが指向したサイクルが分離されて書き込みポス
ティングならびにＦＩＦＯ７４中へのアドレス情報の先
取り読み取りを許可するか否かを決定することとに責任
がある。
【００２４】システムバスマスタモジュールはマイクロ
チャンネルバスマスタのためにシステムバスをリクエス
トし、マイクロチャンネルインターフェースモジュール
２８がシステムバス１２または１４のいずれか一方の上
のシステムバスマスタであるときはシステム信号を制御
する。システムバスマスタモジュール７０はアドレスＦ
ＩＦＯ７４と通信し、システムバス転送アクティビティ
ーを組織化する。
【００２５】インターフェースモジュール２８は、シス
テムバスおよび入出力バス３２の間のバッファリングお
よび復号を与える。インターフェースモジュールにおけ
るバッファは、システムバスおよび入出力バス３２の両
方の上のバスマスタがそれらのピーク速度で動作するこ
とができるようにすることにより、全システム帯域を稼
働化する。
【００２６】システムバスをマイクロチャンネル入出力
バスから分離することによって、すべてのバス上での性
能をより高くし、複数バスの同時作動を可能にする。各
バスはバス上に駐在するバスユニット間のトランザクシ
ョンを行うのに独立に動作する。バス間の接続は、たと
えばプロセッサ２２がマイクロチャンネルバスユニット
３６へのアクセスを要求するとき、あるいはあるバスユ
ニット入出力バス３２上に駐在するあるバスユニットが
システムメモリへのアクセスを要求するとき等、一つの
バス上のあるバスマスタが別のバス上に駐在するリソー
スへのアクセスを要求するときのみ、構築される。
【００２７】システムバス上のあるバスマスタがビジー
入出力バス３２上のバスユニットへのアクセスを要求す
るときにいずれかのシステムバス上でのデッドロックを
防止するため、インターフェースモジュール２８は再試
行信号を発生する論理回路を含む。この再試行信号はリ
クエスト中のバスマスタにシステムバスを開放させ、入
出力バス３２が利用可能となったときに再びシステムバ
スおよび入出力バスの制御のための調停を行う。
【００２８】システムバスについての調停はシステムバ
ス調停器（図示して無し）により制御される。以下に掲
げるのは、システムバスの仕様を組織化するためシステ
ムバス調停器、マイクロチャンネルインターフェース、
およびシステムバス上に駐在する他のバスユニットによ
り駆動される信号の例である。 信号 説明 ＡＤＳ＿Ｌ アドレスストローブ：バスサイク
ルの開始を示す。 ＢＲＤＹ＿Ｌ バーストレディー：読み取りサイ
クルで、現システムバススレーブが有効な読み取りデー
タをシステムバス上に駆動したことを示すため、そのス
レーブにより駆動される。書き込みサイクルでは現行サ
イクルを終了するため当該スレーブにより駆動される。 ＢＬＡＳＴ＿Ｌ バーストラスト：バーストバスシ
ーケンスの終了をスレーブに示すため、マスタによりア
クティブ化される。 ＢＵＳＢＵＳＹ＿Ｌ バスビジー：システムバスが使用
中であることを示すため、システムバス調停器により駆
動される。 ＰＲＱ＿Ｌ システムバスの所有権をリクエス
トするため、バスマスタまたはマイクロチャンネルイン
ターフェースにより低に駆動される。 ＰＡＣＫ＿Ｌ システムバスを求めるそのリクエ
ストが賦与されたことを当該バスマスタに示すため、シ
ステムバス調停器により低に駆動される。
【００２９】図２は上述のアクティブ低信号が各々頭に
ＳＡ＿またはＳＢ＿を付けて二重になっていることを示
す。ＳＡ＿が付く信号はシステムバス１２に関連し、Ｓ
Ｂが付く信号はシステムバス１４に関連する。システム
バス上のデッドロックを防止するため、インターフェー
スモジュール２８は、以下に説明する再試行信号ＳＡ＿
ＭＣＲＥＴＲＹ＿ＬとＳＢ＿ＭＣＲＥＴＲＹ＿Ｌ、およ
びマイクロチャンネルバスビジー信号ＭＣ＿ＢＵＳＹ＿
Ｌを発生する。 信号 説明 ＳＡ＿ＭＣＲＥＴＲＹ＿Ｌ マイクロチャンネルインタ
ーフェース再試行：ビジーマイクロチャンネル入出力バ
スへ試みられたサイクルを終了するため、マイクロチャ
ンネルインターフェースにより駆動される。 ＳＢ＿ＭＣＲＥＴＲＹ＿Ｌ マイクロチャンネルインタ
ーフェース再試行：ビジーマイクロチャンネル入出力バ
スへ試みられたサイクルを終了するため、マイクロチャ
ンネルインターフェースにより駆動される。 ＭＣ＿ＢＵＳＹ＿Ｌ マイクロチャンネルバスビ
ジー：マイクロチャンネルバスは新たなバスマスタにと
って所有可能でないことを示すため、マイクロチャンネ
ルインターフェースにより駆動される。
【００３０】適用可能なＭＣＲＥＴＲＹ＿Ｌ信号がマイ
クロチャンネルインターフェースにより低に駆動される
のは、ビジー状態時にシステムバスマスタがマイクロチ
ャンネル入出力バスへのアクセスをリクエストする場合
である。この信号に応答して、リクエストをしているシ
ステムバスマスタはそのシステムバスを開放し、システ
ムバス調停器によりアクセスが賦与されるまで、システ
ムバスを求める再調停を求める。アクティブＭＣＲＥＴ
ＲＹ＿Ｌ信号を感知すると、システムバス調停器は、マ
イクロチャンネル入出力バスの所有をリクエストしてい
るシステムバスマスタにシステムバスの制御を与えるこ
とを許さないが、これはＭＣＲＥＴＲＹ＿Ｌ信号を高に
駆動することによりマイクロチャンネル入出力バスが利
用可能となったとの信号をマイクロチャンネルインター
フェースがシステムバス調停器に送るまで続く。ＭＣ＿
ＢＵＳＹ＿Ｌは、マイクロチャンネル入出力バスが新た
なバスマスタにとって所有できないとき、マイクロチャ
ンネルインターフェースにより低に駆動される。
【００３１】図３はプロセッサ２２が利用不可能な入出
力バス３２へのアクセスを求めているときに起きる事象
のシーケンスを例示するタイミング図である。ＭＣ＿Ｂ
ＵＳＹ＿Ｌの開始状態は低で、マイクロチャンネル入出
力バス３２が新たなバスマスタにとっては利用可能でな
いことを示す。図３に示す再試行シーケンスに対するタ
イミングは以下のように定めた。 クロック２−３ プロセッサ２２がシステムバス１
２を得るための調停を求める。ＰＲＱ＿Ｌはシステムバ
スをリクエストするためプロセッサ２２により低に駆動
される。ＰＡＣＫ＿Ｌはプロセッサ２２にバス所有権を
賦与するバス調停器により低に駆動される。 クロック４ プロセッサ２２がマイクロチャン
ネルインターフェース２８ をアドレス指定する。 クロック６ マイクロチャンネル２８がＢＲＤ
Ｙ＿Ｌの代わりにＳＡ＿ＭＣＲＥＴＲＹ＿Ｌを主張す
る。 クロック７ プロセッサ２２がＳＡ＿ＭＣＲＥ
ＴＲＹ＿Ｌを検出し、バス１２を開放する。 クロック８ プロセッサ２２が再びバス１２の
制御をリクエストする。 クロック９−１３ システムバス調停器はプロセッサ
２２によるバス１２のリクエストを無視する。調停器は
信号ＳＡ＿ＭＣＲＥＴＲＹ＿Ｌを受信することにより、
もしもバス１２の制御を与えるとプロセッサ２２がイン
ターフェース２８をアドレス指定することを知る。プロ
セッサ２０およびインターフェースモジュール２８、３
０はメモリモジュール１６、１８またはバス上に駐在す
る他のデバイスへのアクセスのため、バス１２の制御を
許可される。 クロック１４ 入出力バス３２がもはやビジーで
なくなる。インターフェース２８は（高に駆動された）
信号ＭＣ＿ＢＵＳＹ＿Ｌを否定する。 クロック１５ システムバス調停器はＭＣ＿ＢＵ
ＳＹ＿Ｌを検出し、ＰＡＣＫ＿Ｌを主張する。 クロック１６−２０ プロセッサ２２が成功裡にインタ
ーフェース２８にアクセスする。
【００３２】
【効果】以上の説明から、第２の利用不可能なバスに指
向されたトランザクションを含む第１のバス上のデッド
ロックを除去するための簡単な解決法が本発明により与
えられることが理解されよう。そのための新規有用な多
重バス間インターフェースが本発明により与えられた。
それらのインターフェースはビジーバスが別のバス上で
デッドロックを招来することを防止する。
【００３３】また論理回路がコンピュータ内多重バス間
のトランザクションを組織化するビジー信号および再試
行信号を発生するため、バス上でデッドロックが防止さ
れる。
【図面の簡単な説明】
【図１】 コンピュータシステムに供するスケーラブル
システムアーキテクチャのブロック線図である。
【図２】 図１のマイクロチャンネルインターフェース
モジュール２８内に含まれるアドレス指定および調停論
理回路のブロック線図である。
【図３】 本発明に基づく再試行方法のタイミング図で
ある。
【符号の説明】
１２、１４ システムバス ２０、２２、２４、２６ プロセッサモジュール ２８、３０ マイクロチャンネルインターフェースモジ
ュール ３２ 一次マイクロチャンネル ３４−４０ マイクロバスユニット ４２ 二次マイクロチャンネル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エドワード エイ．マクドナルド アメリカ合衆国 29072 サウス カロラ イナ、レキシントン、メドウ ウッド ド ライブ 164 (72)発明者 ジーン エフ．ヤング アメリカ合衆国 29073 サウス カロラ イナ、レキシントン、スウィート スプリ ングス ロード 3412 (72)発明者 クレイグ エイ．ウォールラス アメリカ合衆国 29642 サウス カロラ イナ、イーズリ、フェアファックス ロー ド 205 (72)発明者 ジェイムズ エム．オティンガー アメリカ合衆国 29210 サウス カロラ イナ、コロンビア、ズィマールクレスト 716、アパートメント 3803 (72)発明者 マーティー ディー．ミラー アメリカ合衆国 54016 ウイチタ、ハド ウォン、1020 ハイウェイ 35 Ｆターム(参考） 5B061 BB14 FF04 GG06 GG13 QQ02 RR03

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 第１のバスに接続された複数のバスマス
    タと、前記第１のバスに接続され利用可能又は利用不能
    の状態を示す第２のバスと、前記第１のバスにアクセス
    するバスマスタを制御するバス調停器とを含むコンピュ
    ータシステムにおいて、 前記第２のバスの前記状態を読み取るステップと、 前記第１のバスを制御する複数のバスマスタのうち第１
    のバスマスタが前記第２のバスを利用できない状態にあ
    るとき、前記第２のバスをアドレスする際に再試行信号
    を発生するステップと、 前記再試行信号を受け、前記第１のバスの制御を放棄す
    る前記第１のバスマスタに対して前記再試行信号を供給
    するステップと、 前記第１のバスマスタを前記調停器に対し識別するステ
    ップと、 前記第２のバスが利用不能の状態にあるときビジー信号
    を発生し、該ビジー信号を前記調停器に供給し、該調停
    器は前記ビジー信号を受信している間、前記第１のバス
    マスタを前記第１のバスの制御のための調停から妨げる
    ステップと、の各ステップを有することを特徴とするコ
    ンピュータシステムにおけるバスの利用方法。
  2. 【請求項２】 前記ビジー信号の終了後、前記第１のバ
    スの制御を前記第１のバスマスタに与えるステップ、を
    さらに有することを特徴とする請求項１に記載のバスの
    利用方法。
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