JPH0652096A

JPH0652096A - データ処理システム内でアービタを用いてバス仲裁を実行する方法および装置

Info

Publication number: JPH0652096A
Application number: JP5065996A
Authority: JP
Inventors: William C Moyer; ウィリアム・シー・モイヤー; James B Gullette; ジェイムズ・ビー・ガレット; Michael J Garcia; マイケル・ジェイ・ガルシア
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1992-03-04
Filing date: 1993-03-03
Publication date: 1994-02-25
Also published as: EP0559408A1; EP0559408B1; DE69320508T2; DE69320508D1; US5416910A

Abstract

(57)【要約】（修正有）【目的】データ処理システムで複数のバス・マスター
が公平にアクセスできる方法を提供する。【構成】アービタ１４を用いバス仲裁プロトコルを実
行するデータ処理システム１０は、複数のバスマスタ１
２，１６を有する。アービタ１４は、リクエスト・バス
・マスタからのバスリクエストを検出し、バス許可で応
答し、リクエストバスマスタに対し、アービタがリクエ
ストバスマスタを共有バス２０のバスマスタ当選者とし
て選択したことを知らせる。リクエスト・バス・マスタ
は、共有信号をモニタして、現在のバスマスタが共有バ
ス２０の所有権を解放したことを判定する。リクエスト
・バス・マスタが共有バスの所有権を得ると、バストラ
ンザクションの開始後に１クロック期間の間バスリクエ
スト信号を非能動状態にする。これによりアービタ１４
は次のバスマスタ当選者を選択することができるので、
あるバスマスタが共有バス２０を専有することはない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、データ処理シ
ステムに関する。さらに詳しくは、バス仲裁（バス・ア
ービトレーション）を実行するデータ処理システムに関
する。

【０００２】

【従来の技術と発明が解決しようとする課題】オンチッ
プ・キャッシュまたはパイプライン化された入力／出力
（Ｉ／Ｏ）ユニット（たとえば命令シーケンサ，ロード
／記憶ユニット）をもつ現在の高性能データ・プロセッ
サは、外部のメモリ・システムに対するアクセスに関し
て複数の独立した内部リクエストを発する可能性を有す
る。パッケージのピン数の制約により、これらのデータ
・プロセッサ資源はすべて、単独のバス・インターフェ
ース・ユニット（ＢＩＵ）を介して外部メモリにアクセ
スしなければならない。ＢＩＵでは任意のときに、複数
の独立した内部リクエストが現れることがあるので、デ
ータ・プロセッサは、どの内部リクエストを選択してシ
ステム・バスにアクセスするかを決定するための内部バ
ス仲裁スキームを必要とする。１台以上のデータ・プロ
セッサがバス・マスタとなることができる多重マスタ・
システムにおいては、バス仲裁プロトコルにより、どの
データ・プロセッサ（群）がバス・マスタになるかが決
定される。通常、これらの多重システムでは、外部アー
ビタ（arbiter: 仲裁装置）がバス仲裁を制御し、各デ
ータ・プロセッサは、バス仲裁信号を用いて、アービタ
から共有外部メモリに対するアクセスをリクエストす
る、外部仲裁プロトコルを採用している。

【０００３】たとえば、集中化された３配線仲裁プロト
コルにおいては、データ・プロセッサにより用いられる
３つの主要な制御信号は、バス・リクエスト（ＢＲ＊）
出力，バス許可（bus grant: ＢＧ＊）入力およびバス
使用中（bus busy: ＡＢＢ＊）入力／出力である（＊は
低能動信号を表す）。仲裁プロトコルを用いることによ
り、仲裁をバスの活動に重複させることができる。従っ
て、潜在的バス・マスタからのそれぞれのＢＲ＊信号を
介したリクエストは、現在のバス・トランザクションに
重複することができ、バスの所有権の移動（バスのハン
ドオフ）は、（ＢＧ＊）信号を与える外部アービタと、
ＡＢＢ＊信号を与える現在のバス・マスタとにより制御
される。このため、第１データ・プロセッサは、内部バ
ス・リクエストが保留の場合にはいつでも、ＢＲ＊信号
をアサートすることによりアービタからバスをリクエス
トする。アービタによって（ＢＧ＊信号を介して）アー
ビタがデータ・プロセッサを次のバス・マスタとして選
択したことが示され、第１データ・プロセッサがアドレ
ス・バスが使用中で内と判定するまで、第１データ・プ
ロセッサは、ＢＲ＊信号のアサートを続ける。従って、
アービタが第１データ・プロセッサのＢＧ＊信号をアサ
ートすると、第１データ・プロセッサはバス使用中（Ａ
ＢＢ＊）信号をモニタして、前の（代替の）マスタのバ
ス・サイクルがいつ終了したかを判定する。ＡＢＢ＊信
号が代替マスタによりニゲートされると、第１データ・
プロセッサはＡＢＢ＊信号をアサートして、バスの所有
権を示し、バス・サイクルを開始する。

【０００４】バス・サイクルが開始されると、第１デー
タ・プロセッサは、別の内部バス・リクエストが保留に
なっていればＢＲ＊をアサートし続け、アクセスがもう
必要なければ、ＢＲ＊信号をニゲートする。このよう
に、オンチップのハーバード・アーキテクチャ（Harvar
d architecture）と共に仲裁プロトコルを用いるデータ
・プロセッサは、外部バスのアクセスに対して独立した
重複する内部リクエストを発生することができる。内部
バス・リクエストは、命令側とロード／記憶側の両方か
ら同時に発生することができる。あるいは、命令側がす
でに外部バスの所有者であって、外部バス命令の取り出
しを実行している間に、内部リクエストはロード／記憶
側から発生することもできるし、この逆も有り得る。い
ずれの場合も、外部アービタに対して保留中の内部リク
エストをできるだけ速く発して、現在のバス・マスタと
の仲裁重複を利用できるようにすることが望ましい。

【０００５】一般に、多重マスタ・システムは、ある１
つのバス・マスタが外部バスを専有することを防ぐため
に、ある種の「公正」仲裁プロトコルに依存する。通常
の公正プロトコルは、アービタが複数の潜在的バス・マ
スタからリクエストを受けたときに、各バス・マスタを
１個のバス・トランザクションに制限している。基本的
には、アービタは、円卓状に各マスタに番を与える。し
かし、特定のバス・トランザクション（たとえば読み出
し−修正書き込み）は個別に実行できるようにすること
が望ましい。データ・プロセッサは、複数の独立して発
生された内部バス・リクエストを有するので、場合によ
っては、データ・プロセッサの外部バス・リクエスト
（ＢＲ＊）信号がずっとアサートされたままになること
もある。その結果、特定のバス・トランザクションを個
別に実行するためには、公正外部アービタは、ＢＲ＊信
号だけでなく、外部バスから来た他の制御信号をもモニ
タしなければならないことがある。論理が複雑になり、
ピン数の制約があることから、このような公正アービタ
の実現は困難で問題が多い。

【０００６】

【課題を解決するための手段】本発明は、１つの形態に
おいては、アービタを用いてバス仲裁プロトコルを実行
するデータ処理システムおよびその方法により構成され
る。データ処理システムは、所定の数のバス・マスタを
有し、それぞれのバス・マスタは、所定の数の共有バス
に結合されている。アービタは、前記の所定の数のバス
・マスタのそれぞれに結合されて、バス所有権の割付を
制御する。アービタは、第１リクエスト・バス・マスタ
によるバス・リクエスト信号の能動化を検出し、それに
応答してバス許可信号を送る。バス許可信号は、第１リ
クエスト・バス・マスタに対して、アービタがその第１
リクエスト・バス・マスタを第１バス・マスタ当選者
（bus master elect）として選択したことを通知する。
第１リクエスト・バス・マスタは、共有信号ラインをモ
ニタして、現在のバス・マスタによるバス使用中信号の
非能動化を検出する。バス使用中信号の非能動化によ
り、第１リクエスト・バス・マスタに、現在のバス・マ
スタが第１共有バスの所有権を解放したことが知らされ
る。第１リクエスト・バス・マスタは、所定のクロック
期間の間バス・リクエスト信号を非能動化して、その後
で第１共有バスの所有権を得る。クロック期間中バス・
リクエスト信号が非能動化されることにより、アービタ
は新しいバス・マスタ当選者を選択することができ、そ
れにより現在のバス・マスタが第１共有バスを専有する
ことを防ぐ。

【０００７】本発明は、以下の詳細な説明と、添付の図
面とにより、当業者には理解されるだろう。

【０００８】

【実施例】「アサート(assert)」および「アサーション
(assertion) 」という言葉は、信号または類似の装置を
論理的に真（能動）の状態にする際に用いられ、それに
対して「ニゲート(negate)」および「ニゲーション(neg
ation)」という言葉は、信号またはその他の装置を論理
的に偽（非能動）の状態にする場合に用いる。アスタリ
スク記号は、相補信号を示すために用いられる。たとえ
ば、バス・リクエスト＊（BUS REQUEST*）は、バス・リ
クエスト（BUS REQUEST ）信号の相補論理状態の信号を
示す。

【０００９】図１には、本発明による多重マスタ・デー
タ処理システム１０の好適な実施例が示される。このシ
ステムでは、公正プロトコルの実現を簡単にする集中化
された仲裁システムを用いている。図示された形態にお
いては、アドレス・バス２０，データ・バス２２および
転送制御信号ライン２４が、データ・プロセッサ（Ｄ
Ｐ）１２と他のバス・マスタ−−ここでは代替バス・マ
スタ（ＡＢＭ）１６として単数で示されている−−とに
結合され、それらにより共有されて、外部メモリ・シス
テム１８にアクセスする。転送制御信号は、バス・マス
タ群（ＤＰ１２および代替バス・マスタ１６）とメモリ
・システム１８との間の基本的な初期接続（ハンドシェ
ーク）部となっている。図１に示されるように、アービ
タ（仲裁装置）１４がデータ・プロセッサ１２と代替バ
ス・マスタ１６とに結合され、共有されているアドレス
・バス２０の所有権の割付を制御する。基準クロック発
生器１１は、バス・マスタ群（データ・プロセッサ１２
および代替バス・マスタ１６），アービタ１４およびメ
モリ・システム１８にクロック（ＣＬＫ）信号を与え
る。システム１０においては、データ・プロセッサ１２
は内部のハーバード・アーキテクチャを用いており、Ｃ
ＰＵコア３０内の命令シーケンサ（図示せず）が命令キ
ャッシュ・メモリ管理ユニット（コード・キャッシュ：
CODE CACHE ）３２から命令を取り出し、ＣＰＵコア３
０内のロード／記憶ユニット（図示せず）がデータ・キ
ャッシュ・メモリ管理ユニット（データ・キャッシュ：
DATA CACHE ）３４に対するデータの読み／書きを実行
する。コード・キャッシュ３２およびデータ・キャッシ
ュ３４は、いずれも内部バス・リクエスト信号を発生
し、外部のメモリに対するアクセスが必要なときには、
この信号を用いてバス・インターフェース・ユニット
（ＢＩＵ）３６に知らせる。

【００１０】従来、データ処理システムは、保有された
あるいは接続されたバス・インターフェースを内蔵して
おり、それによってデータ・プロセッサは、トランザク
ションが終了するまで、アドレス・バスおよびデータ・
バスの両方に対して所有権を保持している。本発明によ
り、システム１０は公正仲裁プロトコルを用いており、
これによりアービタ１４は、アドレス・バス２０のリク
エスト・マスタに対する割付を制御することができる。
本発明の好適な実施例においては、システム１０は複数
のバス・マスタを採用しているが、分割バス・トランザ
クション（split bus transaction ）には対応しない。
その結果、データ・バス２２は、連続的にバス・マスタ
に対して許可され、仲裁はアドレス・バス２０の支配権
についてのみ要求される。それぞれの潜在的バス・マス
タ（データ・プロセッサ１２または代替バス・マスタ１
６）は、それぞれ独立したバス・リクエスト出力信号Ｂ
Ｒ₁ ＊およびＢＲ₂ ＊と、それぞれ独立したバス許可入
力信号ＢＧ₁ ＊およびＢＧ ₂ ＊とを有し、これらはアド
レス・バスの仲裁の実行に用いられる。好適な実施例に
おいては、アドレス・バス使用中（ＡＢＢ＊）信号ライ
ンは、仲裁バス２８を介してバス・マスタ群により共有
される。従って、双方向のＡＢＢ＊信号は、現在のアド
レス・バス・マスタによりアサートされ、潜在的バス・
マスタはアドレス・バス２０の所有権を得るのを待たな
ければならないことを示す。

【００１１】本発明により、潜在的バス・マスタは、自
分のバス・リクエスト信号をアサートして、アドレス・
バス２０の支配権をリクエストする。バス許可信号が外
部アービタ１４により用いられ、バス・リクエストに応
答してアドレス・バス２０の支配権を許可する。従っ
て、アービタ１４は、複数の潜在的バス・マスタ（すな
わちデータ・プロセッサ１２，代替バス・マスタ１６）
のそれぞれからのＢＲ＊信号を検査して、１つのマスタ
のＢＧ＊入力信号だけをアサートする。ＢＧ＊入力信号
がアービタ１４によりアサートされたマスタを、「マス
タ当選者（master-elect）」と呼ぶ。マスタ当選者が制
御を得るには、現在のバス・マスタがアドレス・バス２
０の所有権を解放するまで待たねばならない。前述のよ
うに、現在のバス・マスタは、ＡＢＢ＊をアサートする
ことにより、アドレス・バス２０の所有権を示す。バス
・トランザクションが終了すると、現在のバス・マスタ
は、１回のクロック・バス・ハンドオフ中にＡＢＢ＊信
号をニゲートおよび解放する。マスタ当選者は、そのＢ
Ｇ＊信号がアサートされ、ＡＢＢ＊信号がニゲートされ
て、アドレス・バス２０が使用中でないことを示してい
る場合に限り、アドレス・バス２０の所有権を得る。従
って、潜在的バス・マスタはＡＢＢ＊信号を用いて、Ｂ
Ｇ＊入力信号を「認定」する。このように、ＡＢＢ＊
は、現在のバス・マスタの出力信号であり、すべての潜
在的バス・マスタに対する入力である。

【００１２】図２に示されるのは、本発明による公正バ
ス仲裁プロトコルの動作の一例を示すタイミング図４０
である。図２においては、信号の影になっている部分は
「関係のない」状態を示す。バス・トランザクション
（ＣＬＫ０）を開始する前に、潜在的バス・マスタは、
アービタ１４からアドレス・バス２０の所有権をリクエ
ストしなければならず、バス仲裁は現在のマスタがバス
保有期間を終了する前に始めることができる。従って、
第１クロック期間（ＣＬＫ１）の立ち上がり端におい
て、アービタ１４はＢＲ₁ ＊がデータ・プロセッサ１２
によりアサートされたことを確認し、ＢＧ₁ ＊信号をア
サートすることにより応答する。第２クロック期間（Ｃ
ＬＫ２）の立ち上がり端において、現在のバス・マスタ
は、ＡＢＢ＊信号をニゲートすることによりアドレス・
バス２０を解放する。データ・プロセッサ１２は、ＢＧ
₁ ＊信号のアサーションとＡＢＢ＊信号のニゲーション
とを検出して、それにより、認定されたバス許可が受け
取られたと判定する。分割することのできないバス・ト
ランザクション（すなわち読み出し−修正−書き込み）
の場合を除き、バス・マスタは常に、認定されたバス許
可を受け取った後バス・トランザクションの開始時に、
１回の（「デッド」）クロック期間の間バス・リクエス
ト信号をニゲートする。従って、図２に示されるよう
に、認定されたバス許可を受け取ると、データ・プロセ
ッサ１２はリクエストされたバス・アクセスに対するア
ドレス（たとえばＡ３１：Ａ０）をバス２１を介してア
ドレス・バス２０に移動させ、ＢＲ₁ ＊信号をニゲート
する。データ・プロセッサ１２がＢＲ₁ ＊信号を１クロ
ックだけニゲートすることにより、アービタ１４はデー
タ・プロセッサ１２のバス許可信号（ＢＧ₁ ＊）を「公
正に」ニゲートして、新しいマスタ当選者を選択するこ
とができる。データ・プロセッサ１２は、１クロックの
間転送開始（ＴＳ＊）信号もアサートして、アドレス・
バス２０上に有効アドレスおよび属性があることを示
す。

【００１３】第３クロック（ＣＬＫ３）の立ち上がり端
において、アービタ１４は、ＢＲ₁＊信号のニゲーショ
ンと代替バス・マスタ１６によるＢＲ₂ ＊信号のアサー
ションとを検出し、アービタ１４は、ＢＧ₁ ＊信号をニ
ゲートし、ＢＧ₂ ＊信号をアサートすることにより応答
する。ＢＧ₂ ＊信号をアサートすることにより、アービ
タ１４は、代替バス・マスタ１６が新しいマスタ当選者
になることを選択する。図２に示されるように、第４ク
ロック期間（ＣＬＫ４）の立ち上がり端において、デー
タ・プロセッサ１２は、ＡＢＢ＊信号を１クロック・バ
ス・ハンドオフ期間の間ニゲートおよび解放することに
よりそのバス保有期間を終了する。第５クロック期間
（ＣＬＫ５）の立ち上がり端において、代替バス・マス
タ１６は、ＢＧ₂ ＊信号のアサーションとＡＢＢ＊信号
のニゲーションとを検出し、それにより認定されたバス
許可が受け取られたと判定する。認定されたバス許可の
検出に応答して、代替バス・マスタ１６はＡＢＢ＊信号
をアサートし、バス転送を開始して、１回の「デッド」
クロック期間の間ＢＲ₂ ＊信号をニゲートする。ただし
リクエストされたバス・トランザクションが分割可能な
ものであることが前提である。

【００１４】一定の環境では、現在のバス・マスタは機
能的に関連性をもつ複数の転送を要求することができ
る。たとえば、読み出し−修正−書き込みサイクルの場
合、現在のマスタ（データ・プロセッサ１２）は、第１
の固定されたトランザクション（読み出し）の間ずっと
ＢＲ₁ ＊信号をアサートしたままにする。外部アービタ
１４は、図２に示されるようにＢＲ₁ ＊デッド・クロッ
クが見えないので、アービタ１４はＢＧ₁ ＊信号を削除
せず、そのため動作の読み出し部分（前半）の間はマス
タ当選者は選択されない。動作の後半（書き込み部分）
の間は、ＢＲ₁ ＊ニゲーション・クロックがあるので、
アービタ１４は、新しいマスタ当選者のためのバス許可
（たとえばＢＧ₂ ＊）信号をアサートする。その結果、
データ・プロセッサ１２（現在のマスタ）がＡＢＢ＊信
号をニゲートすることによりアドレス・バスを解放する
と、代替バス・マスタ１６（マスタ当選者）がアドレス
・バス２０の所有権を得る。この動作により、読み出し
−修正−書き込み動作の不可分性が保証される。

【００１５】共有バスを用いているデータ処理システム
においては、バス帯域幅が大きくなるので、これらのシ
ステムは、分割トランザクションまたはパイプライン化
されたメモリを用いてバスの処理能力を最大限にするこ
とが多い。分割システムにおいては、アドレスおよび転
送属性は、バス上の適切なメモリ・モジュールに局部的
にラッチされる。次にバス・マスタは、アドレス・バス
を解放して、他のマスタがトランザクションを開始する
ことができるようにする。読み出し動作の場合は、メモ
リ・システムはデータを適切なマスタに戻す。一方書き
込みトランザクションの場合は、データはアドレスと共
にラッチされるか、あるいはメモリ・システムに書き込
めるようになるまで、データ転送が延期される。

【００１６】本発明の代替の実施例においては、システ
ム１０は、アドレス・バスとデータ・バスとに関して別
々の仲裁機能を有し、これらのバスの割付が分割され
て、パイプライン化されたバス・トランザクションまた
は分割トランザクション・バスが可能になる。本発明の
公正仲裁プロトコルを、分割トランザクション・バスを
採用しているデータ処理システムに用いることもでき
る。従って、代替の実施例においては、データ・プロセ
ッサ１２と代替バス・マスタ１６とは、アドレス・バス
２０とデータ・バス２２の両方の支配権に関して別々に
仲裁しなければならない。代替の実施例においては、分
割トランザクションではそれぞれのバス・マスタへの入
力となる別々のデータ・バス許可（ＤＢＧ＊）信号と、
データ・バス使用中（ＤＢＢ＊）信号ラインを用いるこ
とが必要になる。従って、双方向ＤＢＢ＊信号は仲裁バ
ス２８を介して、バス・マスタ群により共有される。も
う一度図１を見ると、メモリ・システム１８は、ＤＢＧ
＊信号をアサートして、前述の方法で現在のマスタとマ
スタ当選者との間のデータ・バスのハンドオフを制御す
る。その後マスタ当選者は、データ・バスが使用中でな
い印（すなわちＤＢＢ＊のニゲーション）と、アサート
されたＤＢＧ＊（ここでは「認定されたバス許可」と示
される）とを受け取るまで待つことになる。認定された
データ・バス許可を受け取った後で、マスタ当選者はＤ
ＢＢ＊信号をアサートし、それによりデータ・バスの所
有権を得てデータの転送を開始する。

【００１７】従って、本発明の代替の実施例により、ア
ービタ１４はデータ・バス２２の割付を無条件に制御す
る。前述のように、リクエスト・バス・マスタ（すなわ
ちデータ・プロセッサ１２）がそのバス・リクエスト信
号（ＢＲ₁ ＊）をアサートするときはいつでも、リクエ
スト・バス・マスタはアドレス・バス２０の所有権に関
して仲裁する。アドレス・バス２０の所有権を獲得する
と、データ・プロセッサ１２はＴＳ＊信号をアサートし
て、アドレス・バス２０上に有効アドレスが存在するこ
とを示す。基本的には、ＴＳ＊信号は絶対的な１クロッ
ク・データ・バス・リクエスト信号として機能する。デ
ータの転送の用意が整うと、メモリ・システム１８はＤ
ＢＧ＊信号をアサートする。このようにメモリ・システ
ム１８は、データ・バス２２の所有権を直接的に制御し
て、アービタ１４はアドレス・バス２０の所有権を直接
的に制御する。

【００１８】従って本発明により、データ処理システム
１０のバス・インターフェース・プロトコルは、一定の
仲裁制御信号（すなわちＡＢＢ＊，ＤＢＢ＊）が、集合
的に仲裁バス２８（図１）を構成する共通バス信号ライ
ンを介して、バス・マスタ群（データ・プロセッサ１２
および代替バス・マスタ１６）間で共有されることを必
要とする。共有出力バス・バッファ（図示せず）によ
り、それぞれのバス・マスタ、すなわちデータ・プロセ
ッサ１２と代替バス・マスタ１６とは、バスを争わずに
共通バス信号（たとえばＡＢＢ＊）を駆動することがで
きる。好適な実施例においては、各バス・マスタ、すな
わちデータ・プロセッサ１２と代替バス・マスタ１６と
は、バッファを高インピーダンス状態に入れないうちに
共有信号を能動的にニゲートするように設計された特殊
な出力バッファをもつ。たとえば、低能動ＡＢＢ＊信号
は、現在のマスタ（たとえばデータ・プロセッサ１２）
によりアサートされて、アドレス・バスの所有権を示
す。データ・プロセッサ１２がバスの所有権を放棄する
と、ＡＢＢ＊信号出力ドライバを高インピーダンス状態
において、外部のプルアップ抵抗がＡＢＢ＊信号をニゲ
ートして、他のマスタが所有権を得られるようにする。
基本的には、外部のプルアップ抵抗は、バス・マスタが
ない場合に共有信号をニゲートされた状態に維持するた
めの「維持装置」として機能する。

【００１９】このように、本発明により、データ処理シ
ステム１０は、複数のバス・マスタ（データ・プロセッ
サ１２および代替バス・マスタ１６）が、共有されてい
るアドレス・バスおよびデータ・バス２０，２２に対し
てそれぞれ公平にアクセスできる方法で、アービタ１４
（*1）を採用している。現在のバス・マスタ（たとえば
データ・プロセッサ１２）により、１回の「デッド」ク
ロック期間の間独立したバス・リクエスト信号（ＢＲ₁
＊）がニゲートされることにより、アービタ１４（*1）
は、現在のバス・マスタによる現在のバス・トランザク
ションが終了した時点で新しいバス・マスタ当選者（す
なわち代替バス・マスタ１６）が共有アドレス・バス２
０の所有権を得るように「公正に」選択することができ
る。独立バス・リクエスト信号（すなわちＢＲ₁ ＊）は
１回の「デッド」クロック・サイクルの間ニゲートされ
るので、アービタ１４は新しいバス・マスタ当選者のた
めの新しい独立バス許可信号（すなわちＢＧ₂ ＊）を自
由にアサートすることができる。次に新しいバス・マス
タ当選者は、共有信号ライン（ＡＢＢ＊）をモニタし
て、現在のバス・マスタが共有バスの所有権を解放した
ことを判定する。同様に、新しいバス・マスタ当選者
（代替バス・マスタ１６）は、共有アドレス・バス２０
の所有権を得て、バス・トランザクションの開始後に１
クロック期間の間独立バス・リクエスト信号（ＢＲ₂
＊）を非能動状態にするが、これによりアービタ１４は
別のバス・マスタ当選者を選択することができる。従っ
て、本発明は、いずれかのバス・マスタが共有バスを専
有することを防ぐ。

【００２０】本発明は、好適な実施例に関して説明され
たが、さまざまな方法で実行できることは当業者には明
白であろう。たとえば、図示された形態においては、ア
ービタ１４は立ち上がりクロック端上でバス・リクエス
ト信号のトランザクションに応答する同期状態装置であ
る。アービタ論理がシステム１０のタイミング要件（た
とえば１クロック仲裁）に充分対応できるほど速けれ
ば、アービタ１４を非同期に実現することができること
は、当業者には明白であろう。従って、添付の請求項に
より、本発明の精神と範囲とに入るすべての修正を包含
するものとする。

【図面の簡単な説明】

【００２１】

【図１】本発明によりバス仲裁を実行するデータ処理シ
ステムのブロック図である。

【００２２】

【図２】図１のシステムに関連し、本発明による公正な
バス・リクエスト機構を内蔵するバス仲裁プロトコルの
タイミング図である。

【００２３】

【符号の説明】

１０データ処理システム１１基準クロック１２，１６バス・マスタ１８メモリ・システム２０，２２，２４，２８バス３０ＣＰＵコア３２データ・キャッシュ３４コード・キャッシュ３６バス・インターフェース・ユニット

───────────────────────────────────────────────────── フロントページの続き (72)発明者ジェイムズ・ビー・ガレットアメリカ合衆国テキサス州オースティン、アパートメント385、スパイグラス1781 (72)発明者マイケル・ジェイ・ガルシアアメリカ合衆国テキサス州オースティン、アパートメント804、ブラフ・スプリングス・ロード6503

Claims

【特許請求の範囲】

【請求項１】それぞれが所定の数の共有バス（２０，
２２，２４，２６）に結合された所定の数のバス・マス
タ（１２，１６，１７）を有するデータ処理システム
（１０）において、前記の所定の数のバス・マスタ（１
２，１６，１７）のそれぞれに結合されたアービタ（１
４）を用いて、バスの所有権の割付を制御するためにバ
ス仲裁プロトコルを実現する方法であって：第１リクエ
スト・バス・マスタによる第１制御信号の能動化を検出
し、それに応答して、前記アービタ（１４）を介して第
２制御信号を設ける段階であって、前記第２制御信号が
前記第１リクエスト・バス・マスタに対して、前記アー
ビタ（１４）が前記第１リクエスト・バス・マスタを第
１バス・マスタ当選者として選択したことを知らせる段
階；現在のバス・マスタによる第３信号の非能動化を検
出する段階であって、前記第３制御信号の前記非能動化
が、前記第１リクエスト・バス・マスタに対して、前記
の現在のバス・マスタが第１共有バスの所有権を解放し
たことを知らせる段階；および前記第１リクエスト・バ
ス・マスタが前記第１共有バスの所有権を得る前に、所
定のクロック期間の間、前記第１リクエスト・バス・マ
スタを介して、前記第１制御信号を非能動化して、それ
により前記アービタが新しいバス・マスタ当選者を選択
することができるようにする段階；によって構成される
ことを特徴とする方法。
【請求項２】所定の数の共有バス（２０，２２，２
４，２６）に結合された所定の数のバス・マスタ（１
２，１６，１７）を有するデータ処理システム（１０）
において、前記の所定の数のバス・マスタ（１２，１
６，１７）のそれぞれに結合されたアービタ（１４）を
用いて、バスの所有権の割付を制御するためにバス仲裁
プロトコルを実現する方法であって：第１リクエスト・
バス・マスタからの前記アービタ（１４）に対する第１
制御信号をアサートして、前記アービタ（１４）に対し
て、第１リクエスト・バス・マスタが第１共有バス上の
バス・トランザクションをリクエストしていることを知
らせる段階；前記第１制御信号のアサーションの検出に
応答して、前記第１リクエスト・バス・マスタに対して
前記アービタ（１４）から第２制御信号を送り、それに
よって、前記第１リクエスト・バス・マスタに対して、
前記アービタが前記第１リクエスト・バス・マスタをバ
ス・マスタ当選者として選択したことを知らせる段階；
現在のバス・マスタにより制御される第３制御信号をモ
ニタして、前記第１リクエスト・バス・マスタが、前記
の所定の数のバスのうちの必要な１つが、前記バス・マ
スタ当選者により使用可能な状態であることを判定する
ことができるようにする段階であって、前記の現在のバ
ス・マスタが、前記の所定の数のバスのうち前記の必要
な１つが使用可能な状態にあることを示すときに、前記
バス・マスタ当選者がバスの所有権を獲得する段階；お
よび前記バス・トランザクションが開始された後で、第
１リクエスト・バス・マスタからの前記第１制御信号
を、所定のクロック期間の間ニゲートして、前記アービ
タが新しいバス・マスタ当選者を選択することができる
ようにする段階；によって構成されることを特徴とする
方法。
【請求項３】バス仲裁を実行して、所定の数の共有バ
ス（２０，２２，２４，２６）のそれぞれに関してバス
の所有権の割付を制御するデータ処理システム（１０）
であって：複数の独立したバス・リクエスト信号のそれ
ぞれのアサーションを検出し、それに応答して、複数の
独立したバス許可信号のそれぞれを選択的にアサートす
る第１手段（１４）；前記第１手段（１４）と前記の所
定の数の共有バス（２０，２２，２４，２６）のそれぞ
れとに結合された第２手段（１２）であって、最初に第
１共有バスの第１バス・マスタになる前記第２手段（１
４）；および前記第１手段（１４）と前記の所定の数の
共有バス（２０，２２，２４，２６）のそれぞれとに結
合された第３手段（１６）であって、前記第３手段は、
前記第１手段（１４）から第１独立バス許可信号が受け
取られたことに応答して、第１独立バス・リクエスト信
号をアサートし、バス使用中信号をモニタすることによ
り、前記第１共有バス上のバス・トランザクションをリ
クエストし、前記第３手段（１６）は、前記バス使用中
信号が前記第１共有バスが使用可能な状態になったとき
に前記第１共有バスの新しいバス・マスタとなり、前記
バス・トランザクションの開始後に所定のクロック期間
の間、前記第１独立バス・リクエスト信号をニゲートし
て、それにより、前記第１手段（１４）が前記第１独立
バス許可信号をニゲートし、第２独立バス許可信号をア
サートして、前記第１共有バスに対して新しいバス・マ
スタを選択することができるようにする前記第３手段
（１６）；によって構成されることを特徴とするデー
タ処理システム（１０）。