JP2001331442A - システムバス競合制御装置及びそれに用いるシステムバス競合制御方式 - Google Patents
システムバス競合制御装置及びそれに用いるシステムバス競合制御方式Info
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- JP2001331442A JP2001331442A JP2000092750A JP2000092750A JP2001331442A JP 2001331442 A JP2001331442 A JP 2001331442A JP 2000092750 A JP2000092750 A JP 2000092750A JP 2000092750 A JP2000092750 A JP 2000092750A JP 2001331442 A JP2001331442 A JP 2001331442A
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Abstract
(57)【要約】
【課題】 システム伝送効率を向上させ、システム性能
アップを図ることが可能なシステムバス競合制御装置を
提供する。 【解決手段】 リクエスト受付部３１はバスマスタから
のバス獲得要求信号を保持し、グラント出力・調停部３
２はその保持されたバス獲得要求信号からバス獲得獲得
許可信号を生成する。バス獲得時間監視タイマ部３３は
システムバス上のトランザクション情報を認識し、同一
バスマスタが獲得し続ける時間を監視する。バスマスタ
レジスタ部３４はプロセッサバスに接続されてオペレー
ティングシステムからアクセス自在となっており、特定
のバスマスタからのバス獲得要求信号の制御（バスマス
タのリクエスト特定化）を行う。低速バスマスタアクセ
ス認識部３５は低速バスマスタへのアクセスがあった場
合にその状態を一時的に保持し、プロセッサバス上にト
ランザクションの中断を要求する。
アップを図ることが可能なシステムバス競合制御装置を
提供する。 【解決手段】 リクエスト受付部３１はバスマスタから
のバス獲得要求信号を保持し、グラント出力・調停部３
２はその保持されたバス獲得要求信号からバス獲得獲得
許可信号を生成する。バス獲得時間監視タイマ部３３は
システムバス上のトランザクション情報を認識し、同一
バスマスタが獲得し続ける時間を監視する。バスマスタ
レジスタ部３４はプロセッサバスに接続されてオペレー
ティングシステムからアクセス自在となっており、特定
のバスマスタからのバス獲得要求信号の制御（バスマス
タのリクエスト特定化）を行う。低速バスマスタアクセ
ス認識部３５は低速バスマスタへのアクセスがあった場
合にその状態を一時的に保持し、プロセッサバス上にト
ランザクションの中断を要求する。
Description
【０００１】
【発明の属する技術分野】本発明はシステムバス競合制
御装置及びそれに用いるシステムバス競合制御方式に関
し、特に情報処理装置のシステムバス競合制御方式に関
する。
御装置及びそれに用いるシステムバス競合制御方式に関
し、特に情報処理装置のシステムバス競合制御方式に関
する。
【０００２】
【従来の技術】従来、情報処理装置においては、その内
部における情報の伝達手段として主に共通バスが使用さ
れている。すなわち、情報処理装置内部に共通利用を目
的として信号線群（共通バス）を設置し、この信号線群
を個々の装置が時分割で共通に使用している。その際、
共通バスは個々の装置によって時分割で共通に使用する
ことが前提となっているので、それを実現するために各
装置間のバス要求に対して調停を行うための手段を必要
としている。
部における情報の伝達手段として主に共通バスが使用さ
れている。すなわち、情報処理装置内部に共通利用を目
的として信号線群（共通バス）を設置し、この信号線群
を個々の装置が時分割で共通に使用している。その際、
共通バスは個々の装置によって時分割で共通に使用する
ことが前提となっているので、それを実現するために各
装置間のバス要求に対して調停を行うための手段を必要
としている。
【０００３】各装置間のバス要求に対する調停を行う方
法としては、システムの共通バスに接続された個々の装
置からのバス要求を一度全て記憶し、それらの装置に予
め付与されている優先順位の中で一番優先度が高い装置
に共通バスの使用権を与え、その共通バスの使用が終る
と、再度個々の装置からのバス要求を受付けるという固
定優先順位方式がある。
法としては、システムの共通バスに接続された個々の装
置からのバス要求を一度全て記憶し、それらの装置に予
め付与されている優先順位の中で一番優先度が高い装置
に共通バスの使用権を与え、その共通バスの使用が終る
と、再度個々の装置からのバス要求を受付けるという固
定優先順位方式がある。
【０００４】また、システムの共通バスに接続された個
々の装置からのバス要求を一度全て記憶するが、それら
の装置全てに対して優先順に共通バスの使用権を与え、
全ての装置が共通バスの使用を終えた後に、再度個々の
装置からのバス要求を受付けるという回転優先順位方式
がある。
々の装置からのバス要求を一度全て記憶するが、それら
の装置全てに対して優先順に共通バスの使用権を与え、
全ての装置が共通バスの使用を終えた後に、再度個々の
装置からのバス要求を受付けるという回転優先順位方式
がある。
【０００５】しかしながら、固定優先順位方式では優先
順位の低い装置が共通バスを使用する機会が失われるこ
ととなり、回転優先順位方式では高速な装置の性能を十
分に発揮させることができなくなる。
順位の低い装置が共通バスを使用する機会が失われるこ
ととなり、回転優先順位方式では高速な装置の性能を十
分に発揮させることができなくなる。
【０００６】そこで、特開昭６４−１９４５９号公報に
開示され技術では、基本的に優先度の高いグループの装
置に対してバス使用権を与えるが、優先度の低いグルー
プの装置に対してもある一定期間以上バス要求が保留さ
れた時に、１バスサイクル分のバス使用権を与え、その
後に再度バス要求の受付を行っている。
開示され技術では、基本的に優先度の高いグループの装
置に対してバス使用権を与えるが、優先度の低いグルー
プの装置に対してもある一定期間以上バス要求が保留さ
れた時に、１バスサイクル分のバス使用権を与え、その
後に再度バス要求の受付を行っている。
【０００７】また、特開昭６０−２３８９６２号公報に
開示された技術では、複数ユニットに共通な予約信号が
バス動作期間中に活性化されると、バス動作終了後、所
定時間が経過するまで選択信号の論理値を固定し、選択
されたユニットに対応するバス要求の論理値を選択出力
により反映し、バス動作終了によって非活性状態となっ
たバス要求を所定時間内に再活性化させている。
開示された技術では、複数ユニットに共通な予約信号が
バス動作期間中に活性化されると、バス動作終了後、所
定時間が経過するまで選択信号の論理値を固定し、選択
されたユニットに対応するバス要求の論理値を選択出力
により反映し、バス動作終了によって非活性状態となっ
たバス要求を所定時間内に再活性化させている。
【０００８】さらに、特開平９−２９３０５０号公報に
開示された技術では、バス使用の優先度の低いアダプタ
からのバス要求が待たされている時に、バス使用の優先
度の高いアダプタが自アダプタからのバス要求の送出を
抑止し、この抑止回数を計数するとともに、その計数値
が所定値以上となった時に当該抑止を解除するようにし
ている。
開示された技術では、バス使用の優先度の低いアダプタ
からのバス要求が待たされている時に、バス使用の優先
度の高いアダプタが自アダプタからのバス要求の送出を
抑止し、この抑止回数を計数するとともに、その計数値
が所定値以上となった時に当該抑止を解除するようにし
ている。
【０００９】上記の如く、従来の技術においては、プロ
セッサバスに接続されるプロセッサ、システムバスに接
続されるバスマスタからのバス要求に対する競合調停方
式としては、回転優先順位方式及び固定優先順位方式の
みとなっている。
セッサバスに接続されるプロセッサ、システムバスに接
続されるバスマスタからのバス要求に対する競合調停方
式としては、回転優先順位方式及び固定優先順位方式の
みとなっている。
【００１０】
【発明が解決しようとする課題】上述した従来のシステ
ムバス競合調停方式では、回転優順位方式や固定優先順
位方式であるため、一つのバスマスタが占有している状
態であれば問題のない競合調停が可能であるが、複数の
バスマスタからの要求があった場合、ある一つのバスマ
スタを優先させて動作させたい場合に不都合が生じる。
ムバス競合調停方式では、回転優順位方式や固定優先順
位方式であるため、一つのバスマスタが占有している状
態であれば問題のない競合調停が可能であるが、複数の
バスマスタからの要求があった場合、ある一つのバスマ
スタを優先させて動作させたい場合に不都合が生じる。
【００１１】そこで、本発明の目的は上記の問題点を解
消し、システム伝送効率を向上させることができ、シス
テム性能アップを図ることができるシステムバス競合制
御装置及びそれに用いるシステムバス競合制御方式を提
供することにある。
消し、システム伝送効率を向上させることができ、シス
テム性能アップを図ることができるシステムバス競合制
御装置及びそれに用いるシステムバス競合制御方式を提
供することにある。
【００１２】
【課題を解決するための手段】本発明によるシステムバ
ス競合制御装置は、２つ以上のシステムバスが中継器を
介してプロセッサバスに接続され、前記プロセッサバス
にプロセッサ接続され、前記システムバス上に複数のバ
スマスタが接続される情報処理装置において、前記シス
テムバスの競合制御を行うシステムバス競合制御装置で
あって、前記複数のバスマスタ及び前記プロセッサから
出力されるバス獲得要求信号を保持するリクエスト受付
手段と、前記情報処理装置を動作させるオペレーティン
グシステムからアクセス自在でかつ前記オペレーティン
グシステムから指示される特定のバスマスタへのバス獲
得許可信号の制御を行うバスマスタレジスタ手段と、前
記リクエスト受付手段に保持されたバス獲得要求信号及
び前記バスマスタレジスタ手段の制御を基にバス獲得許
可信号を生成するグラント出力・調停手段とを備えてい
る。
ス競合制御装置は、２つ以上のシステムバスが中継器を
介してプロセッサバスに接続され、前記プロセッサバス
にプロセッサ接続され、前記システムバス上に複数のバ
スマスタが接続される情報処理装置において、前記シス
テムバスの競合制御を行うシステムバス競合制御装置で
あって、前記複数のバスマスタ及び前記プロセッサから
出力されるバス獲得要求信号を保持するリクエスト受付
手段と、前記情報処理装置を動作させるオペレーティン
グシステムからアクセス自在でかつ前記オペレーティン
グシステムから指示される特定のバスマスタへのバス獲
得許可信号の制御を行うバスマスタレジスタ手段と、前
記リクエスト受付手段に保持されたバス獲得要求信号及
び前記バスマスタレジスタ手段の制御を基にバス獲得許
可信号を生成するグラント出力・調停手段とを備えてい
る。
【００１３】本発明によるシステムバス競合制御方式
は、２つ以上のシステムバスが中継器を介してプロセッ
サバスに接続され、前記プロセッサバスにプロセッサ接
続され、前記システムバス上に複数のバスマスタが接続
される情報処理装置において、前記システムバスの競合
制御を行うシステムバス競合制御方式であって、前記複
数のバスマスタ及び前記プロセッサから出力されるバス
獲得要求信号を保持し、その保持したバス獲得要求信号
と前記情報処理装置を動作させるオペレーティングシス
テムから指示される特定のバスマスタへのバス獲得許可
信号の制御とを基にバス獲得許可信号を生成するように
している。
は、２つ以上のシステムバスが中継器を介してプロセッ
サバスに接続され、前記プロセッサバスにプロセッサ接
続され、前記システムバス上に複数のバスマスタが接続
される情報処理装置において、前記システムバスの競合
制御を行うシステムバス競合制御方式であって、前記複
数のバスマスタ及び前記プロセッサから出力されるバス
獲得要求信号を保持し、その保持したバス獲得要求信号
と前記情報処理装置を動作させるオペレーティングシス
テムから指示される特定のバスマスタへのバス獲得許可
信号の制御とを基にバス獲得許可信号を生成するように
している。
【００１４】すなわち、本発明のシステムバス競合制御
装置は、２つ以上のシステムバスが中継器を介して接続
されている情報処理装置内において、システムバス上に
接続されているバスマスタ及びプロセッサバスに接続さ
れているプロセッサが出力するバス獲得要求信号を保持
するリクエスト受付部と、その保持されたバス獲得要求
信号からバス獲得許可信号を生成するグラント出力・調
停部と、情報処理装置を動作させるオペレーティングシ
ステムからアクセス自在となっており、オペレーティン
グシステムから指示された特定のバスマスタに対するバ
ス獲得要求信号の制御を行うバスマスタレジスタ部とを
有している。
装置は、２つ以上のシステムバスが中継器を介して接続
されている情報処理装置内において、システムバス上に
接続されているバスマスタ及びプロセッサバスに接続さ
れているプロセッサが出力するバス獲得要求信号を保持
するリクエスト受付部と、その保持されたバス獲得要求
信号からバス獲得許可信号を生成するグラント出力・調
停部と、情報処理装置を動作させるオペレーティングシ
ステムからアクセス自在となっており、オペレーティン
グシステムから指示された特定のバスマスタに対するバ
ス獲得要求信号の制御を行うバスマスタレジスタ部とを
有している。
【００１５】また、本発明のシステムバス競合制御装置
は、システムバス上のトランザクション情報を認識して
バスマスタがシステムバスを使用する時間を監視するバ
ス獲得時間監視タイマ部を持ち、バス獲得時間監視タイ
マ部の監視結果に応じてグラント出力・調停部からのバ
ス獲得許可信号の出力を中断させる。
は、システムバス上のトランザクション情報を認識して
バスマスタがシステムバスを使用する時間を監視するバ
ス獲得時間監視タイマ部を持ち、バス獲得時間監視タイ
マ部の監視結果に応じてグラント出力・調停部からのバ
ス獲得許可信号の出力を中断させる。
【００１６】さらに、本発明のシステムバス競合制御装
置は、システムバスに接続される低速バスマスタへのア
クセスがあった場合にそのサイクルを保持し、プロセッ
サに対してリトライ信号を出力する低速バスマスタアク
セス認識部を持ち、低速バスマスタアクセス認識部が低
速バスマスタへのアクセスを認識した時に、システムバ
スがどのバスマスタにも占有されていない状態を確認し
た後にシステムバスへのデータ転送を行っている。
置は、システムバスに接続される低速バスマスタへのア
クセスがあった場合にそのサイクルを保持し、プロセッ
サに対してリトライ信号を出力する低速バスマスタアク
セス認識部を持ち、低速バスマスタアクセス認識部が低
速バスマスタへのアクセスを認識した時に、システムバ
スがどのバスマスタにも占有されていない状態を確認し
た後にシステムバスへのデータ転送を行っている。
【００１７】これによって、システムバス上に接続され
ている特定のバスマスタに対して、通常のバス競合調停
よりも優先的にシステムバスの割当てを行うことが可能
となるので、オペレーティングシステムにて特定のバス
マスタ動作を優先させ、データ転送の高速化を実現する
ことが可能となる。
ている特定のバスマスタに対して、通常のバス競合調停
よりも優先的にシステムバスの割当てを行うことが可能
となるので、オペレーティングシステムにて特定のバス
マスタ動作を優先させ、データ転送の高速化を実現する
ことが可能となる。
【００１８】
【発明の実施の形態】次に、本発明の一実施例について
図面を参照して説明する。図１は本発明の一実施例によ
る情報処理システムの構成を示すブロック図である。図
１において、本発明の一実施例による情報処理システム
はプロセッサ１−１，１−２と、メインメモリ２と、バ
スブリッジ（Ａｒｂｉｔｒａｔｉｏｎ：競合調停）３
と、バスマスタ４−１〜４−３と、低速バスマスタ５−
１，５−２と、プロセッサバス１００と、システムバス
２００，３００とから構成されている。
図面を参照して説明する。図１は本発明の一実施例によ
る情報処理システムの構成を示すブロック図である。図
１において、本発明の一実施例による情報処理システム
はプロセッサ１−１，１−２と、メインメモリ２と、バ
スブリッジ（Ａｒｂｉｔｒａｔｉｏｎ：競合調停）３
と、バスマスタ４−１〜４−３と、低速バスマスタ５−
１，５−２と、プロセッサバス１００と、システムバス
２００，３００とから構成されている。
【００１９】プロセッサバス１００にはプロセッサ１−
１，１−２とメインメモリ２とバスブリッジ３とが接続
されている。システムバス２００にはバスブリッジ３
と、自回路からバストランザクションを起動することの
できる複数のバスマスタ４−１〜４−３とが接続されて
いる。システムバス３００にはバスマスタ４−３と低速
バスマスタ５−１，５−２とが接続されている。尚、本
実施例ではバスブリッジ３がシステムバス競合制御装置
の機能を有している。
１，１−２とメインメモリ２とバスブリッジ３とが接続
されている。システムバス２００にはバスブリッジ３
と、自回路からバストランザクションを起動することの
できる複数のバスマスタ４−１〜４−３とが接続されて
いる。システムバス３００にはバスマスタ４−３と低速
バスマスタ５−１，５−２とが接続されている。尚、本
実施例ではバスブリッジ３がシステムバス競合制御装置
の機能を有している。
【００２０】図２は図１のバスブリッジ３の構成例を示
すブロック図である。図２において、バスブリッジ３は
リクエスト受付部３１と、グラント出力・調停部３２
と、バス獲得時間監視タイマ部３３と、バスマスタレジ
スタ部３４と、低速バスマスタアクセス認識部３５とか
ら構成されている。
すブロック図である。図２において、バスブリッジ３は
リクエスト受付部３１と、グラント出力・調停部３２
と、バス獲得時間監視タイマ部３３と、バスマスタレジ
スタ部３４と、低速バスマスタアクセス認識部３５とか
ら構成されている。
【００２１】リクエスト受付部３１はシステムバス２０
０上に接続されているバスマスタ４−１〜４−３が出力
するバス獲得要求信号ａ１を保持する。グラント出力・
調停部３２はリクエスト受付部３１に保持されたバス獲
得要求信号ａ１からバス獲得獲得許可信号ａ３を生成す
る。
０上に接続されているバスマスタ４−１〜４−３が出力
するバス獲得要求信号ａ１を保持する。グラント出力・
調停部３２はリクエスト受付部３１に保持されたバス獲
得要求信号ａ１からバス獲得獲得許可信号ａ３を生成す
る。
【００２２】バス獲得時間監視タイマ部３３はシステム
バス２００上のトランザクション情報を認識し、バスマ
スタ４−１〜４−３のうちの同一のバスマスタが獲得し
続ける時間を監視する。
バス２００上のトランザクション情報を認識し、バスマ
スタ４−１〜４−３のうちの同一のバスマスタが獲得し
続ける時間を監視する。
【００２３】バスマスタレジスタ部３４はプロセッサバ
ス１００上に接続されて情報処理装置を動作させるオペ
レーティングシステム（図示せず）からアクセス自在と
なっており、オペレーティングシステムからの指示にし
たがってバスマスタ４−１〜４−３のうちの特定のバス
マスタからのバス獲得要求信号ａ１の制御、つまりバス
マスタ動作を行うバスマスタ４−１〜４−３のリクエス
ト特定化を行う。
ス１００上に接続されて情報処理装置を動作させるオペ
レーティングシステム（図示せず）からアクセス自在と
なっており、オペレーティングシステムからの指示にし
たがってバスマスタ４−１〜４−３のうちの特定のバス
マスタからのバス獲得要求信号ａ１の制御、つまりバス
マスタ動作を行うバスマスタ４−１〜４−３のリクエス
ト特定化を行う。
【００２４】低速バスマスタアクセス認識部３５はシス
テムバス３００に接続される低速バスマスタ５−１，５
−２へのアクセスがあった場合にその状態を一時的に保
持し、プロセッサバス１００上にトランザクションの中
断を要求する。
テムバス３００に接続される低速バスマスタ５−１，５
−２へのアクセスがあった場合にその状態を一時的に保
持し、プロセッサバス１００上にトランザクションの中
断を要求する。
【００２５】これら図１及び図２を参照して本発明の一
実施例の動作について説明する。システムバス２００上
のバスマスタ４−１〜４−３がバスを獲得してデータ転
送を行う場合、バスマスタ４−１〜４−３はバス獲得要
求信号（以下、バスリクエストとする）ａ１をバスブリ
ッジ３内のリクエスト受付部３１へ出力する。
実施例の動作について説明する。システムバス２００上
のバスマスタ４−１〜４−３がバスを獲得してデータ転
送を行う場合、バスマスタ４−１〜４−３はバス獲得要
求信号（以下、バスリクエストとする）ａ１をバスブリ
ッジ３内のリクエスト受付部３１へ出力する。
【００２６】また、プロセッサ１−１，１−２がシステ
ムバス２００に接続されているバスマスタ４−１〜４−
３、またはシステムバス３００に接続されている低速バ
スマスタ５−１，５−２へのデータ転送を行う場合も、
バスブリッジ３内のリクエスト受付部３１に対してバス
リクエストａ１を出力し、リクエスト受付部３１に入力
させる。
ムバス２００に接続されているバスマスタ４−１〜４−
３、またはシステムバス３００に接続されている低速バ
スマスタ５−１，５−２へのデータ転送を行う場合も、
バスブリッジ３内のリクエスト受付部３１に対してバス
リクエストａ１を出力し、リクエスト受付部３１に入力
させる。
【００２７】バスリクエストａ１を受け取ったリクエス
ト受付部３１ではどのバスマスタ４−１〜４−３からの
バスリクエストであるかを示す情報を保持し、グラント
出力・調停部３２に対してマスタリクエスト信号ａ２を
出力する。
ト受付部３１ではどのバスマスタ４−１〜４−３からの
バスリクエストであるかを示す情報を保持し、グラント
出力・調停部３２に対してマスタリクエスト信号ａ２を
出力する。
【００２８】グラント出力・調停部３２においてはリク
エスト受付部３１からの入力信号であるマスタリクエス
ト信号ａ２を受け取った場合、リクエスト受付部３１か
らのその他のマスタリクエスト信号ａ２がなければ、シ
ステムバス２００上にバス獲得許可信号（以下、バスグ
ラントとする）ａ３を出力する。
エスト受付部３１からの入力信号であるマスタリクエス
ト信号ａ２を受け取った場合、リクエスト受付部３１か
らのその他のマスタリクエスト信号ａ２がなければ、シ
ステムバス２００上にバス獲得許可信号（以下、バスグ
ラントとする）ａ３を出力する。
【００２９】バスグラントａ３を受け取ったバスマスタ
４−１〜４−３はシステムバス２００を占有し、プロセ
ッサバス１００上にあるメインメモリ２に対してデータ
転送を行う。
４−１〜４−３はシステムバス２００を占有し、プロセ
ッサバス１００上にあるメインメモリ２に対してデータ
転送を行う。
【００３０】また、プロセッサ１−１，１−２の場合、
グラント出力・調停部３２から受け取ったバスグラント
ａ３から、システムバス２００上のバスマスタ４−１〜
４−３に対してデータ転送を行うことができる。
グラント出力・調停部３２から受け取ったバスグラント
ａ３から、システムバス２００上のバスマスタ４−１〜
４−３に対してデータ転送を行うことができる。
【００３１】さらに、プロセッサ１−１，１−２からシ
ステムバス３００上に接続されている低速バスマスタ５
−１，５−２へのアクセス時、バスブリッジ３内の低速
バスマスタアクセス認識部３５ではプロセッサ１−１，
１−２のリクエストａ１とともに低速バスマスタ５−
１，５−２へアクセスする際に出力されるアドレスａ８
によって低速バスマスタであることを認識する。
ステムバス３００上に接続されている低速バスマスタ５
−１，５−２へのアクセス時、バスブリッジ３内の低速
バスマスタアクセス認識部３５ではプロセッサ１−１，
１−２のリクエストａ１とともに低速バスマスタ５−
１，５−２へアクセスする際に出力されるアドレスａ８
によって低速バスマスタであることを認識する。
【００３２】低速バスマスタアクセス認識部３５は低速
バスマスタ５−１，５−２へのアクセスと認識した際、
リクエスト受付部３１及びグラント出力・調停部３２を
介してプロセッサ１−１，１−２への一時的な応答処理
を行い、低速バスマスタ５−１，５−２の応答を待たな
いようにする。その際の処置としてはシステムバス３０
０へのデータ転送をすぐに行わず、低速バスマスタアク
セス認識部３５からリクエスト受付部３１に低速バスマ
スタアクセスリクエスト信号ａ９を出力し、リクエスト
受付部３１でシステムバス２００がどのバスマスタにも
占有されていない状態が確認された時、システムバス２
００及びシステムバス３００へのデータ転送が行われ
る。
バスマスタ５−１，５−２へのアクセスと認識した際、
リクエスト受付部３１及びグラント出力・調停部３２を
介してプロセッサ１−１，１−２への一時的な応答処理
を行い、低速バスマスタ５−１，５−２の応答を待たな
いようにする。その際の処置としてはシステムバス３０
０へのデータ転送をすぐに行わず、低速バスマスタアク
セス認識部３５からリクエスト受付部３１に低速バスマ
スタアクセスリクエスト信号ａ９を出力し、リクエスト
受付部３１でシステムバス２００がどのバスマスタにも
占有されていない状態が確認された時、システムバス２
００及びシステムバス３００へのデータ転送が行われ
る。
【００３３】この時、プロセッサバス１００側ではシス
テムバス２００側からの応答（有効データ）が返ってく
るまで、リトライ処理でプロセッサ１−１，１−２側の
処理を中断させている。
テムバス２００側からの応答（有効データ）が返ってく
るまで、リトライ処理でプロセッサ１−１，１−２側の
処理を中断させている。
【００３４】図３に示すように、複数のバスマスタ４−
１〜４−３からのバスリクエストａ１に対し、バスマス
タレジスタ部３４からのマスタ優先信号ａ５が有効でな
い場合、リクエスト受付部３１に入力されたバスリクエ
ストａ１に対するバスグラントａ３を出力制御するグラ
ント出力・調停部３２では、通常の回転優先・固定優先
方式の競合調停を用い、バスマスタ４−１〜４−３に対
するバスグラントａ３を出力する。
１〜４−３からのバスリクエストａ１に対し、バスマス
タレジスタ部３４からのマスタ優先信号ａ５が有効でな
い場合、リクエスト受付部３１に入力されたバスリクエ
ストａ１に対するバスグラントａ３を出力制御するグラ
ント出力・調停部３２では、通常の回転優先・固定優先
方式の競合調停を用い、バスマスタ４−１〜４−３に対
するバスグラントａ３を出力する。
【００３５】オペレーティングシステムがバスマスタレ
ジスタ部３４にアクセスし、特定のバスマスタ４−１〜
４−３のバスリクエストａ１を優先させる場合、例えば
オペレーティングシステムがメインメモリ２のデータを
磁気ディスク装置等に退避させるようなスワッピング処
理を行う際の、大量のデータ転送及び高速なデータ転送
を必要とする場合にバスマスタ優先順位情報ａ７によっ
て設定し、対象となるバスマスタ４−１〜４−３のバス
リクエストａ１を優先させることができる。
ジスタ部３４にアクセスし、特定のバスマスタ４−１〜
４−３のバスリクエストａ１を優先させる場合、例えば
オペレーティングシステムがメインメモリ２のデータを
磁気ディスク装置等に退避させるようなスワッピング処
理を行う際の、大量のデータ転送及び高速なデータ転送
を必要とする場合にバスマスタ優先順位情報ａ７によっ
て設定し、対象となるバスマスタ４−１〜４−３のバス
リクエストａ１を優先させることができる。
【００３６】バスマスタレジスタ部３４からあるバスマ
スタ４−１〜４−３に対してマスタ優先信号ａ５が出力
された場合、リクエスト受付部３１に入力されたバスリ
クエストａ１でバスマスタレジスタ部３４からのマスタ
優先信号ａ５の対象信号がない場合、マスタ優先信号ａ
５とは関係なく、要求のあったバスリクエストａ１に対
してバスを割り当てるようにグラント出力・調停部３２
によってそれぞれのバスグラントａ３が出力される。
スタ４−１〜４−３に対してマスタ優先信号ａ５が出力
された場合、リクエスト受付部３１に入力されたバスリ
クエストａ１でバスマスタレジスタ部３４からのマスタ
優先信号ａ５の対象信号がない場合、マスタ優先信号ａ
５とは関係なく、要求のあったバスリクエストａ１に対
してバスを割り当てるようにグラント出力・調停部３２
によってそれぞれのバスグラントａ３が出力される。
【００３７】リクエスト受付部３１に入力されたバスリ
クエストａ１内でバスマスタレジスタ部３４からのマス
タ優先信号ａ５の対象となるバスリクエストａ１がある
場合、現在使用しているバスマスタ４−１〜４−３のデ
ータ転送が終了次第、回転優先・固定優先に関係なく、
マスタ優先信号ａ５が有効となったバスマスタ４−１〜
４−３からのバスリクエストａ１に対する応答処理を優
先させ、次のバスマスタとしてデータ転送を実行させ
る。
クエストａ１内でバスマスタレジスタ部３４からのマス
タ優先信号ａ５の対象となるバスリクエストａ１がある
場合、現在使用しているバスマスタ４−１〜４−３のデ
ータ転送が終了次第、回転優先・固定優先に関係なく、
マスタ優先信号ａ５が有効となったバスマスタ４−１〜
４−３からのバスリクエストａ１に対する応答処理を優
先させ、次のバスマスタとしてデータ転送を実行させ
る。
【００３８】この時、現在行われているデータ転送のグ
ラント有効時間がマスタレイテンシタイマ等で設定さ
れ、現在占有しているバスマスタがまだ使用できる状況
にあっても、途中で中断できるように、バス獲得時間監
視タイマ部３３においてグラント切断要求信号ａ４をグ
ラント出力・調停部３２に出力する。
ラント有効時間がマスタレイテンシタイマ等で設定さ
れ、現在占有しているバスマスタがまだ使用できる状況
にあっても、途中で中断できるように、バス獲得時間監
視タイマ部３３においてグラント切断要求信号ａ４をグ
ラント出力・調停部３２に出力する。
【００３９】このバス獲得時間監視タイマ部３３はシス
テムが先に設定したマスタレイテンシタイマ（そのマス
タがバスを占有できる最大時間）とは異なり、オペレー
ティングシステム側が特定のバスマスタ以外のバスマス
タに対して自在に設定することができるレジスタであ
る。
テムが先に設定したマスタレイテンシタイマ（そのマス
タがバスを占有できる最大時間）とは異なり、オペレー
ティングシステム側が特定のバスマスタ以外のバスマス
タに対して自在に設定することができるレジスタであ
る。
【００４０】このグラント切断要求信号ａ４を受け取っ
たグラント出力・調停部３２では、現在アサートされて
いるバスグラントａ３をディアサートし、マスタ優先信
号ａ５の対象となるバスリクエストａ１を発行してきた
バスマスタ４−１〜４−３に対してバスグラントａ３を
出力する。そのバスグラントａ３を受け取ったバスマス
タ４−１〜４−３は、必要な分のデータ転送が終了する
までシステムバス２００を占有することができる。
たグラント出力・調停部３２では、現在アサートされて
いるバスグラントａ３をディアサートし、マスタ優先信
号ａ５の対象となるバスリクエストａ１を発行してきた
バスマスタ４−１〜４−３に対してバスグラントａ３を
出力する。そのバスグラントａ３を受け取ったバスマス
タ４−１〜４−３は、必要な分のデータ転送が終了する
までシステムバス２００を占有することができる。
【００４１】図３は本発明の一実施例の動作を示すタイ
ミングチャートである。この図３を参照して本発明の一
実施例の動作について具体例を説明する。図３におい
て、ｃ１〜ｃ３０はシステムクロックの１周期を示して
いる。
ミングチャートである。この図３を参照して本発明の一
実施例の動作について具体例を説明する。図３におい
て、ｃ１〜ｃ３０はシステムクロックの１周期を示して
いる。
【００４２】また、ＲＥＱ＿Ａ＃〜ＲＥＱ＿Ｄ＃はバス
マスタ４−１〜４−３のバスリクエストａ１、ＧＮＴ＿
Ａ＃〜ＧＮＴ＿Ｄ＃はバスリクエストａ１に対するグラ
ント出力・調停部３２から出力されるバスグラントａ
３、ＳＰＲＱ＿Ａ＃はマスタ優先信号ａ５を示す。ＦＲ
ＡＭ＃，ＩＲＤＹ＃，ＴＲＤＹ＃はＰＣＩ（Ｐｅｒｉｐ
ｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎ
ｅｃｔ）ＢＵＳを模範とした場合のシステムバス２００
の各制御信号を示す。いずれの信号もアクティブ状態は
“ＬＯＷ”レベル時である。
マスタ４−１〜４−３のバスリクエストａ１、ＧＮＴ＿
Ａ＃〜ＧＮＴ＿Ｄ＃はバスリクエストａ１に対するグラ
ント出力・調停部３２から出力されるバスグラントａ
３、ＳＰＲＱ＿Ａ＃はマスタ優先信号ａ５を示す。ＦＲ
ＡＭ＃，ＩＲＤＹ＃，ＴＲＤＹ＃はＰＣＩ（Ｐｅｒｉｐ
ｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎ
ｅｃｔ）ＢＵＳを模範とした場合のシステムバス２００
の各制御信号を示す。いずれの信号もアクティブ状態は
“ＬＯＷ”レベル時である。
【００４３】クロック“ｃ１〜ｃ１７”までは通常の回
転優先方式による競合調停である。バスマスタはそれぞ
れバスマスタＡ→バスマスタＢ→バスマスタＣ→バスマ
スタＤ→バスマスタＢと順番に割り当てられている。
転優先方式による競合調停である。バスマスタはそれぞ
れバスマスタＡ→バスマスタＢ→バスマスタＣ→バスマ
スタＤ→バスマスタＢと順番に割り当てられている。
【００４４】マスタ優先信号ａ５（バスマスタＡ用の信
号）がグラント出力・調停部３２に入力された“ｃ１
６”のタイミングで、現在システムバス２００を占有し
ているバスマスタＢのサイクルを強制的に“ｃ１７”の
タイミングで終了させている。
号）がグラント出力・調停部３２に入力された“ｃ１
６”のタイミングで、現在システムバス２００を占有し
ているバスマスタＢのサイクルを強制的に“ｃ１７”の
タイミングで終了させている。
【００４５】この時、バスマスタＣ，Ｄからのバスリク
エストが有効になっているため、バスマスタＢのサイク
ル終了後、バスマスタＣ，Ｄにバスを占有させるところ
であるが、マスタ優先信号ａ５が有効となっているバス
マスタＡに対して、システムバス２００を占有させてい
る（“ｃ１７”〜“ｃ２６”まで）。マスタ優先信号ａ
５が無効となった時点で、次にシステムバス２００を占
有させるバスマスタＣに対し、バスグラントａ３が出力
され、通常の状態に戻る。
エストが有効になっているため、バスマスタＢのサイク
ル終了後、バスマスタＣ，Ｄにバスを占有させるところ
であるが、マスタ優先信号ａ５が有効となっているバス
マスタＡに対して、システムバス２００を占有させてい
る（“ｃ１７”〜“ｃ２６”まで）。マスタ優先信号ａ
５が無効となった時点で、次にシステムバス２００を占
有させるバスマスタＣに対し、バスグラントａ３が出力
され、通常の状態に戻る。
【００４６】このように、システムバス２００上に接続
されているバスマスタ４−１〜４−３のうちの特定のバ
スマスタに対して、通常のバス競合調停よりも優先的に
システムバス２００の割り当てを行うことができるの
で、オペレーティングシステムにて特定のバスマスタ動
作を優先させ、データ転送の高速化を実現することがで
きる。よって、システム伝送効率を向上させることがで
き、システム性能アップを図ることができる。
されているバスマスタ４−１〜４−３のうちの特定のバ
スマスタに対して、通常のバス競合調停よりも優先的に
システムバス２００の割り当てを行うことができるの
で、オペレーティングシステムにて特定のバスマスタ動
作を優先させ、データ転送の高速化を実現することがで
きる。よって、システム伝送効率を向上させることがで
き、システム性能アップを図ることができる。
【００４７】
【発明の効果】以上説明したように本発明によれば、２
つ以上のシステムバスが中継器を介してプロセッサバス
に接続され、プロセッサバスにプロセッサ接続され、シ
ステムバス上に複数のバスマスタが接続される情報処理
装置において、複数のバスマスタ及びプロセッサから出
力されるバス獲得要求信号を保持し、その保持したバス
獲得要求信号と情報処理装置を動作させるオペレーティ
ングシステムから指示される特定のバスマスタへのバス
獲得許可信号の制御とを基にバス獲得許可信号を生成す
ることによって、システム伝送効率を向上させることが
でき、システム性能アップを図ることができるという効
果がある。
つ以上のシステムバスが中継器を介してプロセッサバス
に接続され、プロセッサバスにプロセッサ接続され、シ
ステムバス上に複数のバスマスタが接続される情報処理
装置において、複数のバスマスタ及びプロセッサから出
力されるバス獲得要求信号を保持し、その保持したバス
獲得要求信号と情報処理装置を動作させるオペレーティ
ングシステムから指示される特定のバスマスタへのバス
獲得許可信号の制御とを基にバス獲得許可信号を生成す
ることによって、システム伝送効率を向上させることが
でき、システム性能アップを図ることができるという効
果がある。
【図１】本発明の一実施例による情報処理システムの構
成を示すブロック図である。
成を示すブロック図である。
【図２】図１のバスブリッジの構成例を示すブロック図
である。
である。
【図３】本発明の一実施例の動作を示すタイミングチャ
ートである。
ートである。
１−１，１−２ プロセッサ ２ メインメモリ ３ バスブリッジ ４−１〜４−３ バスマスタ ５−１，５−２ 低速バスマスタ ３１ リクエスト受付部 ３２ グラント出力・調停部 ３３ バス獲得時間監視タイマ部 ３４ バスマスタレジスタ部 ３５ 低速バスマスタアクセス認識部 １００ プロセッサバス ２００，３００ システムバス
Claims (6)
- 【請求項１】 ２つ以上のシステムバスが中継器を介し
てプロセッサバスに接続され、前記プロセッサバスにプ
ロセッサ接続され、前記システムバス上に複数のバスマ
スタが接続される情報処理装置において、前記システム
バスの競合制御を行うシステムバス競合制御装置であっ
て、前記複数のバスマスタ及び前記プロセッサから出力
されるバス獲得要求信号を保持するリクエスト受付手段
と、前記情報処理装置を動作させるオペレーティングシ
ステムからアクセス自在でかつ前記オペレーティングシ
ステムから指示される特定のバスマスタへのバス獲得許
可信号の制御を行うバスマスタレジスタ手段と、前記リ
クエスト受付手段に保持されたバス獲得要求信号及び前
記バスマスタレジスタ手段の制御を基にバス獲得許可信
号を生成するグラント出力・調停手段とを有することを
特徴とするシステムバス競合制御装置。 - 【請求項２】 前記システムバス上のトランザクション
情報を認識しかつ前記バスマスタが前記システムバスを
使用する時間を監視するバス獲得時間監視タイマ手段を
含み、 前記グラント出力・調停手段は、前記バス獲得時間監視
タイマ手段の監視結果に応じて前記バス獲得許可信号の
出力を中断させるようにしたことを特徴とする請求項１
記載のシステムバス競合制御装置。 - 【請求項３】 前記システムバスに接続される低速バス
マスタへのアクセスがあった時にそのサイクルを保持し
かつ前記プロセッサに対してリトライ信号を出力する低
速バスマスタアクセス認識手段を含み、 前記グラント出力・調停手段は、前記低速バスマスタア
クセス認識手段が前記低速バスマスタへのアクセスを認
識した時に前記システムバスがどのバスマスタにも占有
されていない状態を確認した後に前記システムバスへの
データ転送を行うようにしたことを特徴とする請求項１
または請求項２記載のシステムバス競合制御装置。 - 【請求項４】 ２つ以上のシステムバスが中継器を介し
てプロセッサバスに接続され、前記プロセッサバスにプ
ロセッサ接続され、前記システムバス上に複数のバスマ
スタが接続される情報処理装置において、前記システム
バスの競合制御を行うシステムバス競合制御方式であっ
て、前記複数のバスマスタ及び前記プロセッサから出力
されるバス獲得要求信号を保持し、その保持したバス獲
得要求信号と前記情報処理装置を動作させるオペレーテ
ィングシステムから指示される特定のバスマスタへのバ
ス獲得許可信号の制御とを基にバス獲得許可信号を生成
するようにしたことを特徴とするシステムバス競合制御
方式。 - 【請求項５】 前記システムバス上のトランザクション
情報を認識しかつ前記バスマスタが前記システムバスを
使用する時間を監視し、その監視結果に応じて前記バス
獲得許可信号の出力を中断させるようにしたことを特徴
とする請求項４記載のシステムバス競合制御方式。 - 【請求項６】 前記システムバスに接続される低速バス
マスタへのアクセスがあった時にそのサイクルを保持し
かつ前記プロセッサに対してリトライ信号を出力すると
ともに、前記低速バスマスタへのアクセスを認識した時
に前記システムバスがどのバスマスタにも占有されてい
ない状態を確認した後に前記システムバスへのデータ転
送を行うようにしたことを特徴とする請求項４または請
求項５記載のシステムバス競合制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000092750A JP2001331442A (ja) | 2000-03-16 | 2000-03-30 | システムバス競合制御装置及びそれに用いるシステムバス競合制御方式 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000073241 | 2000-03-16 | ||
| JP2000-73241 | 2000-03-16 | ||
| JP2000092750A JP2001331442A (ja) | 2000-03-16 | 2000-03-30 | システムバス競合制御装置及びそれに用いるシステムバス競合制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001331442A true JP2001331442A (ja) | 2001-11-30 |
Family
ID=26587637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000092750A Pending JP2001331442A (ja) | 2000-03-16 | 2000-03-30 | システムバス競合制御装置及びそれに用いるシステムバス競合制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001331442A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7444546B2 (en) | 2003-04-17 | 2008-10-28 | Arm Limited | On-board diagnostic circuit for an integrated circuit |
-
2000
- 2000-03-30 JP JP2000092750A patent/JP2001331442A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7444546B2 (en) | 2003-04-17 | 2008-10-28 | Arm Limited | On-board diagnostic circuit for an integrated circuit |
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