JP4499235B2 - Ｐｃｉバス互換性を有するマスターおよびアービターと仲裁方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明はアービター（Arbiter）およびその仲裁方法に関し、特にＰＣＩバス上の応答が遅延トランザクション完了（Delay Transaction Termination）である時、マルチ機能マスター（Master）がＰＣＩバス調査信号を再びＰＣＩバスへ伝送するためのアービターと仲裁方法に関する。
【０００２】
【従来の技術】
図１において、中央処理装置１０は、ホストブリッジ１２によりＰＣＩバス１４へ接続する。図示のグラフィックインターフェイス（graphic adapter）１６ａ、エキスパンション・バスブリッジ（expansion bus bridge）１６ｂ、ＬＡＮアダプター（LAN adapter）１６ｃ、ＳＣＳＩインターフェイス（SCSI host bus adapter）１６ｄなどの、多数個のＰＣＩ互換性を有する周辺装置のマスター（master）は、ＰＣＩバス１４と接続する。各マスターはリクエスト信号（request,REQ）を送り出して、ＰＣＩバス１４の使用をリクエストする。ホストブリッジ１２のバスアービター（arbiter）は同意信号（grant, GNT）をマスターに送り、ＰＣＩバス１４の使用に同意する。
【０００３】
ＰＣＩ対応装置（例えばマスターやコンピューターチップセットのノースブリッジなど）間のデータ伝送は主に下記のインターフェイス制御信号で制御する。周期フレーム（cycle frame, FRAME）はイニシエーター（マスター或いはノースブリッジ）から送り出されて、読み書き操作の開始と持続期間を指示する。ＦＲＡＭＥ信号が送り出される時、ＰＣＩバスのデータ・トランザクション（transaction）開始を表して、ＦＲＡＭＥ信号はロウ・ポテンシャル（low potential）を維持して、データ・トランザクション進行の持続を表す。この時、アドレスバスＡＤはアドレス周期期間に有効アドレス（valid address）を送り出して、同時にＣＢＥ（command/byte enable、[3:0]）線が有効なバスコマンド（ＰＣＩ規格を満たす）を送り出したターゲット装置に対してイニシエーターがリクエストするデータ・トランザクションタイプを指示する。ＣＢＥ線は４バイトの番号で１６種類の異なるコマンドをつくり、これはＰＣＩ規格で詳細が定義されている。送り出した有効アドレスを受けた直ぐ後に、アドレスバスＡＤはデータを送り、この時期はデータ周期と呼ばれる。同時にＣＢＥ線で番号を送り出した後、バスコマンドのバイトエネーブル信号はデータを伝送する。ＦＲＡＭＥ信号は送り出しを停止して、これはトランザクション状態が最後のデータ伝送、或いは既にデータ伝送が完了したことを表す。イニシエーター準備完了信号（initiator ready＝ＩＲＤＹ）とターゲット装置準備完了信号（target ready＝ＴＲＤＹ）を合わせて使用し、それぞれイニシエーターとターゲット装置に既に準備完了してデータを伝送することができるのを指示する。読み取り操作を行う時、ＩＲＤＹ信号はイニシエーターがデータ受け取りの準備が完了したことを表す。また書込み操作を進める時、ＴＲＤＹ信号はターゲット装置のデータ受け取りが準備完了できたことを表す。停止信号（stop、ＳＴＯＰ）は、ターゲット装置がイニシエーターに現在のデータ・トランザクションを停止するようにリクエストするのを指示する。
【０００４】
図２に示すように、ＰＣＩバスがデータ伝送実行かつ完了する期間をバス・トランザクション（bus transaction）周期２０と呼び、それはアドレス周期（address phase）２２と数個のデータ周期（data phase）２４ａ，２４ｂ，２４ｃとを含む。各データ周期２４ａ，２４ｂ，２４ｃはまた、それぞれ待ち周期（wait cycle）２６ａ，２６ｂ，２６ｃとデータ伝送周期（data transfer cycle）２８ａ，２８ｂ，２８ｃとに区分される。続いて、図２のタイミング図により、読み取り操作を通じてＰＣＩシステム操作および前述したＰＣＩ規格制御信号の作用を簡単に説明する。
【０００５】
周期Ｔ１の時、イニシエーターがＦＲＡＭＥ信号を送り出して、データ伝送が開始されることを表して、ＡＤバスでスタートアドレス（start address）を送り出してターゲット装置を指定すると同時に、ＣＢＥ線において読み取りコマンドを送り出す。送り出した読み取りコマンドの直ぐ後に、ＣＢＥ線がバイトエネーブル（byte enable）信号を送り出すが、このバイトエネーブルを通じ信号はデータ周期期間全体（２４ａ，２４ｂ，２４ｃを含む）を通じて送り出され続ける。周期Ｔ２の時、イニシエーターが準備完了信号ＩＲＤＹを送り出して、データの送受が開始できることを表すが、この時、ターゲット装置が準備を完了をすることができておらず、この時期をデータ周期２４ａの待ち周期２６ａとして、イニシエーターはターゲット装置がデータの準備を完了するのを待つものである。周期Ｔ３の時、ターゲット装置は既に準備を完了して準備完了信号ＴＲＤＹを送り出すため、ＩＲＤＹおよびＴＲＤＹ信号がいずれも送り出されるデータ伝送周期２８ａ期間において、イニシエーターがターゲット装置からデータを読み取る。ターゲット装置は、周期Ｔ４にＴＲＤＹ信号の送り出しを完了して、データ伝送が完了したことを表すとともに、第２回分のデータの準備を開始するが、この時はデータ周期２４ｂの待ち周期２６ｂである。周期Ｔ５の時、ＴＲＤＹが再び送り出されて、データが既に準備完了となったことを表すとともに、ＩＲＤＹおよびＴＲＤＹ信号がいずれも送り出されるデータ伝送周期２８ｂの期間に、イニシエーターがターゲット装置からデータを読み取る。イニシエーターのデータ読み取りが間に合わない時、イニシエーターは周期Ｔ６でＩＲＤＹ信号の送り出しを完了するが、この時にＴＲＤＹ信号を送り出しているため、この待ち周期２６ｃはイニシエーターにより発動されるものである。イニシエーターが準備完了するのを待って、周期Ｔ７に再びＩＲＤＹ信号を送り出すが、この時はＩＲＤＹならびにＴＲＤＹ信号がいずれも送り出されるデータ伝送周期２８ｃ期間であり、イニシエーターがターゲット装置からデータを読み取り、読み取り操作を完了する。
【０００６】
従来の技術では、どんな特定のバス周期中でも、ただ一個のマスターだけがバスを通して通信することができた。このため、マルチ機能マスターの各機能装置は、バスを利用してデータを伝達する前に、必ず先にマスターがリクエストしてバス制御権（use privilege）を受け取る。しかし比較的簡単なシステムのマルチ機能マスターは、それが有する機能装置がデータ・トランザクションを終わらせる以前に、バス制御権をリリースしなかった。
【０００７】
図３と図４に示すように、ＰＣＩバス４０に連接したマスター３０の内部には、アービター３２と数個の異なる機能の機能電気回路３４，３６，３８が含まれていた。アービター３２とバスアービター３１は異なり、バスアービター３１はマスター３０とＰＣＩバス４０に連接したその他のマスター（図では省略）を仲裁して、ＰＣＩバス４０使用の授権を受け取り、アービター３２は機能電気回路３４，３６，３８を仲裁して、マスター３０を使用する権利を与える。例えば、マスター３０はバスアービター３１の授権を獲得する時、ある機能電気回路は必ずアービター３２の授権を獲得して、アービター３２を通してＰＣＩバス４０を使用する。
【０００８】
機能電気回路３４と機能電気回路３６はそれぞれ通信インターフェイス、基本出入力機能インターフェイス等の周辺連接インターフェイスの制御電気回路などを含み、それぞれ周辺装置３３と周辺装置３５に連接する。例えばデジタル信号処理器（ＤＳＰ）などのように、機能電気回路３８をマスター３０内部に配置して、特定機能を独自に完成する。その他、周辺装置４２を直接にアービター３２と組み合わせて、機能電気回路を通して信号を制御或いは変換をする必要をなくし、それをマスター３０のアービター３２に直接連接して、信号を直接にアービター３２に送り出す。
【０００９】
従来の技術は、周辺装置３３が読み取りリクエストを発する時、機能電気回路３４がリクエスト信号（request）をアービター３２へ発して、もしアービター３２が機能電気回路３４のリクエストに同意すると、続いてマスター３０（アービター３２）がリクエスト信号をバスアービター３１に送り出す。この時、その他のマスターがＰＣＩバス４０を使用していないと、バスアービター３１は同意信号をマスター３０（アービター３２）に送り、そのＰＣＩバス４０の使用に同意する。その後、アービター３２は同意信号（図４で示すＡなど）を送り出して機能電気回路３４に与え、その後、機能電気回路３４はアービター３２を通して、リクエスト信号をＰＣＩバス４０に送り、リクエストデータの応答を待つ。この時、もし機能電気回路３８と周辺装置４２が順番にＰＣＩバス４０の使用をリクエストすると、ＰＣＩバス４０は今まで機能電気回路３４により使用されているため、必ず機能電気回路３４がそのリクエストするデータを完全に受け取るのを待った後、機能電気回路３８と周辺装置４２は上述したように、順番にＰＣＩバス４０の使用が認められる。
【００１０】
機能電気回路３４がリクエストするデータが準備完了された時、機能電気回路３４はＰＣＩバス４０からそのリクエストデータ接収を開始して、並びにそれを周辺装置３３まで伝送する。機能電気回路３４は、図４のＴＡが示すように、ＰＣＩバス４０の時間を占用して、ＰＣＩバス４０上の実際のデータのトランザクション時間はＴＡ１となる。そのため図示するように、約半分のバス占用時間は浪費されていた。
【００１１】
機能電気回路３４がそのリクエストデータの接収を完了した後、バスアービター３１がマスター３０の授権を停止してないとすると、ＰＣＩバス４０の使用授権は依然としてマスター３０である。さもなければアービター３２は上述のデータリクエストの動作を継続し、続いて機能電気回路３８のリクエストに同意して、上述の機能電気回路３４のデータ・トランザクション方式によりデータを獲得する。その後、アービター３２は周辺装置４２がＰＣＩバス４０を使用することに同意して、それがリクエストするデータを獲得させる。図４のＴＢとＴＣはそれぞれ機能電気回路３８と周辺装置４２がＰＣＩバス４０を占用する時間を表して、ＴＢ１とＴＣ１はそれぞれ機能電気回路３８と周辺装置４２の実際のデータ・トランザクション時間を表す。リクエストを発した機能電気回路がリクエストデータを取得するまで待った後、もしその他の機能電気回路がＰＣＩバス４０の使用をリクエストしないと、マスター３０はＰＣＩバス４０の使用権限をリリースして、その他の連接するマスターに使用を提供する。
【００１２】
図４に示すように、機能電気回路３４、３８と周辺装置４２が占用するＰＣＩバス４０の使用総時間をＴとすると、その約半分だけがＰＣＩバス４０のアクティブ時間（active time）で、ＰＣＩバス４０の実際のデータ伝達時間は浪費されて、ＰＣＩバス４０の使用効率を大幅に低下させた。この他、従来のＰＣＩバス上のターゲット装置（Target）、特に一般にバスアービター機能のホストブリッジは、マルチ遅延（Multi-delay）機能を具する。もしそれを提供したパイプライン（pipeline）機能（同時に多数個のコマンド動作を処理する）のＤＲＡＭに応用すると、マルチ遅延トランザクション機能のホストブリッジは機能をより有効に発揮する。そのため、上述した従来の方式によると、ＰＣＩバスのアクティブ時間をたくさん浪費するだけでなく、各機能電気回路或いは周辺装置が、必ず順番にバスの使用を待たなければならなかった。そのため機能電気回路或いは周辺装置は、短時間だけバスを使用する必要がある時でも、必ず長い時間順番待ちする必要があり、ＰＣＩシステムの全体機能を低下させた。そのため従来のマスターのアービターおよび仲裁方式は改善の必要性があった。
【００１３】
【発明が解決しようとする課題】
そこで、この発明の第１の目的は、ＰＣＩバス互換性を有するマスターおよびアービターと仲裁方法を提供して、ＰＣＩバスを占用する時間が長すぎて、ＰＣＩバス使用効率に重大な低下をもたらす従来の技術の欠点を解決することである。
この発明の第２の目的は、ＰＣＩバス互換性を有するマスターおよびアービターと仲裁方法を提供して、マスターのマルチ機能装置に同時に個別のデータアクセスのリクエストをＰＣＩバスに送り出させ、予め準備完了したデータに対応した機能装置に、機会があるとＰＣＩバスを利用してデータアクセスさせる。そして、ＰＣＩバスをリクエストする各装置に比較的平均な遅延時間を与えて、ＰＣＩシステム全体の機能を向上させることにある。
【００１４】
【課題を解決するための手段】
上記課題を解決し、所望の目的を達成するために、この発明はＰＣＩバス互換性を有するマスターおよびアービターを提供する。マスターは機能電気回路とアービターを含んで、機能電気回路はローカル調査信号（local inquiry signal）を発してアービターに送り、ＰＣＩバスでのデータ伝送をリクエストして、アービターは循環調査調整器（Rotating Inquiry Scheduler＝ＲＩＳ）および啓発式調査啓動器（Heuristic Inquiry Initiator＝ＨＩＩ）が含まれる。機能電気回路に接続した循環調査調整器がローカル調査信号を受け取って保存して、ローカル調査信号によりバス調査信号を啓発式調査啓動器に送り、啓発式調査啓動器はバス調査信号により、ＰＣＩバス調査信号をＰＣＩバスに送る。ＰＣＩバスが遅延トランザクション完了で応答後、啓発式調査啓動器は再びＰＣＩバス調査信号をＰＣＩバスに送る。ＰＣＩバス上の応答が非遅延トランザクション完了である時、啓発式調査啓動器は循環調査調整器に通知して、循環調査調整器は機能電気回路にＰＣＩバス上でデータ伝達をさせる。
【００１５】
上述の循環調査調整器には最低、調査キューと応答キューが含まれる。循環調査調整器は機能電気回路のローカル調査信号を受け取った後、それを調査キューへ保存する。その後、循環調査調整器はローカル調査信号により、バス調査信号を啓発式調査啓動器に送る。啓発式調査啓動器はバス調査信号により、ＰＣＩバスの授権を取得する。ＰＣＩバス調査信号をＰＣＩバスに送る時、循環調査調整器が調査キューへ保存したローカル調査信号をクリアーして、其れを応答キューへ転送して保存する。ＰＣＩバスの応答が非遅延トランザクション完了である時、循環調査調整器は応答キューに保存したローカル調査信号により、必要なデータルート（data transmission route）をつくり、機能電気回路にＰＣＩバス上でデータを伝達させ、応答キュー中に置いたローカル調査信号をクリアーする。
【００１６】
上述した啓発式調査啓動器には緩衝電気回路、レジスター及び計時器が含まれる。循環調査調整器に接続した緩衝電気回路はバス調査信号を受け取り一時的に保存して、バス調査信号によりＰＣＩバス調査信号をＰＣＩバスに送る。緩衝電気回路とレジスターに接続した計時器は、レジスターに保存した遅延時間値により通知信号を発して緩衝電気回路に与え、緩衝電気回路へ通知して再びＰＣＩバス調査信号をＰＣＩバスに送り出す。上述緩衝電気回路はアドレスキャッシュと選択器を含む。アドレスキャッシュはバス調査信号内のアドレスデータを得るために使用され、選択器はアドレスキャッシュに保存したアドレスデータ或いは循環調査調整器がたったいま送ってきたバス調査信号により、ＰＣＩバス調査信号をＰＣＩバスに送り出す。
【００１７】
上述した啓発式調査啓動器は複数組の相対応する緩衝電気回路、レジスターおよび計時器を含む。同時に複数個のバス調査信号を処理して、啓発式調査啓動器は更に運算器を具する。この運算器はこれら緩衝電気回路に連接して、これらＰＣＩバス調査信号により、順番にＰＣＩバス調査信号をＰＣＩバスに送り出す。
【００１８】
上記課題を解決し、所望の目的を達成するために、この発明は更にＰＣＩバス互換性を有するマスターの仲裁方法を提供して、それは下記のステップが含まれる。先に複数個の機能電気回路を提供して、これら機能電気回路は複数個のローカル調査信号を発して、ＰＣＩバス上のデータ伝送をリクエストする。続いて、順番にこれらローカル調査信号を保存して、これらローカル調査信号により複数個のバス調査信号を順番に送り出す。再びこれらバス調査信号により、複数個のＰＣＩバス調査信号をＰＣＩバスに送る。その後、ＰＣＩバス上の応答が遅延トランザクション完了後、再びこの遅延トランザクション完了に対応するＰＣＩバス調査信号をＰＣＩバスに送る。ＰＣＩバスが応答し、かつ非遅延トランザクション完了である時、対応する機能電気回路はＰＣＩバス上でデータを伝達する。
【００１９】
上述したＰＣＩバス互換性を有するマスターの仲裁方法は、更に下記のステップが含まれる。まず遅延時間値を提供する。ＰＣＩバスが遅延トランザクション完了で応答後、計時を開始する。計時器により計時される時間がこの遅延時間値に達した時、再びこの遅延トランザクション完了に対応するＰＣＩバス調査信号をＰＣＩバスに送る。
【００２０】
この発明が提供するＰＣＩバス互換性を有するマスターおよびアービターと仲裁方法は、マスターのマルチ機能装置のバスリクエストを仲裁して、同時に個別機能装置のデータアクセスリクエストをＰＣＩバスに送り出す。並びに再びＰＣＩバス調査信号をバスへ伝送する。マルチ遅延トランザクション機能を具するターゲット装置を利用して、予め準備完了したデータに対応する機能装置に、機会があると先にＰＣＩバスを利用させてデータを伝送して、ＰＣＩバスのアクティブ時間を増加させる。そして各機能電気回路に平均的な遅延時間を持たせて、ＰＣＩバスの使用効率を大幅に向上させる。
【００２１】
【発明の実施の形態】
以下、この発明にかかる好適な実施形態を図面に基づいて説明する。
ＰＣＩバス協定規格（例えばバージョン２．１）中において、遅延トランザクション（delayed transaction）と呼ばれるデータ・トランザクション方法がある。いわゆる遅延トランザクションはターゲット装置が、ＰＣＩ規格（ＰＣＩ specification）の定義の下で、初期データ周期（initial data phase）内にデータ伝送を完了することができない時に採用する操作プログラムである。主に遅延トランザクション操作には、入力／出力制御器（I/O controller）とブリッジ（bridge）という２種類の装置が使用される。一般に、入力／出力制御器は、１度に１つだけの遅延トランザクション操作を処理することしかできないが、ブリッジは、マルチ遅延トランザクション（multiple delayed transaction）を行って、システム効率を向上させることができる。
【００２２】
従来の遅延トランザクション操作手順は３つの周期が含まれていた。１．マスターがＰＣＩバスでターゲット装置へのアクセスのリクエストを発したターゲット装置がこのリクエストを記憶した後、ターゲット装置はＰＣＩバス上で、リトライを具するターゲット起動による完了（Target Initiated Termination with Retry）を開始する。これは遅延トランザクション完了（Delay Transaction Termination）ともよばれ、主動的にこのリクエストを完了させる。２．ターゲット装置はマスターが発するリクエストを準備完了する。３．マスターは主動的にもともとアクセスしていたターゲット装置のリクエストを新たに発して、データ・トランザクションを完了する。全体の遅延トランザクション進行期間、マスターは持続してＰＣＩバス調査信号を発して、ＰＣＩバスの使用権限を占用して、同時に持続してターゲット装置に対し発して、ポーリング（polling）に似た操作を行う。
【００２３】
図８に示すように、周期Ｔ１の時、マスターはＰＣＩバス使用をリクエストするリクエスト信号ＲＥＱを送り出してターゲット装置のデータにアクセスする。周期Ｔ２の時、バスアービターを具するホストブリッジは同意信号ＧＮＴを送り出してマスターのリクエストを受け取る。周期Ｔ３の時、マスターはＦＲＡＭＥ信号を送り出してトランザクションを開始する。同時にＡＤバスにアドレス（address）を送り出してターゲット装置を指定し、同時にこのターゲット装置に対して読み取り命令を発する。ターゲット装置が即時にマスターのリクエストに応答できない時、ターゲット装置はマスターのリクエストする相関データを記憶する。周期Ｔ５の時、ターゲット装置は停止信号ＳＴＯＰを送り出して、このリクエストを完了させる。この後、周期Ｔ６の時、マスターはＲＥＱとＦＲＡＭＥ信号を取り消して、同意信号ＧＮＴを取り消して、ＰＣＩバスはリリースされる。上述のタイミング図は遅延トランザクション完了のタイミング図である。
【００２４】
続いて、ターゲット装置は記憶したリクエストの相関データにより、マスターが読み取るデータを準備完了して、マスターが主動的にターゲット装置アクセスのリクエスト発出を待ち、本当のデータ読み取りトランザクションを完了する。周期Ｔ１７の時、マスターは再びリクエスト信号ＲＥＱを送り出してＰＣＩバスの使用をリクエストをする。周期Ｔ１８の時、同意信号ＧＮＴが送り出されて、マスターのリクエストを受け取る。周期Ｔ１９の時、マスターはＦＲＡＭＥ信号を送り出してトランザクションを開始する。同時にＡＤバスに、前回と同じアドレスおよび同じ読み取りコマンドを送り出す。この時、マスターとターゲット装置はそれぞれＩＲＤＹおよびＴＲＤＹ信号を駆動して、正常な読み取りトランザクションを開始する。ターゲット装置が速やかにデータを準備完了できない時、マスターは持続したターゲット装置を読み取る信号、およびＰＣＩバスを占用する使用権限を発して、持続してポーリング（polling）に似た操作を行う。
【００２５】
図５に示すように、この発明が提供するＰＣＩシステムのマスター５０と従来の技術との最大の相違点は、その内部のアービター５２と従来のアービター３２（図３参照）の組成および仲裁方式である。この発明のアービター５２は主に循環調査調整器（Rotating Inquiry Scheduler＝ＲＩＳ）６０と啓発式調査啓動器（Heuristic Inquiry Initiator）７０で構成される。この他、この発明はＰＣＩバス規格の遅延トランザクション機能を利用して、ＰＣＩバスのターゲット装置が遅延トランザクション機能を具し、特に一般にバスアービター５１を具するホストブリッジ６５は更にマルチ遅延トランザクションの機能を具する。
【００２６】
ＰＣＩバス５６に接続したマスター５０は、その内部にアービター５２および最低１個の異なる機能の、例えば機能電気回路５３，５４，５５などの機能電気回路が含まれる。そのうち、アービター５２と機能電気回路５３，５４，５５の連接方式は、バス型式或いは各自が独立した電気回路で連接してお互いに通信する方法で、部分ＰＣＩバス規格の内部バス、或いは特殊定義のインターフェイス規格に符合する。アービター５２とバスアービター５１の両者は異なるもので、バスアービター５１はマスター５０、及びＰＣＩバス５６上に連接したその他のマスター（図では省略）を仲裁して、ＰＣＩバス５６の使用を授権する。アービター５２は機能電気回路５３，５４，５５を仲裁して、マスター５０の資源使用の授権を与える。例えば、マスター５０がバスアービター５１の授権を獲得する時、ある機能電気回路は必ずアービター５２の授権を獲得して、アービター５２を通してＰＣＩバス５６を使用する。
【００２７】
機能電気回路５３と５４はそれぞれ通信インターフェイスを含み、基本出入力機能インターフェイス等の周辺装置はインターフェイスの制御機能電気回路等と連接して、またそれぞれ周辺装置５８と５９に連接する。機能電気回路５５をマスター５０内部に配置して、例えばデジタル信号処理器（ＤＳＰ）等のように、それは独自に特定機能を完了することができる。また、周辺装置６１はアービター５２のインターフェイス規格に符合して、機能電気回路を通して信号を制御或いは変換せずに、直接にマスター５０のアービター５２に連接して、直接に信号をアービター５２の循環調査調整器６０内に送り出す。
【００２８】
図５、６、７に示すように、循環調査調整器６０を調査信号収集器として、其れは最低、調査キュー（Inquiry Queue）６２と応答キュー（Response Queue）６４の二つの部分が含まれる。調査キュー６２は機能電気回路５３，５４，５５或いは周辺装置６１のローカル調査信号（一般に目標アドレスデータのリクエスト信号が含まれる）を接収して保存する。これらローカル調査信号により、これらローカル調査信号に対応する複数個のバス調査信号を順番に啓発式調査啓動器７０に送る。ある状況下でバス調査信号とローカル調査信号は同じで、それは実際応用の電気回路により決まる。啓発式調査啓動器７０はバス調査信号によりＰＣＩバス５６の授権を取得して、対応するＰＣＩバス調査信号をＰＣＩバス５６に送った時、循環調査調整器６０は調査キュー６２に保存されているローカル調査信号をクリアーして、それを応答キュー６４に転送保存して、対応するデータ伝送を待つ。いったん対応するデータが応答して伝達されると、循環調査調整器６０は対応する機能電気回路と適当なデータルート（transmission route）を設立してデータを伝送して、同時に応答キュー６４中で、対応するローカル調査信号は削除される。
【００２９】
啓発式調査啓動器７０は調査過程の最後のステップで、一般のリクエストイニシエーター（request initiator）と異なり、それは一つに繋がるロジック（logics）と簡単なアルゴリズム（Algorithm）システムで構成され、数個の計時器７２ａ〜７２ｃ、レジスター７４ａ〜７４ｃ、緩衝電気回路７６ａ〜７６ｃと運算器７８が含まれる。其のうち、各緩衝電気回路７６ａ〜７６ｃは、アドレスキャッシュ７９と運算器８０等が含まれる。アドレスキャッシュ７９はバス調査信号内のアドレスデータに快速アクセスでき、運算器８０はアドレスキャッシュに保存したアドレスデータ、或いは循環調査調整器がたった今送ってきたバス調査信号により、ＰＣＩバス調査信号をＰＣＩバスに送り出す。各レジスター７４ａ〜７４ｃはターゲット装置を有する一般の遅延時間（latency）予定値を保存する。計時器７２ａ〜７２ｃはレジスター７４ａ〜７４ｃの遅延時間値により、通知信号を緩衝電気回路７６ａ〜７６ｃへ発する。再びＰＣＩバス調査信号をＰＣＩバスに送るように通知し、リクエストデータのターゲット装置が既に準備完了されたかどうか調査する。運算器７８をこれら緩衝電気回路７６ａ〜７６ｃに接続して、緩衝電気回路７６ａ〜７６ｃが送り出すＰＣＩバス調査信号により、順番にＰＣＩバス調査信号をＰＣＩバスに送り出す。最も簡単な応用は、ただ一組だけの計時器、レジスター及び緩衝電気回路を有し、この時、運算器７８は省略することができる。同様に、ある状況下ではバス調査信号とＰＣＩバス信号は同じものである。
【００３０】
例を挙げると、もし周辺装置５８が読み取りリクエストを発すると、機能電気回路５３は対応するローカル調査信号Ａをアービター５２の調査キュー６２に送り、その後、循環調査調整器６０はこのローカル調査信号Ａを調査キュー６２の第一位置Ｍ１中に保存して、並びにこのローカル調査信号Ａを啓発式調査啓動器７０の緩衝電気回路へ伝送する。この時、もし機能電気回路５４と機能電気回路５５が順番にローカル調査信号ＢとＣを送り出すと、同様にローカル調査信号ＢとＣは順番に調査キュー６２の第二位置Ｍ２と第三位置Ｍ３中に保存され、これらの動作は、調査キュー６２が満杯（full）になるまで続けられる。
【００３１】
啓発式調査啓動器７０の第一組の計時器７２ａ、レジスター７４ａ、緩衝電気回路７６ａを例に取ると、緩衝電気回路７６ａは循環調査調整器６０が送るバス調査信号を受け取った後、緩衝電気回路７６ａは運算器７８を通過してＰＣＩバス５６の授権を取得する。対応するＰＣＩバス調査信号をＰＣＩバス５６に送信することに成功した後、循環調査調整器６０は調査キュー６２に保存されているローカル調査信号Ａをクリアーする。同時にローカル調査信号Ａを応答キュー６４の第一位置Ｎ１に置いて、リクエストデータの応答を待ち、ＰＣＩバス５６はリリースされて、その他の装置が使用するために提供する。
【００３２】
本実施形態が提出するホストブリッジ６５は遅延或いはマルチ遅延トランザクション機能を具す。ホストブリッジ６５が各機能電気回路データアクセスするターゲット装置だとすると、ホストブリッジ６５はローカル調査信号Ａに対応するＰＣＩバス調査信号を受け取った後、直ちに遅延トランザクション完了の応答をして、ローカル調査信号Ａに対応するデータの準備を開始する。この他、機能電気回路５４と機能電気回路５５が順番にローカル調査信号Ｂ、Ｃを送り出す時、ローカル調査信号ＢとＣに対応するＰＣＩバス調査信号は順番に、緩衝電気回路７６ｂと緩衝電気回路７６ｃでＰＣＩバスに送られる。同様に、ローカル調査信号ＢとＣに対応するＰＣＩバス調査信号をＰＣＩバス５６に送るのが成功した後、調査キュー６２のローカル調査信号ＢとＣは削除され、同時にローカル調査信号ＢとＣは応答キュー６４の第二位置Ｎ２と第三位置Ｎ３に置かれ、データの応答を待ち、並びにＰＣＩバス５６はリリースされてその他装置の使用に提供する。
【００３３】
開始時、レジスター７４ａは遅延時間予定値を保存して、緩衝電気回路７６ａがＰＣＩバスの遅延トランザクション完了応答を感知した時、計時器７２ａは計時を開始する。計時器７２ａでレジスター７４ａに保存の遅延時間値まで到達した時、通知信号を緩衝電気回路７６ａに送り出す。続いて緩衝電気回路７６ａは再びローカル調査信号Ａに対応するＰＣＩバス調査信号を送り出して、ホストブリッジ６５はそのリクエストデータが準備完了されたかどうか調査する。第二次リクエストが成功して（即ちデータが準備完了され、ＰＣＩバスの応答が非遅延トランザクション完了）、レジスター７４ａの遅延時間値が遅延時間予定値と等しい時、レジスター７４ａが保存した値は変えない。第二次リクエストが成功して、レジスター７４ａが保存する遅延時間値が遅延時間予定値よりも大きい時、レジスター７４ａが保存する遅延時間値は遅延減少相差値（delay decrement）を引いたものにする。もし第二次リクエストが失敗だと（データがまだ準備完了されていなく、ＰＣＩバスの応答は遅延トランザクション完了）、レジスター７４ａに保存の遅延時間値に遅延増加相差値（delay increment）を加えて、その後、再び上述した計時と情報通知方式を、リクエストデータが伝送されるまで繰り返す。
【００３４】
このため、啓発式調査啓動器７０はＰＣＩバス５６を通して、リクエストをホストブリッジ６５まで送り出す。ホストブリッジ６５がデータリクエストを準備完了した時、ホストブリッジ６５はＰＣＩバスに応答し、非遅延トランザクション完了で、緩衝電気回路はこの状態を循環調査調整器６０へ通知して、循環調査調整器６０は応答キュー６４に保存されているローカル調査信号により、必要なデータルート（data transmission route）をつくり、対応する機能電気回路にＰＣＩバス上でデータの伝達をさせ、最後に応答キュー６４においたローカル調査信号を削除する。
【００３５】
上述中で、啓発式調査啓動器７０は順番に各機能電気回路のリクエストをホストブリッジ６５に送り、リクエストして必要なデータ信号を対応するＰＣＩバス調査信号の送信を完了した後、ホストブリッジ６５は停止信号（STOP）を送り出して、ＰＣＩバス５６をリリースして、その他の装置が使用できるように提供する。並びにホストブリッジ６５はこれらのリクエストに対応するデータの準備を開始する。このため、この発明は従来の方法と異なり、必ず１つ前のリクエストが処理された後、次のリクエストを処理することができる。当然、この発明が比較的優れている点は、ホストブリッジ６５がマルチ遅延トランザクション機能を具することである。
【００３６】
上述したことをまとめると、この発明が提供するＰＣＩバス互換性を有するマスターの仲裁方法は下記のステップが含まれる。先に複数個の機能電気回路を提供するが、これら機能電気回路はマスター内でも、外部の周辺電気回路内にあってもよい。これら機能電気回路は複数個のローカル調査信号を発して、ＰＣＩバスでデータ伝達をリクエストする。続いて、順番にこれらローカル調査信号を保存して、これらローカル調査信号により、対応する複数個のバス調査信号を送り出して、当然、ローカル調査信号とバス調査信号は同じでもよい。再び、一時保存並びにこれらバス調査信号により、対応する複数個のＰＣＩバス調査信号をＰＣＩバスに送る。その後、ＰＣＩバス上の応答が遅延トランザクション完了で、再びこの遅延トランザクション完了に対応するＰＣＩバス調査信号をＰＣＩバスに送り、ＰＣＩバス上のターゲット装置のデータが準備完了されたかどうか調べる。ＰＣＩバスが応答し、かつ非遅延トランザクション完了である時、ターゲット装置のデータが既に準備完了されたことを表す。この時、先に保存したこれらローカル調査信号のデータを利用して、対応する機能電気回路はＰＣＩバス上でデータを伝達する。
【００３７】
上述の仲裁方法は、遅延トランザクション完了に対応するＰＣＩバス調査信号をＰＣＩバスへ再び伝送するステップが更に下記のステップを含む。まず先に必ず遅延時間値を提供して、この実施形態ではレジスターで読み取る。ＰＣＩバスが遅延トランザクション完了で応答後、計時を開始する。時間がこの遅延時間値に到達した時、再びこの遅延トランザクション完了に対応するＰＣＩバス調査信号をＰＣＩバスへ伝送する。遅延時間値の調整方法は下記のステップが含まれる。先に遅延時間値を予め設定した遅延時間予定値と同じにする（レジスターで読み取る）。ＰＣＩバスの応答は非遅延トランザクション完了で、また遅延時間値が遅延時間予定値と同じ時、遅延時間値を変えない。ＰＣＩバスが応答し、かつ非遅延トランザクション完了で、また遅延時間値が遅延時間予定値より大きい時、新しい遅延時間値を、以前の遅延時間値から遅延減少相差値を引いたものにする。（新しい遅延時間値をレジスターへ保存する）。ＰＣＩバスが再び遅延トランザクション完了で応答する時、新しい遅延時間値を以前の遅延時間値（previous delay time）に遅延増加相差値（delay increment）を加える。
【００３８】
このようにＰＣＩバス調査信号を再びＰＣＩバスに送る頻度を制御することにより、混雑し過ぎないようにして、ＰＣＩバスの効率が低下するのを防ぐ。或いは少くなりすぎて、各機能電気回路がデータを待つ平均遅延が長くなりすぎるのを防ぐ。一般に、マルチマスターのＰＣＩシステムを集中させると、マスターのデータアクセスは対応する遅延増加相差値（delay increment）が遅延減少相差値（delay decrement）より大きくなって更にバランスが取れる。マスターが伝達遅延に対するリクエストが比較的高い時、対応する遅延増加相差値は遅延減少相差値より小さい。
【００３９】
このため、複数個の機能電気回路が同時にターゲット装置に対してデータをリクエストした時、機能電気回路はローカル調査信号をアービターの循環情報調整器に送る必要があるだけである。その後、その内部の啓発式情報啓動器で処理を進めて、ターゲット装置がリクエストデータを準備完了するのを待つ必要があるだけで、機能電気回路は直ちにアービターにより整理されて、其れがリクエストするデータを獲得する。従来の技術は必ずリクエストデータ伝達が完了してから、その他のリクエスト動作を行っていた。またＰＣＩバスの占用時間は、僅かに啓発式情報啓動器のＰＣＩバス調査信号の送り出しと、ターゲット装置とデータ等を伝達する実際の時間が含まれるだけであるためＰＣＩバス占用の消耗総時間を大幅に減少して、ＰＣＩバスの使用効率を大幅に向上させることができる。またこの発明が提出する循環情報調整器は必ずしもキューを２個使用する必要がないが、当然２個以上でもよい。
【００４０】
以上のごとく、この発明を好適な実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【００４１】
【発明の効果】
上記構成により、この発明は以下の長所を具する。
（１）同時にマルチ機能装置の個別データのアクセスリクエストをＰＣＩバスに送り出すことができ、従来の技術のように必ず順番にＰＣＩバス使用を待つ必要がない。この発明は遅延時間値により、ターゲット装置がリクエストデータを準備完了したかどうか繰り返して調査して、予めデータ互換性を有する機能電気回路を準備完了して、機会があるとＰＣＩバスを利用してデータにアクセスして、各機能電気回路に平均的な遅延時間を持たせて、ＰＣＩシステムの全体機能を向上させる。
（２）ＰＣＩバスの遅延トランザクションの規格を利用して、機能電気回路のリクエスト相関データを受信した後、直ちにＰＣＩバスをリリースして、本当にデータが伝達された時だけＰＣＩバスを持続して占用し、ＰＣＩバスの総使用時間を減少して、ＰＣＩバスのアクティブ時間を増加させ、ＰＣＩバスの使用効率を大幅に向上させる。
（３）従来のＰＣＩバスと互換性を有する。
従って、産業上の利用価値が高い。
【図面の簡単な説明】
【図１】 図１は、従来技術にかかる構成図である。
【図２】 図２は、従来技術にかかる、読み取り操作を進める時のシステムタイミング図である。
【図３】 図３は、従来技術にかかる、ＰＣＩシステムのマスターのチャートである。
【図４】 図４は、図３のマスターが従来の循環仲裁方式を使用してデータ伝達をする時のタイミング図である。
【図５】 図５は、この発明にかかる、ＰＣＩシステムのマスターのチャートである。
【図６】 図６は、この発明にかかるアービターの循環調査調整器のチャート図である。
【図７】 図７は、この発明にかかるアービターの啓発式調査啓動器のチャート図である。
【図８】 図８は、この発明にかかるＰＣＩシステムの遅延トランザクション操作読み取り処理のタイミング図である。
【符号の説明】
５６…ＰＣＩバス
５０…マスター
５１…バスアービター
５２…アービター
５３…機能電気回路
５４…機能電気回路
５５…機能電気回路
５８…周辺装置
５９…周辺装置
６１…周辺装置
６０…循環調査調整器
６２…調査キュー
６４…応答キュー
６５…ホストブリッジ
７０…啓発式調査啓動器
７２ａ…計時器
７２ｂ…計時器
７２ｃ…計時器
７４ａ…レジスター
７４ｂ…レジスター
７４ｃ…レジスター
７６ａ…緩衝電気回路
７６ｂ…緩衝電気回路
７６ｃ…緩衝電気回路
７８…運算器
８０…運算器
７９…アドレスキャッシュ
【発明の属する技術分野】
この発明はアービター（Arbiter）およびその仲裁方法に関し、特にＰＣＩバス上の応答が遅延トランザクション完了（Delay Transaction Termination）である時、マルチ機能マスター（Master）がＰＣＩバス調査信号を再びＰＣＩバスへ伝送するためのアービターと仲裁方法に関する。
【０００２】
【従来の技術】
図１において、中央処理装置１０は、ホストブリッジ１２によりＰＣＩバス１４へ接続する。図示のグラフィックインターフェイス（graphic adapter）１６ａ、エキスパンション・バスブリッジ（expansion bus bridge）１６ｂ、ＬＡＮアダプター（LAN adapter）１６ｃ、ＳＣＳＩインターフェイス（SCSI host bus adapter）１６ｄなどの、多数個のＰＣＩ互換性を有する周辺装置のマスター（master）は、ＰＣＩバス１４と接続する。各マスターはリクエスト信号（request,REQ）を送り出して、ＰＣＩバス１４の使用をリクエストする。ホストブリッジ１２のバスアービター（arbiter）は同意信号（grant, GNT）をマスターに送り、ＰＣＩバス１４の使用に同意する。
【０００３】
ＰＣＩ対応装置（例えばマスターやコンピューターチップセットのノースブリッジなど）間のデータ伝送は主に下記のインターフェイス制御信号で制御する。周期フレーム（cycle frame, FRAME）はイニシエーター（マスター或いはノースブリッジ）から送り出されて、読み書き操作の開始と持続期間を指示する。ＦＲＡＭＥ信号が送り出される時、ＰＣＩバスのデータ・トランザクション（transaction）開始を表して、ＦＲＡＭＥ信号はロウ・ポテンシャル（low potential）を維持して、データ・トランザクション進行の持続を表す。この時、アドレスバスＡＤはアドレス周期期間に有効アドレス（valid address）を送り出して、同時にＣＢＥ（command/byte enable、[3:0]）線が有効なバスコマンド（ＰＣＩ規格を満たす）を送り出したターゲット装置に対してイニシエーターがリクエストするデータ・トランザクションタイプを指示する。ＣＢＥ線は４バイトの番号で１６種類の異なるコマンドをつくり、これはＰＣＩ規格で詳細が定義されている。送り出した有効アドレスを受けた直ぐ後に、アドレスバスＡＤはデータを送り、この時期はデータ周期と呼ばれる。同時にＣＢＥ線で番号を送り出した後、バスコマンドのバイトエネーブル信号はデータを伝送する。ＦＲＡＭＥ信号は送り出しを停止して、これはトランザクション状態が最後のデータ伝送、或いは既にデータ伝送が完了したことを表す。イニシエーター準備完了信号（initiator ready＝ＩＲＤＹ）とターゲット装置準備完了信号（target ready＝ＴＲＤＹ）を合わせて使用し、それぞれイニシエーターとターゲット装置に既に準備完了してデータを伝送することができるのを指示する。読み取り操作を行う時、ＩＲＤＹ信号はイニシエーターがデータ受け取りの準備が完了したことを表す。また書込み操作を進める時、ＴＲＤＹ信号はターゲット装置のデータ受け取りが準備完了できたことを表す。停止信号（stop、ＳＴＯＰ）は、ターゲット装置がイニシエーターに現在のデータ・トランザクションを停止するようにリクエストするのを指示する。
【０００４】
図２に示すように、ＰＣＩバスがデータ伝送実行かつ完了する期間をバス・トランザクション（bus transaction）周期２０と呼び、それはアドレス周期（address phase）２２と数個のデータ周期（data phase）２４ａ，２４ｂ，２４ｃとを含む。各データ周期２４ａ，２４ｂ，２４ｃはまた、それぞれ待ち周期（wait cycle）２６ａ，２６ｂ，２６ｃとデータ伝送周期（data transfer cycle）２８ａ，２８ｂ，２８ｃとに区分される。続いて、図２のタイミング図により、読み取り操作を通じてＰＣＩシステム操作および前述したＰＣＩ規格制御信号の作用を簡単に説明する。
【０００５】
周期Ｔ１の時、イニシエーターがＦＲＡＭＥ信号を送り出して、データ伝送が開始されることを表して、ＡＤバスでスタートアドレス（start address）を送り出してターゲット装置を指定すると同時に、ＣＢＥ線において読み取りコマンドを送り出す。送り出した読み取りコマンドの直ぐ後に、ＣＢＥ線がバイトエネーブル（byte enable）信号を送り出すが、このバイトエネーブルを通じ信号はデータ周期期間全体（２４ａ，２４ｂ，２４ｃを含む）を通じて送り出され続ける。周期Ｔ２の時、イニシエーターが準備完了信号ＩＲＤＹを送り出して、データの送受が開始できることを表すが、この時、ターゲット装置が準備を完了をすることができておらず、この時期をデータ周期２４ａの待ち周期２６ａとして、イニシエーターはターゲット装置がデータの準備を完了するのを待つものである。周期Ｔ３の時、ターゲット装置は既に準備を完了して準備完了信号ＴＲＤＹを送り出すため、ＩＲＤＹおよびＴＲＤＹ信号がいずれも送り出されるデータ伝送周期２８ａ期間において、イニシエーターがターゲット装置からデータを読み取る。ターゲット装置は、周期Ｔ４にＴＲＤＹ信号の送り出しを完了して、データ伝送が完了したことを表すとともに、第２回分のデータの準備を開始するが、この時はデータ周期２４ｂの待ち周期２６ｂである。周期Ｔ５の時、ＴＲＤＹが再び送り出されて、データが既に準備完了となったことを表すとともに、ＩＲＤＹおよびＴＲＤＹ信号がいずれも送り出されるデータ伝送周期２８ｂの期間に、イニシエーターがターゲット装置からデータを読み取る。イニシエーターのデータ読み取りが間に合わない時、イニシエーターは周期Ｔ６でＩＲＤＹ信号の送り出しを完了するが、この時にＴＲＤＹ信号を送り出しているため、この待ち周期２６ｃはイニシエーターにより発動されるものである。イニシエーターが準備完了するのを待って、周期Ｔ７に再びＩＲＤＹ信号を送り出すが、この時はＩＲＤＹならびにＴＲＤＹ信号がいずれも送り出されるデータ伝送周期２８ｃ期間であり、イニシエーターがターゲット装置からデータを読み取り、読み取り操作を完了する。
【０００６】
従来の技術では、どんな特定のバス周期中でも、ただ一個のマスターだけがバスを通して通信することができた。このため、マルチ機能マスターの各機能装置は、バスを利用してデータを伝達する前に、必ず先にマスターがリクエストしてバス制御権（use privilege）を受け取る。しかし比較的簡単なシステムのマルチ機能マスターは、それが有する機能装置がデータ・トランザクションを終わらせる以前に、バス制御権をリリースしなかった。
【０００７】
図３と図４に示すように、ＰＣＩバス４０に連接したマスター３０の内部には、アービター３２と数個の異なる機能の機能電気回路３４，３６，３８が含まれていた。アービター３２とバスアービター３１は異なり、バスアービター３１はマスター３０とＰＣＩバス４０に連接したその他のマスター（図では省略）を仲裁して、ＰＣＩバス４０使用の授権を受け取り、アービター３２は機能電気回路３４，３６，３８を仲裁して、マスター３０を使用する権利を与える。例えば、マスター３０はバスアービター３１の授権を獲得する時、ある機能電気回路は必ずアービター３２の授権を獲得して、アービター３２を通してＰＣＩバス４０を使用する。
【０００８】
機能電気回路３４と機能電気回路３６はそれぞれ通信インターフェイス、基本出入力機能インターフェイス等の周辺連接インターフェイスの制御電気回路などを含み、それぞれ周辺装置３３と周辺装置３５に連接する。例えばデジタル信号処理器（ＤＳＰ）などのように、機能電気回路３８をマスター３０内部に配置して、特定機能を独自に完成する。その他、周辺装置４２を直接にアービター３２と組み合わせて、機能電気回路を通して信号を制御或いは変換をする必要をなくし、それをマスター３０のアービター３２に直接連接して、信号を直接にアービター３２に送り出す。
【０００９】
従来の技術は、周辺装置３３が読み取りリクエストを発する時、機能電気回路３４がリクエスト信号（request）をアービター３２へ発して、もしアービター３２が機能電気回路３４のリクエストに同意すると、続いてマスター３０（アービター３２）がリクエスト信号をバスアービター３１に送り出す。この時、その他のマスターがＰＣＩバス４０を使用していないと、バスアービター３１は同意信号をマスター３０（アービター３２）に送り、そのＰＣＩバス４０の使用に同意する。その後、アービター３２は同意信号（図４で示すＡなど）を送り出して機能電気回路３４に与え、その後、機能電気回路３４はアービター３２を通して、リクエスト信号をＰＣＩバス４０に送り、リクエストデータの応答を待つ。この時、もし機能電気回路３８と周辺装置４２が順番にＰＣＩバス４０の使用をリクエストすると、ＰＣＩバス４０は今まで機能電気回路３４により使用されているため、必ず機能電気回路３４がそのリクエストするデータを完全に受け取るのを待った後、機能電気回路３８と周辺装置４２は上述したように、順番にＰＣＩバス４０の使用が認められる。
【００１０】
機能電気回路３４がリクエストするデータが準備完了された時、機能電気回路３４はＰＣＩバス４０からそのリクエストデータ接収を開始して、並びにそれを周辺装置３３まで伝送する。機能電気回路３４は、図４のＴＡが示すように、ＰＣＩバス４０の時間を占用して、ＰＣＩバス４０上の実際のデータのトランザクション時間はＴＡ１となる。そのため図示するように、約半分のバス占用時間は浪費されていた。
【００１１】
機能電気回路３４がそのリクエストデータの接収を完了した後、バスアービター３１がマスター３０の授権を停止してないとすると、ＰＣＩバス４０の使用授権は依然としてマスター３０である。さもなければアービター３２は上述のデータリクエストの動作を継続し、続いて機能電気回路３８のリクエストに同意して、上述の機能電気回路３４のデータ・トランザクション方式によりデータを獲得する。その後、アービター３２は周辺装置４２がＰＣＩバス４０を使用することに同意して、それがリクエストするデータを獲得させる。図４のＴＢとＴＣはそれぞれ機能電気回路３８と周辺装置４２がＰＣＩバス４０を占用する時間を表して、ＴＢ１とＴＣ１はそれぞれ機能電気回路３８と周辺装置４２の実際のデータ・トランザクション時間を表す。リクエストを発した機能電気回路がリクエストデータを取得するまで待った後、もしその他の機能電気回路がＰＣＩバス４０の使用をリクエストしないと、マスター３０はＰＣＩバス４０の使用権限をリリースして、その他の連接するマスターに使用を提供する。
【００１２】
図４に示すように、機能電気回路３４、３８と周辺装置４２が占用するＰＣＩバス４０の使用総時間をＴとすると、その約半分だけがＰＣＩバス４０のアクティブ時間（active time）で、ＰＣＩバス４０の実際のデータ伝達時間は浪費されて、ＰＣＩバス４０の使用効率を大幅に低下させた。この他、従来のＰＣＩバス上のターゲット装置（Target）、特に一般にバスアービター機能のホストブリッジは、マルチ遅延（Multi-delay）機能を具する。もしそれを提供したパイプライン（pipeline）機能（同時に多数個のコマンド動作を処理する）のＤＲＡＭに応用すると、マルチ遅延トランザクション機能のホストブリッジは機能をより有効に発揮する。そのため、上述した従来の方式によると、ＰＣＩバスのアクティブ時間をたくさん浪費するだけでなく、各機能電気回路或いは周辺装置が、必ず順番にバスの使用を待たなければならなかった。そのため機能電気回路或いは周辺装置は、短時間だけバスを使用する必要がある時でも、必ず長い時間順番待ちする必要があり、ＰＣＩシステムの全体機能を低下させた。そのため従来のマスターのアービターおよび仲裁方式は改善の必要性があった。
【００１３】
【発明が解決しようとする課題】
そこで、この発明の第１の目的は、ＰＣＩバス互換性を有するマスターおよびアービターと仲裁方法を提供して、ＰＣＩバスを占用する時間が長すぎて、ＰＣＩバス使用効率に重大な低下をもたらす従来の技術の欠点を解決することである。
この発明の第２の目的は、ＰＣＩバス互換性を有するマスターおよびアービターと仲裁方法を提供して、マスターのマルチ機能装置に同時に個別のデータアクセスのリクエストをＰＣＩバスに送り出させ、予め準備完了したデータに対応した機能装置に、機会があるとＰＣＩバスを利用してデータアクセスさせる。そして、ＰＣＩバスをリクエストする各装置に比較的平均な遅延時間を与えて、ＰＣＩシステム全体の機能を向上させることにある。
【００１４】
【課題を解決するための手段】
上記課題を解決し、所望の目的を達成するために、この発明はＰＣＩバス互換性を有するマスターおよびアービターを提供する。マスターは機能電気回路とアービターを含んで、機能電気回路はローカル調査信号（local inquiry signal）を発してアービターに送り、ＰＣＩバスでのデータ伝送をリクエストして、アービターは循環調査調整器（Rotating Inquiry Scheduler＝ＲＩＳ）および啓発式調査啓動器（Heuristic Inquiry Initiator＝ＨＩＩ）が含まれる。機能電気回路に接続した循環調査調整器がローカル調査信号を受け取って保存して、ローカル調査信号によりバス調査信号を啓発式調査啓動器に送り、啓発式調査啓動器はバス調査信号により、ＰＣＩバス調査信号をＰＣＩバスに送る。ＰＣＩバスが遅延トランザクション完了で応答後、啓発式調査啓動器は再びＰＣＩバス調査信号をＰＣＩバスに送る。ＰＣＩバス上の応答が非遅延トランザクション完了である時、啓発式調査啓動器は循環調査調整器に通知して、循環調査調整器は機能電気回路にＰＣＩバス上でデータ伝達をさせる。
【００１５】
上述の循環調査調整器には最低、調査キューと応答キューが含まれる。循環調査調整器は機能電気回路のローカル調査信号を受け取った後、それを調査キューへ保存する。その後、循環調査調整器はローカル調査信号により、バス調査信号を啓発式調査啓動器に送る。啓発式調査啓動器はバス調査信号により、ＰＣＩバスの授権を取得する。ＰＣＩバス調査信号をＰＣＩバスに送る時、循環調査調整器が調査キューへ保存したローカル調査信号をクリアーして、其れを応答キューへ転送して保存する。ＰＣＩバスの応答が非遅延トランザクション完了である時、循環調査調整器は応答キューに保存したローカル調査信号により、必要なデータルート（data transmission route）をつくり、機能電気回路にＰＣＩバス上でデータを伝達させ、応答キュー中に置いたローカル調査信号をクリアーする。
【００１６】
上述した啓発式調査啓動器には緩衝電気回路、レジスター及び計時器が含まれる。循環調査調整器に接続した緩衝電気回路はバス調査信号を受け取り一時的に保存して、バス調査信号によりＰＣＩバス調査信号をＰＣＩバスに送る。緩衝電気回路とレジスターに接続した計時器は、レジスターに保存した遅延時間値により通知信号を発して緩衝電気回路に与え、緩衝電気回路へ通知して再びＰＣＩバス調査信号をＰＣＩバスに送り出す。上述緩衝電気回路はアドレスキャッシュと選択器を含む。アドレスキャッシュはバス調査信号内のアドレスデータを得るために使用され、選択器はアドレスキャッシュに保存したアドレスデータ或いは循環調査調整器がたったいま送ってきたバス調査信号により、ＰＣＩバス調査信号をＰＣＩバスに送り出す。
【００１７】
上述した啓発式調査啓動器は複数組の相対応する緩衝電気回路、レジスターおよび計時器を含む。同時に複数個のバス調査信号を処理して、啓発式調査啓動器は更に運算器を具する。この運算器はこれら緩衝電気回路に連接して、これらＰＣＩバス調査信号により、順番にＰＣＩバス調査信号をＰＣＩバスに送り出す。
【００１８】
上記課題を解決し、所望の目的を達成するために、この発明は更にＰＣＩバス互換性を有するマスターの仲裁方法を提供して、それは下記のステップが含まれる。先に複数個の機能電気回路を提供して、これら機能電気回路は複数個のローカル調査信号を発して、ＰＣＩバス上のデータ伝送をリクエストする。続いて、順番にこれらローカル調査信号を保存して、これらローカル調査信号により複数個のバス調査信号を順番に送り出す。再びこれらバス調査信号により、複数個のＰＣＩバス調査信号をＰＣＩバスに送る。その後、ＰＣＩバス上の応答が遅延トランザクション完了後、再びこの遅延トランザクション完了に対応するＰＣＩバス調査信号をＰＣＩバスに送る。ＰＣＩバスが応答し、かつ非遅延トランザクション完了である時、対応する機能電気回路はＰＣＩバス上でデータを伝達する。
【００１９】
上述したＰＣＩバス互換性を有するマスターの仲裁方法は、更に下記のステップが含まれる。まず遅延時間値を提供する。ＰＣＩバスが遅延トランザクション完了で応答後、計時を開始する。計時器により計時される時間がこの遅延時間値に達した時、再びこの遅延トランザクション完了に対応するＰＣＩバス調査信号をＰＣＩバスに送る。
【００２０】
この発明が提供するＰＣＩバス互換性を有するマスターおよびアービターと仲裁方法は、マスターのマルチ機能装置のバスリクエストを仲裁して、同時に個別機能装置のデータアクセスリクエストをＰＣＩバスに送り出す。並びに再びＰＣＩバス調査信号をバスへ伝送する。マルチ遅延トランザクション機能を具するターゲット装置を利用して、予め準備完了したデータに対応する機能装置に、機会があると先にＰＣＩバスを利用させてデータを伝送して、ＰＣＩバスのアクティブ時間を増加させる。そして各機能電気回路に平均的な遅延時間を持たせて、ＰＣＩバスの使用効率を大幅に向上させる。
【００２１】
【発明の実施の形態】
以下、この発明にかかる好適な実施形態を図面に基づいて説明する。
ＰＣＩバス協定規格（例えばバージョン２．１）中において、遅延トランザクション（delayed transaction）と呼ばれるデータ・トランザクション方法がある。いわゆる遅延トランザクションはターゲット装置が、ＰＣＩ規格（ＰＣＩ specification）の定義の下で、初期データ周期（initial data phase）内にデータ伝送を完了することができない時に採用する操作プログラムである。主に遅延トランザクション操作には、入力／出力制御器（I/O controller）とブリッジ（bridge）という２種類の装置が使用される。一般に、入力／出力制御器は、１度に１つだけの遅延トランザクション操作を処理することしかできないが、ブリッジは、マルチ遅延トランザクション（multiple delayed transaction）を行って、システム効率を向上させることができる。
【００２２】
従来の遅延トランザクション操作手順は３つの周期が含まれていた。１．マスターがＰＣＩバスでターゲット装置へのアクセスのリクエストを発したターゲット装置がこのリクエストを記憶した後、ターゲット装置はＰＣＩバス上で、リトライを具するターゲット起動による完了（Target Initiated Termination with Retry）を開始する。これは遅延トランザクション完了（Delay Transaction Termination）ともよばれ、主動的にこのリクエストを完了させる。２．ターゲット装置はマスターが発するリクエストを準備完了する。３．マスターは主動的にもともとアクセスしていたターゲット装置のリクエストを新たに発して、データ・トランザクションを完了する。全体の遅延トランザクション進行期間、マスターは持続してＰＣＩバス調査信号を発して、ＰＣＩバスの使用権限を占用して、同時に持続してターゲット装置に対し発して、ポーリング（polling）に似た操作を行う。
【００２３】
図８に示すように、周期Ｔ１の時、マスターはＰＣＩバス使用をリクエストするリクエスト信号ＲＥＱを送り出してターゲット装置のデータにアクセスする。周期Ｔ２の時、バスアービターを具するホストブリッジは同意信号ＧＮＴを送り出してマスターのリクエストを受け取る。周期Ｔ３の時、マスターはＦＲＡＭＥ信号を送り出してトランザクションを開始する。同時にＡＤバスにアドレス（address）を送り出してターゲット装置を指定し、同時にこのターゲット装置に対して読み取り命令を発する。ターゲット装置が即時にマスターのリクエストに応答できない時、ターゲット装置はマスターのリクエストする相関データを記憶する。周期Ｔ５の時、ターゲット装置は停止信号ＳＴＯＰを送り出して、このリクエストを完了させる。この後、周期Ｔ６の時、マスターはＲＥＱとＦＲＡＭＥ信号を取り消して、同意信号ＧＮＴを取り消して、ＰＣＩバスはリリースされる。上述のタイミング図は遅延トランザクション完了のタイミング図である。
【００２４】
続いて、ターゲット装置は記憶したリクエストの相関データにより、マスターが読み取るデータを準備完了して、マスターが主動的にターゲット装置アクセスのリクエスト発出を待ち、本当のデータ読み取りトランザクションを完了する。周期Ｔ１７の時、マスターは再びリクエスト信号ＲＥＱを送り出してＰＣＩバスの使用をリクエストをする。周期Ｔ１８の時、同意信号ＧＮＴが送り出されて、マスターのリクエストを受け取る。周期Ｔ１９の時、マスターはＦＲＡＭＥ信号を送り出してトランザクションを開始する。同時にＡＤバスに、前回と同じアドレスおよび同じ読み取りコマンドを送り出す。この時、マスターとターゲット装置はそれぞれＩＲＤＹおよびＴＲＤＹ信号を駆動して、正常な読み取りトランザクションを開始する。ターゲット装置が速やかにデータを準備完了できない時、マスターは持続したターゲット装置を読み取る信号、およびＰＣＩバスを占用する使用権限を発して、持続してポーリング（polling）に似た操作を行う。
【００２５】
図５に示すように、この発明が提供するＰＣＩシステムのマスター５０と従来の技術との最大の相違点は、その内部のアービター５２と従来のアービター３２（図３参照）の組成および仲裁方式である。この発明のアービター５２は主に循環調査調整器（Rotating Inquiry Scheduler＝ＲＩＳ）６０と啓発式調査啓動器（Heuristic Inquiry Initiator）７０で構成される。この他、この発明はＰＣＩバス規格の遅延トランザクション機能を利用して、ＰＣＩバスのターゲット装置が遅延トランザクション機能を具し、特に一般にバスアービター５１を具するホストブリッジ６５は更にマルチ遅延トランザクションの機能を具する。
【００２６】
ＰＣＩバス５６に接続したマスター５０は、その内部にアービター５２および最低１個の異なる機能の、例えば機能電気回路５３，５４，５５などの機能電気回路が含まれる。そのうち、アービター５２と機能電気回路５３，５４，５５の連接方式は、バス型式或いは各自が独立した電気回路で連接してお互いに通信する方法で、部分ＰＣＩバス規格の内部バス、或いは特殊定義のインターフェイス規格に符合する。アービター５２とバスアービター５１の両者は異なるもので、バスアービター５１はマスター５０、及びＰＣＩバス５６上に連接したその他のマスター（図では省略）を仲裁して、ＰＣＩバス５６の使用を授権する。アービター５２は機能電気回路５３，５４，５５を仲裁して、マスター５０の資源使用の授権を与える。例えば、マスター５０がバスアービター５１の授権を獲得する時、ある機能電気回路は必ずアービター５２の授権を獲得して、アービター５２を通してＰＣＩバス５６を使用する。
【００２７】
機能電気回路５３と５４はそれぞれ通信インターフェイスを含み、基本出入力機能インターフェイス等の周辺装置はインターフェイスの制御機能電気回路等と連接して、またそれぞれ周辺装置５８と５９に連接する。機能電気回路５５をマスター５０内部に配置して、例えばデジタル信号処理器（ＤＳＰ）等のように、それは独自に特定機能を完了することができる。また、周辺装置６１はアービター５２のインターフェイス規格に符合して、機能電気回路を通して信号を制御或いは変換せずに、直接にマスター５０のアービター５２に連接して、直接に信号をアービター５２の循環調査調整器６０内に送り出す。
【００２８】
図５、６、７に示すように、循環調査調整器６０を調査信号収集器として、其れは最低、調査キュー（Inquiry Queue）６２と応答キュー（Response Queue）６４の二つの部分が含まれる。調査キュー６２は機能電気回路５３，５４，５５或いは周辺装置６１のローカル調査信号（一般に目標アドレスデータのリクエスト信号が含まれる）を接収して保存する。これらローカル調査信号により、これらローカル調査信号に対応する複数個のバス調査信号を順番に啓発式調査啓動器７０に送る。ある状況下でバス調査信号とローカル調査信号は同じで、それは実際応用の電気回路により決まる。啓発式調査啓動器７０はバス調査信号によりＰＣＩバス５６の授権を取得して、対応するＰＣＩバス調査信号をＰＣＩバス５６に送った時、循環調査調整器６０は調査キュー６２に保存されているローカル調査信号をクリアーして、それを応答キュー６４に転送保存して、対応するデータ伝送を待つ。いったん対応するデータが応答して伝達されると、循環調査調整器６０は対応する機能電気回路と適当なデータルート（transmission route）を設立してデータを伝送して、同時に応答キュー６４中で、対応するローカル調査信号は削除される。
【００２９】
啓発式調査啓動器７０は調査過程の最後のステップで、一般のリクエストイニシエーター（request initiator）と異なり、それは一つに繋がるロジック（logics）と簡単なアルゴリズム（Algorithm）システムで構成され、数個の計時器７２ａ〜７２ｃ、レジスター７４ａ〜７４ｃ、緩衝電気回路７６ａ〜７６ｃと運算器７８が含まれる。其のうち、各緩衝電気回路７６ａ〜７６ｃは、アドレスキャッシュ７９と運算器８０等が含まれる。アドレスキャッシュ７９はバス調査信号内のアドレスデータに快速アクセスでき、運算器８０はアドレスキャッシュに保存したアドレスデータ、或いは循環調査調整器がたった今送ってきたバス調査信号により、ＰＣＩバス調査信号をＰＣＩバスに送り出す。各レジスター７４ａ〜７４ｃはターゲット装置を有する一般の遅延時間（latency）予定値を保存する。計時器７２ａ〜７２ｃはレジスター７４ａ〜７４ｃの遅延時間値により、通知信号を緩衝電気回路７６ａ〜７６ｃへ発する。再びＰＣＩバス調査信号をＰＣＩバスに送るように通知し、リクエストデータのターゲット装置が既に準備完了されたかどうか調査する。運算器７８をこれら緩衝電気回路７６ａ〜７６ｃに接続して、緩衝電気回路７６ａ〜７６ｃが送り出すＰＣＩバス調査信号により、順番にＰＣＩバス調査信号をＰＣＩバスに送り出す。最も簡単な応用は、ただ一組だけの計時器、レジスター及び緩衝電気回路を有し、この時、運算器７８は省略することができる。同様に、ある状況下ではバス調査信号とＰＣＩバス信号は同じものである。
【００３０】
例を挙げると、もし周辺装置５８が読み取りリクエストを発すると、機能電気回路５３は対応するローカル調査信号Ａをアービター５２の調査キュー６２に送り、その後、循環調査調整器６０はこのローカル調査信号Ａを調査キュー６２の第一位置Ｍ１中に保存して、並びにこのローカル調査信号Ａを啓発式調査啓動器７０の緩衝電気回路へ伝送する。この時、もし機能電気回路５４と機能電気回路５５が順番にローカル調査信号ＢとＣを送り出すと、同様にローカル調査信号ＢとＣは順番に調査キュー６２の第二位置Ｍ２と第三位置Ｍ３中に保存され、これらの動作は、調査キュー６２が満杯（full）になるまで続けられる。
【００３１】
啓発式調査啓動器７０の第一組の計時器７２ａ、レジスター７４ａ、緩衝電気回路７６ａを例に取ると、緩衝電気回路７６ａは循環調査調整器６０が送るバス調査信号を受け取った後、緩衝電気回路７６ａは運算器７８を通過してＰＣＩバス５６の授権を取得する。対応するＰＣＩバス調査信号をＰＣＩバス５６に送信することに成功した後、循環調査調整器６０は調査キュー６２に保存されているローカル調査信号Ａをクリアーする。同時にローカル調査信号Ａを応答キュー６４の第一位置Ｎ１に置いて、リクエストデータの応答を待ち、ＰＣＩバス５６はリリースされて、その他の装置が使用するために提供する。
【００３２】
本実施形態が提出するホストブリッジ６５は遅延或いはマルチ遅延トランザクション機能を具す。ホストブリッジ６５が各機能電気回路データアクセスするターゲット装置だとすると、ホストブリッジ６５はローカル調査信号Ａに対応するＰＣＩバス調査信号を受け取った後、直ちに遅延トランザクション完了の応答をして、ローカル調査信号Ａに対応するデータの準備を開始する。この他、機能電気回路５４と機能電気回路５５が順番にローカル調査信号Ｂ、Ｃを送り出す時、ローカル調査信号ＢとＣに対応するＰＣＩバス調査信号は順番に、緩衝電気回路７６ｂと緩衝電気回路７６ｃでＰＣＩバスに送られる。同様に、ローカル調査信号ＢとＣに対応するＰＣＩバス調査信号をＰＣＩバス５６に送るのが成功した後、調査キュー６２のローカル調査信号ＢとＣは削除され、同時にローカル調査信号ＢとＣは応答キュー６４の第二位置Ｎ２と第三位置Ｎ３に置かれ、データの応答を待ち、並びにＰＣＩバス５６はリリースされてその他装置の使用に提供する。
【００３３】
開始時、レジスター７４ａは遅延時間予定値を保存して、緩衝電気回路７６ａがＰＣＩバスの遅延トランザクション完了応答を感知した時、計時器７２ａは計時を開始する。計時器７２ａでレジスター７４ａに保存の遅延時間値まで到達した時、通知信号を緩衝電気回路７６ａに送り出す。続いて緩衝電気回路７６ａは再びローカル調査信号Ａに対応するＰＣＩバス調査信号を送り出して、ホストブリッジ６５はそのリクエストデータが準備完了されたかどうか調査する。第二次リクエストが成功して（即ちデータが準備完了され、ＰＣＩバスの応答が非遅延トランザクション完了）、レジスター７４ａの遅延時間値が遅延時間予定値と等しい時、レジスター７４ａが保存した値は変えない。第二次リクエストが成功して、レジスター７４ａが保存する遅延時間値が遅延時間予定値よりも大きい時、レジスター７４ａが保存する遅延時間値は遅延減少相差値（delay decrement）を引いたものにする。もし第二次リクエストが失敗だと（データがまだ準備完了されていなく、ＰＣＩバスの応答は遅延トランザクション完了）、レジスター７４ａに保存の遅延時間値に遅延増加相差値（delay increment）を加えて、その後、再び上述した計時と情報通知方式を、リクエストデータが伝送されるまで繰り返す。
【００３４】
このため、啓発式調査啓動器７０はＰＣＩバス５６を通して、リクエストをホストブリッジ６５まで送り出す。ホストブリッジ６５がデータリクエストを準備完了した時、ホストブリッジ６５はＰＣＩバスに応答し、非遅延トランザクション完了で、緩衝電気回路はこの状態を循環調査調整器６０へ通知して、循環調査調整器６０は応答キュー６４に保存されているローカル調査信号により、必要なデータルート（data transmission route）をつくり、対応する機能電気回路にＰＣＩバス上でデータの伝達をさせ、最後に応答キュー６４においたローカル調査信号を削除する。
【００３５】
上述中で、啓発式調査啓動器７０は順番に各機能電気回路のリクエストをホストブリッジ６５に送り、リクエストして必要なデータ信号を対応するＰＣＩバス調査信号の送信を完了した後、ホストブリッジ６５は停止信号（STOP）を送り出して、ＰＣＩバス５６をリリースして、その他の装置が使用できるように提供する。並びにホストブリッジ６５はこれらのリクエストに対応するデータの準備を開始する。このため、この発明は従来の方法と異なり、必ず１つ前のリクエストが処理された後、次のリクエストを処理することができる。当然、この発明が比較的優れている点は、ホストブリッジ６５がマルチ遅延トランザクション機能を具することである。
【００３６】
上述したことをまとめると、この発明が提供するＰＣＩバス互換性を有するマスターの仲裁方法は下記のステップが含まれる。先に複数個の機能電気回路を提供するが、これら機能電気回路はマスター内でも、外部の周辺電気回路内にあってもよい。これら機能電気回路は複数個のローカル調査信号を発して、ＰＣＩバスでデータ伝達をリクエストする。続いて、順番にこれらローカル調査信号を保存して、これらローカル調査信号により、対応する複数個のバス調査信号を送り出して、当然、ローカル調査信号とバス調査信号は同じでもよい。再び、一時保存並びにこれらバス調査信号により、対応する複数個のＰＣＩバス調査信号をＰＣＩバスに送る。その後、ＰＣＩバス上の応答が遅延トランザクション完了で、再びこの遅延トランザクション完了に対応するＰＣＩバス調査信号をＰＣＩバスに送り、ＰＣＩバス上のターゲット装置のデータが準備完了されたかどうか調べる。ＰＣＩバスが応答し、かつ非遅延トランザクション完了である時、ターゲット装置のデータが既に準備完了されたことを表す。この時、先に保存したこれらローカル調査信号のデータを利用して、対応する機能電気回路はＰＣＩバス上でデータを伝達する。
【００３７】
上述の仲裁方法は、遅延トランザクション完了に対応するＰＣＩバス調査信号をＰＣＩバスへ再び伝送するステップが更に下記のステップを含む。まず先に必ず遅延時間値を提供して、この実施形態ではレジスターで読み取る。ＰＣＩバスが遅延トランザクション完了で応答後、計時を開始する。時間がこの遅延時間値に到達した時、再びこの遅延トランザクション完了に対応するＰＣＩバス調査信号をＰＣＩバスへ伝送する。遅延時間値の調整方法は下記のステップが含まれる。先に遅延時間値を予め設定した遅延時間予定値と同じにする（レジスターで読み取る）。ＰＣＩバスの応答は非遅延トランザクション完了で、また遅延時間値が遅延時間予定値と同じ時、遅延時間値を変えない。ＰＣＩバスが応答し、かつ非遅延トランザクション完了で、また遅延時間値が遅延時間予定値より大きい時、新しい遅延時間値を、以前の遅延時間値から遅延減少相差値を引いたものにする。（新しい遅延時間値をレジスターへ保存する）。ＰＣＩバスが再び遅延トランザクション完了で応答する時、新しい遅延時間値を以前の遅延時間値（previous delay time）に遅延増加相差値（delay increment）を加える。
【００３８】
このようにＰＣＩバス調査信号を再びＰＣＩバスに送る頻度を制御することにより、混雑し過ぎないようにして、ＰＣＩバスの効率が低下するのを防ぐ。或いは少くなりすぎて、各機能電気回路がデータを待つ平均遅延が長くなりすぎるのを防ぐ。一般に、マルチマスターのＰＣＩシステムを集中させると、マスターのデータアクセスは対応する遅延増加相差値（delay increment）が遅延減少相差値（delay decrement）より大きくなって更にバランスが取れる。マスターが伝達遅延に対するリクエストが比較的高い時、対応する遅延増加相差値は遅延減少相差値より小さい。
【００３９】
このため、複数個の機能電気回路が同時にターゲット装置に対してデータをリクエストした時、機能電気回路はローカル調査信号をアービターの循環情報調整器に送る必要があるだけである。その後、その内部の啓発式情報啓動器で処理を進めて、ターゲット装置がリクエストデータを準備完了するのを待つ必要があるだけで、機能電気回路は直ちにアービターにより整理されて、其れがリクエストするデータを獲得する。従来の技術は必ずリクエストデータ伝達が完了してから、その他のリクエスト動作を行っていた。またＰＣＩバスの占用時間は、僅かに啓発式情報啓動器のＰＣＩバス調査信号の送り出しと、ターゲット装置とデータ等を伝達する実際の時間が含まれるだけであるためＰＣＩバス占用の消耗総時間を大幅に減少して、ＰＣＩバスの使用効率を大幅に向上させることができる。またこの発明が提出する循環情報調整器は必ずしもキューを２個使用する必要がないが、当然２個以上でもよい。
【００４０】
以上のごとく、この発明を好適な実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【００４１】
【発明の効果】
上記構成により、この発明は以下の長所を具する。
（１）同時にマルチ機能装置の個別データのアクセスリクエストをＰＣＩバスに送り出すことができ、従来の技術のように必ず順番にＰＣＩバス使用を待つ必要がない。この発明は遅延時間値により、ターゲット装置がリクエストデータを準備完了したかどうか繰り返して調査して、予めデータ互換性を有する機能電気回路を準備完了して、機会があるとＰＣＩバスを利用してデータにアクセスして、各機能電気回路に平均的な遅延時間を持たせて、ＰＣＩシステムの全体機能を向上させる。
（２）ＰＣＩバスの遅延トランザクションの規格を利用して、機能電気回路のリクエスト相関データを受信した後、直ちにＰＣＩバスをリリースして、本当にデータが伝達された時だけＰＣＩバスを持続して占用し、ＰＣＩバスの総使用時間を減少して、ＰＣＩバスのアクティブ時間を増加させ、ＰＣＩバスの使用効率を大幅に向上させる。
（３）従来のＰＣＩバスと互換性を有する。
従って、産業上の利用価値が高い。
【図面の簡単な説明】
【図１】 図１は、従来技術にかかる構成図である。
【図２】 図２は、従来技術にかかる、読み取り操作を進める時のシステムタイミング図である。
【図３】 図３は、従来技術にかかる、ＰＣＩシステムのマスターのチャートである。
【図４】 図４は、図３のマスターが従来の循環仲裁方式を使用してデータ伝達をする時のタイミング図である。
【図５】 図５は、この発明にかかる、ＰＣＩシステムのマスターのチャートである。
【図６】 図６は、この発明にかかるアービターの循環調査調整器のチャート図である。
【図７】 図７は、この発明にかかるアービターの啓発式調査啓動器のチャート図である。
【図８】 図８は、この発明にかかるＰＣＩシステムの遅延トランザクション操作読み取り処理のタイミング図である。
【符号の説明】
５６…ＰＣＩバス
５０…マスター
５１…バスアービター
５２…アービター
５３…機能電気回路
５４…機能電気回路
５５…機能電気回路
５８…周辺装置
５９…周辺装置
６１…周辺装置
６０…循環調査調整器
６２…調査キュー
６４…応答キュー
６５…ホストブリッジ
７０…啓発式調査啓動器
７２ａ…計時器
７２ｂ…計時器
７２ｃ…計時器
７４ａ…レジスター
７４ｂ…レジスター
７４ｃ…レジスター
７６ａ…緩衝電気回路
７６ｂ…緩衝電気回路
７６ｃ…緩衝電気回路
７８…運算器
８０…運算器
７９…アドレスキャッシュ
Claims (4)
- バスに接続したバス互換性を有するマスターのアービターであって、
前記アービターは、機能電気回路に接続した循環調査調整器と、前記循環調査調整器および前記バスに接続した啓発式調査啓動器と、を含み、
前記循環調査調整器は前記機能電気回路のローカル調査信号を受信して保存し、かつ前記ローカル調査信号により、バス調査信号を前記啓発式調査啓動器に送り、
前記啓発式調査啓動器は前記バス調査信号により、前記バス調査信号を前記バスに送り、前記バスが遅延トランザクション完了で応答すると、前記啓発式調査啓動器は前記バス調査信号を再び前記バスへ伝送し、前記バスが応答し、かつ非遅延トランザクション完了である時、前記啓発式調査啓動器は前記循環調査調整器に通知して、前記循環調査調整器は前記機能電気回路に前記バスでデータ伝送を行わせ、
前記啓発式調査啓動器は、
前記循環調査調整器に接続して、前記バス調査信号を受信して一時保存し、前記バス調査信号により前記バス調査信号を前記バスに送る緩衝電気回路と、
遅延時間値を保存するレジスターと、
前記緩衝電気回路および前記レジスターに接続した計時器と、を含み、
前記計時器が前記遅延時間値により、通知信号を前記緩衝電気回路に発して、前記緩衝電気回路に通知し、前記緩衝電気回路が再び前記バス調査信号を前記バスまで送ることを特徴とするバス互換性を有するマスターのアービター。 - 前記循環調査調整器は調査キューおよび応答キューを含み、
前記循環調査調整器は前記機能電気回路の前記ローカル調査信号を受信後、それを前記調査キューに保存し、前記循環調査調整器は前記ローカル調査信号により、前記バス調査信号を前記啓発式調査啓動器に送り、前記啓発式調査啓動器は前記バス調査信号により、前記バスの授権を取得するために前記バス調査信号を前記バスに送る時、前記循環調査調整器は前記調査キューに保存した前記ローカル調査信号をクリアーして、前記応答キューに送って保存することを特徴とする請求項１記載のバス互換性を有するマスターのアービター。 - 前記緩衝電気回路はアドレスキャッシュメモリーと選択器とを含み、
前記アドレスキャッシュメモリーは前記バス調査信号のアドレスデータを得るために使用され、
前記選択器は前記アドレスキャッシュメモリーの前記アドレスデータと前記循環調査調整器が送ってきた前記バス調査信号から二者択一し、前記バス調査信号を前記バスに送ることを特徴とする請求項１記載のバス互換性を有するマスターのアービター。 - バスに接続したバス互換性を有するマスターの仲裁方法であって、
前記マスターは複数個の機能電気回路を含み、
前記機能電気回路が複数個のローカル調査信号を提供して、前記バス上でのデータ伝達をリクエストするステップと、
循環調査調整器が順番に前記ローカル調査信号を保存して、前記ローカル調査信号により、複数個のバス調査信号を順番に送り出すステップと、
啓発式調査啓動器が前記バス調査信号により、前記複数個のバス調査信号を前記バスに送るステップと、
前記バスが遅延トランザクション完了で応答すると、前記啓発式調査啓動器が再び前記遅延トランザクション完了に対応する前記バス調査信号を前記バスに送るステップと、
前記バスが応答し、かつ非遅延トランザクション完了である時、前記循環調査調整器が対応する前記機能電気回路に、前記バス上でデータ伝送させるステップと、
を含み、
レジスターが遅延時間値を保存するステップと、
前記バスが前記遅延トランザクション完了で応答すると計時器が計時を開始するステップと、
計時器により計時される時間が前記遅延時間値に達した時、前記啓発式調査啓動器が再び前記遅延トランザクション完了に対応する前記バス調査信号を前記バスに送るステップと、
を更に含むことを特徴とするバス互換性を有するマスターの仲裁方法。
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| US5884052A (en) * | 1997-07-14 | 1999-03-16 | Vlsi Technology, Inc. | Smart retry mechanism to program the retry latency of a PCI initiator agent |
| US6240475B1 (en) * | 1997-12-30 | 2001-05-29 | Adaptec, Inc. | Timer based arbitrations scheme for a PCI multi-function device |
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