JP4011258B2

JP4011258B2 - 制御チップセット間の割込み機能を有するバスの調停方法

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Publication number: JP4011258B2
Application number: JP2000076162A
Authority: JP
Inventors: 盛昌彭
Original assignee: Via Technologies Inc
Current assignee: Via Technologies Inc
Priority date: 1999-11-15
Filing date: 2000-03-17
Publication date: 2007-11-21
Anticipated expiration: 2020-03-17
Also published as: DE10056152A1; DE10056152B4; JP2001154974A; US6681279B1; TW448365B

Description

【０００１】
【発明の属する技術分野】
この発明は、チップセットに関し、特に、コンピュータシステム中の制御チップセットおよび制御チップセット内部のチップ間でのデータ・トランザクション方法ならびに制御チップセット間の割込み機能を有するバスの調停方法に関する。
【０００２】
【従来の技術】
図１において、中央処理装置（ＣＰＵ）１０が、ホストブリッジ（host bridge）１２を介してＰＣＩバス１４に接続されている。ＰＣＩバス１４は、多数個のＰＣＩ互換性を有する周辺機器のマスタ（master）に接続されることができ、図示したような画像アダプター（graphic adapter）１６ａ、拡張バス・ブリッジ（expansion bus bridge）１６ｂ、ラン・アダプター（LAN adapter）１６ｃ、スモールコンピュータシステムインタフェース・ホストバス・アダプター（SCSI host bus adapter）１６ｄ…等が接続可能である。各マスタは、いずれも要求（request = REQ）信号を送り出してＰＣＩバス１４の使用を要求することができ、ホストブリッジ１２中の調停器（arbiter アービターとも言う）がマスタへ同意（grant = GNT）信号を送ってＰＣＩバス１４の使用に同意することができる。
【０００３】
ＰＣＩ互換機器（例えばマスタあるいはコンピュータ・チップセット中のノースブリッジ）間のデータ転送は、主要には以下のインタフェース制御信号によって制御される。周期フレーム（cycle frame = FRAME）は、イニシエータ（マスタまたはノースブリッジとすることができる）から送り出され、アクセス操作の開始および持続期間の指示に用いられる。ＦＲＡＭＥ信号が送り出される時には、ＰＣＩバスを介したデータ・トランザクション（transaction）が開始されることを表し、ＦＲＡＭＥ信号が低電位に維持されることはデータ・トランザクションが引き続き行われることを表す。この時、アドレスバスＡＤがアドレス周期期間に有効アドレス（valid address）を送り出すと同時に、コマンド／バイト・イネーブル（command/byte enable = CBE[3:0]）線で有効なバスコマンド（ＰＣＩ規格を満たす）を送り出して、ターゲット機器に対してイニシエータの要求するデータ・トランザクション形態を指示するために用いられるが、コマンド／バイト・イネーブル（ＣＢＥ）線は、４ビットでコーディングされる１６種類のコマンドからなり、ＰＣＩ規格に詳細が定義されている。有効アドレスを送り出した直ぐ後に、アドレスバスＡＤが転送すべきデータを送り出し、この時期をデータ周期と呼ぶが、同時にＣＢＥ線からコーディングされたバスコマンドのバイト・イネーブル信号を送り出して、データ転送を行う。ＦＲＡＭＥ信号の送り出しが停止されると、トランザクション状態が最終分のデータ転送あるいはデータ転送の完了であることを表す。イニシエータ準備完了（initiator ready = IRDY）信号およびターゲット機器準備完了（target ready = TRDY）信号は、組み合わせて使用し、イニシエータおよびターゲット機器が準備完了しデータ転送を行えることを指示するために用いられる。読み取り操作を行う時、ＩＲＤＹ信号でイニシエータがデータ受信の準備を完了したことを表し、書き込み操作時には、ＴＲＤＹ信号でターゲット機器がデータ受信の準備を完了したことを表す。停止（stop = STOP）信号は、ターゲット機器がイニシエータに対して現在のデータ・トランザクション行為の停止を要求するように指示するものである。
【０００４】
図２において、ＰＣＩバスでデータ転送を進行完了した時期をバス・トランザクション（bus transaction）周期２０と呼び、その中にアドレス周期（address phase）２２と、複数個のデータ周期（data phase）２４ａ，２４ｂ，２４ｃが含まれる。また、各データ周期２４ａ，２４ｂ，２４ｃがそれぞれ待ち周期（wait cycle）２６ａ，２６ｂ，２６ｃならびにデータ転送周期（data transfer cycle）２８ａ，２８ｂ，２８ｃに区分される。この２図において、読み取り操作を一例として、ＰＣＩシステム操作と前述したＰＣＩ規格制御信号の作用とを簡単に説明する。
【０００５】
周期Ｔ１時に、イニシエータ（マスタ）がＲＥＱ信号を送り出して、ＰＣＩバスの主導権を要求するが、この時、もしも他により高い優先順位の機器がＰＣＩバスの使用を要求していなければ、周期Ｔ２時に、ホストブリッジ（調停器）がＧＮＴ信号を送り出して、イニシエータがＰＣＩバスを主導し、周期Ｔ３時に、イニシエータがＦＲＡＭＥ信号を送り出し、データ・トランザクションの開始を示すとともに、ＡＤバスからスタートアドレス（start address）を送り出して、ターゲット機器を指定すると同時に、ＣＢＥ線から読み取りコマンドを送り出す。読み取りコマンドを送り出した直ぐ後に、ＣＢＥ線からバイト・イネーブル（byte enable）信号を送り出すが、このバイト・イネーブル信号をデータ周期２４ａ，２４ｂ，２４ｃ期間全体を通じて送り出す。周期Ｔ４時に、イニシエータがイニシエータ準備完了信号ＩＲＤＹを送り出して、データ送受信を開始できることを示すが、この時、ターゲット機器が準備完了していなければ、この時期をデータ周期２４ａの待ち周期２６ａとして、イニシエータは、ターゲット機器がデータを準備完了するのを待つ。周期Ｔ５時に、ターゲット機器が準備完了してターゲット機器準備完了信号ＴＲＤＹを送り出す。従って、ＩＲＤＹ信号とＴＲＤＹ信号とがいずれも送り出されたデータ転送周期２８ａにおいて、イニシエータがターゲット機器からデータを読み取る。ターゲット機器は、周期Ｔ６時にＴＲＤＹ信号の送り出しを終了してデータ転送の終了を表すとともに、第２回分のデータを準備しはじめるが、この時をデータ周期２４ｂの待ち周期２６ｂとする。周期Ｔ７時に、ＴＲＤＹ信号を再び送り出して、データが準備完了したことを表すとともに、ＩＲＤＹ信号とＴＲＤＹ信号とがいずれも送り出されたデータ転送周期２８ｂにおいて、イニシエータがターゲット機器からデータを読み取る。イニシエータのデータ読み取りが間に合わない時には、イニシエータが周期Ｔ８時にＩＲＤＹ信号の送り出しを終了するが、この時、ＴＲＤＹ信号が送り出されているので、待ち周期２６ｃは、イニシエータにより発動される。イニシエータの準備完了を待って、周期Ｔ９時にＩＲＤＹ信号を再び送り出すと、このＩＲＤＹ信号とＴＲＤＹ信号とがいずれも送り出されたデータ転送周期２８ｃにおいて、イニシエータがターゲット機器からデータを読み取る。イニシエータが周期Ｔ９時にデータ読み取りの必要性がなくなったことを確認した時点で、イニシエータがＦＲＡＭＥ信号およびＲＥＱ信号の送り出しを終了して、周期Ｔ１０時に、調停器がＧＮＴ信号の送り出しを終了する。これで、１つの読み取り操作が完了する。
【０００６】
以上に述べたように、ＰＣＩ規格においては、ＰＣＩ規格のデータ・トランザクションを完了させるために、煩雑な制御信号、待ち状態、調停手続等を使用しなければならず、ＰＣＩに規定された信号には少なくとも４５〜５０個の信号ピンが存在している。現在のパーソナルコンピュータ内部は、図１に示したシステムに非常に類似したものであり、ホストブリッジ１２がマザーボード内部の制御チップセットのノースブリッジ・チップであり、サウスブリッジ・チップが拡張バス・ブリッジ１６ｂを含んでいて、パーソナルコンピュータ・システム中のサウスブリッジは、主要かつ不可欠なマスタとなっている。そして、パーソナルコンピュータ・システム中の画像アダプターは、ＰＣＩバスには接続されておらず、増速画像ポート（accelerated graphic port = AGP）インタフェースを介してノースブリッジ・チップに接続されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、一般の制御チップセット内部でのチップ間データ・トランザクションは、一般のマルチ用途バスのような複雑な機能プログラムを必要としておらず、例えば、マザーボードのチップセット内部のノース・サウスブリッジのデータ・トランザクションには、完全なＰＣＩバスのような複雑なプログラムを必要としておらず、このような複雑なプログラムは、多種類のアプリケーション環境への適用を確保するためのものであり、ほとんどが多くの機能特性を利用するに至っていない。しかも、高度集積化の流れにともなって、任意の制御チップに更に多くの機能が一体化されるものとなり、例えばＣＰＵ（中央処理装置）とノースブリッジ・チップとを１つのチップに合体したり、あるいは制御チップセット自体が１つのチップに合体されたりして、チップ・パッケージのピンが１つの非常に貴重な資源に変えられるので、できるだけピン数を減少させて制御チップのコストを低減させなければならなくなる。従って、制御チップセット内部間のデータ・トランザクション速度を向上させ、しかもチップピンという資源を節減するために、簡略化されているが制御チップ間のデータ・トランザクションに適合している特殊なバス規格が必要なものとなる。例えば、ノース・サウスブリッジ間に簡略化された複数本の信号線ならびに高速なバス規格を設計するとともに、このバス規格をチップ内部処理において可能な限り一般のＰＣＩ規格に近いものとして、チップに他のモジュールとの互換性を備えさせ、制御チップをむやみに修正しなくても良いものにしなければならない。
【０００８】
また、チップセット間でチップがバス主導権を有する時に初めてデータ転送を行うことができるが、あるチップがバス主導権をずっと独占していると、別なチップが優先順位の高いトランザクションを行う必要がある（オーディオまたはビデオなどのデータを転送する必要がある）時に、バス主導権が得られないために高い優先順位を有するトランザクションが行えないことになっていた。
【０００９】
そこで、この発明の目的は、簡略化されたチップセット間において割込み方式により優先順位の高いトランザクションを行うことのできる、制御チップセット間の割込み機能を有するバスの調停方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決し、所望の目的を達成するために、この発明にかかる制御チップセット間の割込み機能を有するバスの調停方法は、システム立上げ時にある制御チップがチップ間バスの制御権を所有するように設定し、別な制御チップが優先順位の高いデータ・トランザクションを行う時には、割込み要求（preempt request）信号を介してバス制御権を所有しているチップに制御権を渡すように要求できるようにし、制御権を有するチップが割込み要求信号を受け取った時に遅延タイマ（latency timer）を起動させ、遅延タイマが計時を終了するまでにバス制御権を相手に渡すようにすることで、高い優先順序のトランザクションを有するチップが短い時間内にデータ転送を行えるようにして、転送効果を全体として向上させる。
【００１１】
上記手段により、この発明にかかる制御チップセット間の割込み機能を有するバスの調停方法は、制御チップセットのデータ・トランザクション機能を向上させるとともに、制御チップセット内部の信号線の種類ならびに数量を簡略化、つまり制御チップセット間バスを簡略化することができる。この発明は、マザーボード内部のノースブリッジおよびサウスブリッジから構成される制御チップセットを一例として、複数個のコマンド信号を定義し直すものであって、ここに高出力メモリリンク（High Through-put Memory Link = HTML）と呼ぶものにより、もともと複雑であるＰＣＩバス信号を簡略化するものであり、元来はノースブリッジおよびサウスブリッジ間の信号線が４５本も必要であるが、この発明にかかる実施の形態では１５本のコマンド信号線で元のＰＣＩバス信号線に置き換えられるものである。
【００１２】
【発明の実施の形態】
以下、この発明にかかる好適な実施の形態を図面に基づいて説明する。
【００１３】
図３において、この実施の形態にかかる制御チップセットには、ノースブリッジ３０と、サウスブリッジ３２という２つの制御チップが含まれ、ＣＰＵ（中央処理装置）３４およびメモリ３６がノースブリッジ３０に接続されている。ノースブリッジ３０およびサウスブリッジ３２間では、元は４５個ある信号ピンを１５個に簡略化しており、余ったピンを他の用途に振り替えることで、チップセットの機能を強化することができる。次に、図３と表１とを使って説明する。なお、ＩＳＡは、アイサバスである。
【００１４】
【表１】

ノースブリッジ３０およびサウスブリッジ３２間に、元のＰＣＩバス規格によって定められたアドレスバス（AD bus）を残すが、わずか８本の双方向信号線にまで減少させており、その他の例えばＣＢＥ，ＦＲＡＭＥ，ＩＲＤＹ，ＴＲＤＹ，ＳＴＯＰ，ＤＥＶＳＥＬ，ＲＥＱ，ＧＮＴなどの信号線は、双方向バイト・イネーブル信号線ＢＥと、サウスブリッジ３２により駆動されるアップリンク・コマンド（up link command）ＵＰＣＭＤおよびアップリンク・ストローブ（up link strobe）ＵＰＳＴＢと、ノースブリッジ３０により駆動されるダウンリンク・コマンド（down link command）ＤＮＣＭＤおよびダウンリンク・ストローブ（down link strobe）ＤＮＳＴＢなどの信号線に簡略化されている。ノースブリッジ３０およびサウスブリッジ３２は、それぞれ１本の独立したコマンド信号線を駆動することにより、この実施の形態が全２重コマンド伝送機能を備えたものとなり、それぞれ随時にバスコマンドを発信することができる。しかも、バスコマンドを発信すると同時に、もしもバス使用権を所有していれば、アドレス・データバスからデータを発信することもできるし、更にアドレス・データバスからアドレスを発信することができるとともに、ＢＥ線から現行コマンドの長さ情報を発信することもできる。
【００１５】
図４において、データ線ＳＩＧＮＡＬの伝送データ・ビット時間とバス・クロック信号ＣＬＫとストローブ信号線ＳＴＢとの間のタイミング図を示すと、この図４から分かるように、１つのクロック周期にストローブ信号線ＳＴＢの２つのクロック信号が含まれる、つまりアップリンク・ストローブ線およびダウンリンク・ストローブ線稼働時の動作周波数がクロック信号線上のクロック周波数の２倍となっている。ストローブ信号ＳＴＢの上昇および下降エッジを利用して、４つのビット時間０〜３を定義することができ、これら４つのビット時間から合計４ビットのデータを得ることができるとともに、バスコマンドのコーディングを行うことができる。従って、８本のデータ線で各周期ごとに３２ビットのデータを得ることができるので、その効果はＰＣＩバスにおいて３２本のデータ線でデータ伝送するのと同等である。そして、もしもＢＥ記号線が長さデータを表す時には、１つのクロック周期に１〜１６（４ビット）データの長さ情報を得ることができる。
【００１６】
アップリンク・コマンドＵＰＣＭＤおよびダウンリンク・コマンドＤＮＣＭＤにより各種のデータ・トランザクション形態を定義することができる。サウスブリッジ３２により駆動されるアップリンク・コマンドＵＰＣＭＤには、ノースブリッジからサウスブリッジへの読み取り確認コマンドＣ２ＰＲＡ、ノースブリッジからサウスブリッジへの書き込み確認コマンドＣ２ＰＷＡ、サウスブリッジからノースブリッジへの読み取りコマンドＰ２ＣＲ、サウスブリッジからノースブリッジへの書き込みコマンドＰ２ＣＷなどが含まれる。それらとビット時間のコーディングとの関係は、表２（アップリンク・コマンドＵＰＣＭＤ）に示した通りである。
【００１７】
【表２】

なお、バス要求信号ＲＥＱは、ビット時間０で出発し、その他のデータ・トランザクション形態とは重複しないので、任意の時間に、たとえデータ・トランザクション形態コマンドを発信する同一クロック周期であっても、このＲＥＱ信号を同時に発信することができる。ノースブリッジ３０により駆動されるダウンリンク・コマンドＤＮＣＭＤには、ノースブリッジからサウスブリッジへの出入力読み取りコマンドＣ２ＰＩＯＲ、ノースブリッジからサウスブリッジへのメモリ読み取りコマンドＣ２ＰＭＲ、ノースブリッジからサウスブリッジへの出入力書き込みコマンドＣ２ＰＩＯＷ、ノースブリッジからサウスブリッジへのメモリ書き込みコマンドＣ２ＰＭＷ、サウスブリッジからノースブリッジへの読み取り確認コマンドＰ２ＣＲＡ、サウスブリッジからノースブリッジへの書き込み確認コマンドＰ２ＣＷＡが含まれ、それらとビット時間のコーディングとの関係は、表３（ダウンリンク・コマンドＤＮＣＭＤ）に示した通りである。なお、この実施の形態は、ＧＮＴ信号の定義とは関係がないものである。
【００１８】
【表３】

上記したコマンドのうち、ノースブリッジおよびサウスブリッジから発信されるコマンドは対応したものであり、サウスブリッジが順番に複数個のＰ２ＣＲおよび／またはＰ２ＣＷコマンドを発信したら、ノースブリッジはサウスブリッジが発信したコマンドの順番に完全に従って対応するＰ２ＣＲＡおよび／またはＰ２ＣＷＡで応答しなければならない。ノースブリッジが順番に複数個のＣ２ＰＩＯＲ，Ｃ２ＰＭＲ，Ｃ２ＰＩＯＷ，Ｃ２ＰＭＷコマンドを発信したら、サウスブリッジは順番に対応するＣ２ＰＲＡおよびＣ２ＰＷＡコマンドで応答しなければならない。しかも、この実施の形態においては、各制御チップがコマンドを発信する時、その関連データは必ず事前に準備しておかなければならない。例えば、サウスブリッジがＰ２ＣＷを発信する時、書き込むべきデータを準備完了しておく必要があるし、ノースブリッジがＰ２ＣＲＡを発信する時、送り返すべきデータを準備完了しておく必要があるのであって、データ転送の途中でデータストップによる中断を回避するとともに、その他に発信すべきコマンドがない時には、制御チップがＮＯＰコマンドを発信する。
【００１９】
この発明にかかる任意の制御チップがバスオーナーである時の割込み調停方法は、その動作環境として以下を必要とするものであって、制御チップセットが、第１制御チップ（例えばノースブリッジチップ）および第２制御チップ（例えばサウスブリッジチップ）を備え、これら第１制御チップおよび第２制御チップ間をチップ間バス（例えばＨＴＭＬ）を介して相互にデータ転送する時、待ち周期を必要としないものである。もちろん、このチップ間バスは、図３に示した、この発明にかかる実施の形態におけるマザーボードのノース・サウスブリッジチップセットのように、共用双方向バスを含むものでなければならないし、そうでないなら調停の必要性などない。
【００２０】
先ず、第２制御チップが、第１制御チップが所有する所定のクロック数のバスコマンドおよびその使用している共用双方向バスのクロック数を認知していなければならない。第２制御チップが第１コマンド（例えば読み取りコマンド）を発信して第１制御チップに与える時、第２制御チップは、第１制御チップが伝送する対応の第１コマンドの確認コマンドおよびデータに必要なクロック数を記録しなければならず、第１制御チップ応答確認コマンドならびにデータが必要とするクロック数は、第１コマンド中の情報によって決まる。例えば、サウスブリッジがＰ２ＣＲコマンドを発信してノースブリッジに与える時、読み取りデータの長さ情報が含まれており、また、ＨＴＭＬのデータ転送時に待ち周期がないため、サウスブリッジは、ノースブリッジが伝送する対応のＰ２ＣＲＡコマンドおよびデータが必要とするクロック数を認知することができる。次の表４（任意の制御チップがバスオーナーである時の割込み調停方法）に、その組み合わせを示すが、表中、Ｎが第１制御チップ（例えばノースブリッジチップ）を表し、Ｓが第２制御チップ（例えばサウスブリッジチップ）を表し、ＤＮＲＥＱが第１制御チップの発信する第１バス要求信号を表し、ＵＰＲＥＱが第２制御チップの発信する第２バス要求信号を表し、Ｓ割込み可能が、第１制御チップがバス制御権を所有し、かつ第２制御チップが高い優先順位を有するトランザクションのデータを有していて割込み要求信号を出していることを表し、Ｎ割込み可能が、第２制御チップがバス制御権を所有し、かつ第１制御チップが高い優先順位を有するトランザクションのデータを有していて割込み要求信号を出していることを表している。
【００２１】
【表４】

システム立上げ時に、第１制御チップがバス制御権を所有しており、もしも第１制御チップまたは第２制御チップがいずれもバス要求信号を出していない時、第１制御チップが引き続きバス制御権を所有する。
【００２２】
第１制御チップがバス制御権を所有し、第１制御チップが第１バス要求信号を出しておらず、第２制御チップが第２バス要求信号ＵＰＲＥＱを出している時、第２制御チップが次のバス制御権の所有者となる。
【００２３】
第１制御チップがバス制御権を所有し、第１制御チップが第１バス要求信号ＤＮＲＥＱを出しており、第２制御チップが第２バス要求信号を出していない時、第１制御チップが引き続きバス制御権の所有者となる。
【００２４】
第１制御チップがバス制御権を所有し、第１制御チップが第１バス要求信号ＤＮＲＥＱを出しており、第２制御チップも第２バス要求信号ＵＰＲＥＱを出している時、第１制御チップが引き続き次のバス制御権の所有者となるが、第２制御チップはアップリンク・コマンド信号線から割込み要求信号を送り出し、遅延タイマ（latency timer）が計時を終了するまでに、バス制御権を得るように要求して、優先順位の高いトランザクションを実行完了する。
【００２５】
第２制御チップがバス制御権を所有し、第２制御チップまたは第１制御チップがいずれもバス要求信号を出していない時、第２制御チップが引き続きバス制御権を所有する。
【００２６】
第２制御チップがバス制御権を所有しており、もしも第２制御チップが第２バス要求信号を出しておらず、第１制御チップが第１バス要求信号ＤＮＲＥＱを出している時、第１制御チップが次のバス制御権を所有する。
【００２７】
第２制御チップがバス制御権を所有し、第２制御チップが第２バス要求信号ＵＰＲＥＱを出し、第１制御チップが第１バス要求信号を出していない時、第２制御チップが引き続き次のバス制御権を所有する。
【００２８】
第２制御チップがバス制御権を所有し、第２制御チップが第２バス要求信号ＵＰＲＥＱを出し、第１制御チップも第１バス要求信号ＤＮＲＥＱを出している時、第２制御チップが引き続き次のバス制御権を所有するが、第１制御チップは、ダウンリンク・コマンド線から割込み要求信号を送り出し、遅延タイマ（latency timer）が計時を終了するまでに、バス制御権を得るように要求して、優先順位の高いトランザクションを実行完了する。
【００２９】
第２制御チップが第２バス要求信号ＵＰＲＥＱを出した後、バスが第１制御チップにより使用されているか否かを検査して、第２制御チップが、第１制御チップがチップ間バスを使用していることを検出しない時、第２制御チップは所定周期を待つとともに、引き続きチップ間バスを検査してから、このチップ間バスを駆動する。このように、所定周期待つことの目的は、信号がチップ間バス中の伝送において伝送遅れの可能性があるためであり、第１制御チップのコマンドが送り出されているのに、第２制御チップが、第１制御チップがチップ間バスを使用していないと誤認することを防止するためである。また、２つの制御チップが同時にチップ間バスを駆動することを防止するために、バス制御権の転換に少なくとも１クロック周期の転換周期（turn-around cycle）を必要とするように構成している。
【００３０】
第２制御チップが、第１制御チップがチップ間バスを使用していることを検出した時、第１制御チップがバス使用権を明渡すまで待たなければならない。第２制御チップが、もしも長く待ちすぎる、あるいは高い優先順位のトランザクション・データを送り出したければ、アップリンク・コマンドＵＰＣＭＤ信号線から割込み要求信号を発信して第１制御チップがバス使用権を強制的に明渡すようにすることができる。
【００３１】
以下、好適な実施の形態にかかる動作タイミング図を説明する。
【００３２】
図５において、ＨＣＬＫはＨＴＭＬのクロック信号、ＤＮＲＥＱ＃は第１制御チップの第１バス要求信号、＃は低電位動作（以下、同じ）、ＵＰＲＥＱ＃は第２制御チップの第２バス要求信号、ＮＯＥ＃は第１制御チップの出力エネーブル信号、ＳＯＥ＃は第２制御チップの出力エネーブル信号、ＡＤは第１制御チップおよび第２制御チップ間の共用双方向バス信号をそれぞれ表している。周期Ｔ１，Ｔ２時に、ＤＮＲＥＱ＃およびＵＰＲＥＱ＃がディスイネーブル（高電位）であるので、第１制御チップがバス制御権を所有している（システム初期設定値）。トランザクション（transaction）を周期Ｔ４時に開始するため、ＤＮＲＥＱ＃は周期Ｔ３時にエネーブル（低電位）に変わらなければならない。周期Ｔ５時にＵＰＲＥＱ＃がエネーブルに変わるが、周期Ｔ１１までＤＮＲＥＱ＃がエネーブルを維持しているので、第２制御チップがバスオーナーになることはできない。第１制御チップは、周期Ｔ１１時にバスを必要としなくなるので、周期Ｔ１０時にＤＮＲＥＱ＃がディスイネーブル（高電位）に変わる。ＤＮＲＥＱ＃は周期Ｔ９時までエネーブルを維持し、かつＤＮＲＥＱ＃が周期Ｔ１０時にディスイネーブルに変わるので、周期Ｔ１１時にＮＯＥ＃がディスイネーブルに変わり、周期Ｔ１１の転換周期が経過してから、第２制御チップが周期Ｔ１２時にデータをバスへ駆動する。周期Ｔ１３時に、第２制御チップはバスを必要としていないので、Ｔ１２時にＵＰＲＥＱ＃がディスイネーブルに変わる。但し、ＤＮＲＥＱ＃が周期Ｔ１１，Ｔ１２時にディスイネーブルを維持しているので、第２制御チップが引き続きバスオーナーであり、周期Ｔ１５時にトランザクションを開始する。周期Ｔ１６時にＵＰＲＥＱ＃がディスイネーブルに変わり、周期Ｔ１５時にＤＮＲＥＱ＃がエネーブルに変わるので、周期Ｔ１７時に、第２制御チップはバス制御権を失い、周期Ｔ１８時に第１制御チップが再びバスオーナーとなる。
【００３３】
図６において、周期Ｔ１６時にＤＮＲＥＱ＃がディスイネーブルに変わり周期Ｔ１７時にエネーブルに変わるほかは図５に類似したものであって、その結果をダミー要求（dummy request）とする。第１制御チップが相変わらずバスオーナー（bus owner）であり、周期Ｔ１８時にトランザクションを開始する。第１制御チップが周期Ｔ１６時に既にＤＮＲＥＱ＃をディスイネーブルに変え、しかもバスレシーバが周期Ｔ１５時に既にＵＰＲＥＱ＃をエネーブルに変えているけれども、バスレシーバ（bus receiver）となった第２制御チップは、周期Ｔ１８時にバスオーナーとなることができない。従って、制御チップがバスオーナーからバスレシーバに変わった後では、転換周期後の２周期以内には再びバスオーナーとなることができない。
【００３４】
図７において、図５中の第１制御チップは周期Ｔ７時にトランザクションを行う必要がないので、周期Ｔ６時にＤＮＲＥＱ＃をディスイネーブルに変えることができ、図７ではバスが周期Ｔ７時に転換周期となるようにする。第１制御チップは周期Ｔ７時にバス制御権を失って、第２制御チップが周期Ｔ８時にバス制御権を得る。このような状況は、バスオーナーが次の周期にバスを使用するつもりがない時に要求信号をディスイネーブルに変えるか否かによって決まる。図５中の第２制御チップは周期Ｔ５時にバスを使用しようとしたが、第１制御チップがＤＮＲＥＱ＃をディスイネーブルに変えなかったので、第２制御チップはトランザクションを開始することができなかった。このような状況において、第２制御チップがアップリンク・コマンド線ＵＰＣＭＤにより割込みコマンドを駆動して第１制御チップに優先順位の高いトランザクションを実行する必要があることを通告する。図７中、第１制御チップが周期Ｔ７時にバスを使用したいが、第２制御チップがＵＰＲＥＱ＃をディスネーブルに変えていないので、第１制御チップはトランザクションを開始することができない。このような状況において、第１制御チップがダウンリンク・コマンド線ＤＮＣＭＤにより割込みコマンドを駆動して第２制御チップに優先順位の高いトランザクションを実行する必要があることを通告し、第２制御チップがこのコマンドを受け取った後に、遅延タイマ（latency timer）を起動させ、遅延タイマが計時を終了するまでに第２制御チップがバス制御権を手放さなければならないものとする。このような構成により、第１制御チップが一定時間内にバス制御権を得て優先順位の高いトランザクションを行えることを保証することができる。
【００３５】
以上のごとく、この発明を好適な実施の形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【００３６】
【発明の効果】
上記構成により、この発明にかかる制御チップセット間の割込み機能を有するバスの調停方法は、制御チップセットのデータ・トランザクション機能を向上させるとともに、制御チップセット内部の信号線の種類ならびに数量を簡略化、つまり制御チップセット間バスを簡略化することができる。例えば、元来はノースブリッジおよびサウスブリッジ間の信号線が４５本も必要であるものを、この実施の形態では１５本のコマンド信号線で元のＰＣＩバス信号線に置き換えられるものである。従って、産業上の利用価値が高い。
【図面の簡単な説明】
【図１】従来のコンピュータに使用されているＰＣＩバスシステムの構成図である。
【図２】ＰＣＩシステムのマスタが読み取り操作を行う時のタイミング図である。
【図３】この発明にかかる制御チップセットの実施の形態を示す機能ブロック図である。
【図４】この発明の実施の形態にかかるビット時間とバスクロック信号とストローブ信号との間のタイミング図である。
【図５】この発明の制御チップセット間でのバス使用要求を示すタイミング図である。
【図６】この発明の制御チップセット間でのバス使用要求を示すタイミング図である。
【図７】この発明の制御チップセット間でアップリンクコマンド線とダウンリンクコマンド線とにより割込み要求信号を実行する際のタイミング図である。
【符号の説明】
３０ノースブリッジ（第１制御チップ）
３２サウスブリッジ（第２制御チップ）
３４ＣＰＵ（中央処理装置）
３６メモリ

Claims

制御チップセット間バスの調停方法であって、コンピュータシステムに用いられ、前記制御チップセットが、第１制御チップおよび第２制御チップを備え、前記第１制御チップおよび第２制御チップ間のバスが相互にデータを転送する時に、優先順位の高いトランザクションを要求する前記第１制御チップまたは第２制御チップから割込み要求信号を出すことにより、前記第１制御チップまたは第２制御チップのいずれかが実行している優先順位の高いトランザクションを完了させるものであるとともに、前記制御チップセット間バスが共用双方向バスを有するものにおいて、
前記調停方法が、前記第２制御チップが前記制御チップセット間バスを使用する必要がある時に前記第２制御チップから第２バス要求信号を発信するステップと、
前記第１制御チップが、前記第２バス要求信号を検出した時に、前記第１制御チップの第１バス要求信号がディスイネーブルである場合には、前記第２制御チップが次のバスオーナーとなり、もしも前記第１制御チップの第１バス要求信号がイネーブルである場合には、前記第１制御チップが引き続きバスオーナーとなるが、もしも前記第２制御チップの第２バス要求信号の優先順位が高い場合には、前記第２制御チップが前記割込み要求信号を発信することができるステップと、
前記第１制御チップが、前記第２制御チップの前記割込み要求信号を検出した時に、遅延タイマを起動させ、前記遅延タイマの計時が終了するまでに、前記第２制御チップが次のバスオーナーとなるステップと、
を具備し、
前記制御チップ間バスが、アドレスデータを伝送するためのアドレス・データバスと、長さデータおよびバイト・イネーブル信号を伝送するための長さ／バイト・イネーブル信号線と、前記第２制御チップにより駆動されるアップリンク・コマンド信号の伝送のためのアップリンク・コマンド信号線と、前記第１制御チップにより駆動されるダウンリンク・コマンド信号の伝送のためのダウンリンク・コマンド信号線と、前記第２制御チップにより駆動されるアップリンク・ストローブ信号の伝送のためのアップリンク・ストローブ信号線と、前記第１制御チップにより駆動されるダウンリンク・ストローブ信号の伝送のためのダウンリンク・ストローブ信号線と、クロック信号を伝送するためのクロック信号線とを備えるとともに、前記共用双方向バスが、前記アドレス・データバスと前記長さ／バイト・イネーブル信号線とを有するものである、
制御チップセット間の割込み機能を有するバスの調停方法。
バスレシーバは、前記バスオーナーが２クロック周期前に前記バス要求信号をディスイネーブルとし、しかも前記バスレシーバが３クロック周期前に前記バス要求信号をイネーブルとした時にだけ前記共用双方向バスを駆動させることができるものである請求項１記載の制御チップセット間の割込み機能を有するバスの調停方法。
前記バスレシーバが、前記バスオーナーに変換される時、バス制御権の転換のために１転換周期の時間待ちをして初めて前記共用双方向バスを駆動させることができるものである請求項２記載の制御チップセット間の割込み機能を有するバスの調停方法。
前記バスオーナーは、前記バス要求信号の１クロック周期前と前記バスレシーバの前記バス要求信号の２クロック周期前とを比較してから、次の１クロック周期にバス使用権を継続して所有するか否かを決定するものである請求項１記載の制御チップセット間の割込み機能を有するバスの調停方法。