JP4684577B2 - 高速の帯域幅のシステムバスを仲裁するためのバスシステム及びその方法 - Google Patents

Description

少なくとも一つのマスタと少なくとも一つのスレイブとの間のバス帯域幅を改善するための仲裁メカニズムはよく知られている。このような仲裁の基本動作は要請(ｒｅｕｅｓｔ)、仲裁(ａｒｂｉｔｒａｔｉｏｎ)、承認(ｇｒａｎｔ)及びデータ伝送(ｄａｔａ ｔｒａｎｓｆｅｒ)からなる。

アービタはターゲットスレイブをアクセス要請したマスタにバス所有権(ｂｕｓ ｏｗｎｅｒｓｈｉｐ)を承認する。ターゲットスレイブがデータ伝送状態でなければ、マスタはターゲットスレイブがデータ伝送可能になるまで待機しなければならないので、所有権承認は不要になる。マスタが長い待機時間(ｌｏｎｇ ｌａｔｅｎｃｙ)を有するターゲットスレイブをアクセスすれば、帯域幅も低下する。

図１は待機時間(ｗａｉｔｉｎｇ ｔｉｍｅ：Ｔ)を示す一般的なタイミング図である。

図１を参照すると、アドレス情報の一番目のセットＡＤＤＲ１〜４が提供されると、データの一番目のセットＤＡＴＡ Ｄ１〜Ｄ４がついてくる。 続いて、アドレス情報の二番目のセットＡＤＤＲ５〜８が提供されると、データの二番目のセットＤＡＴＡ Ｄ５〜Ｄ８がついて来る。前記待機時間ＴはデータＤ４とＤ５との間の遅延時間であり、この遅延時間があるのは望ましくない。図２は待機時間が除去された望ましいタイミング図である。

バンクインターリービング(ｂａｎｋ ｉｎｔｅｒｌｅａｖｉｎｇ)はメモリをいくつかのバンクに分けるための典型的な技術として使用され、それによって、各バンクを成功的にアクセス可能とする。バンクインターリーブで二つのバンクの各動作はオーバーラップされる。例えば、バス帯域幅を向上するために、データは一つのバンクでアクセスされ、同時に他の一つのバンクではプリチャージされる。

しかし、バンクインターリービングにはいくつかの短所がある。すなわち、マスタは仲裁によってバス所有権を受けた後に、マスタを有効なアドレスと制御情報とで駆動することができる。したがって、このような情報は仲裁の後に発生されるので、仲裁のために使用することができない。その結果、帯域幅の改善は制限される。さらに、ターゲットスレイブの要請は予め送ることができないので、上述のように、待機時間Ｔが遅延し、依然として存在する。

マスタを有する他の一般的な装置は、要請と同時にサイクルタイプ信号を発生する。サイクルタイプ信号はアクセスされる特定ターゲットリソース(スレイブ)を示し、そのターゲットの読み出し、または書き込みを示す。サイクルタイプ信号と関連ターゲットリソース情報とによって、アービタはバス所有権の優先順位を決める。このような方式で、ターゲットスレイブのリトライサイクルは回避され、バス帯域幅と全体システムパフォーマンスとは向上することができる。しかし、付加的なピン(ｐｉｎｓ)がサイクルタイプ信号を提供するために要求され、そのため、ターゲットスレイブを要請することを直ちに送ることができず、待機時間Ｔだけ遅延し、依然として存在する。

図３はマスタ１〜３と、アービタ４と、ＳＤＲＡＭコントローラ５と、ＳＤＲＡＭバンク６とを含む一般的なバス構造を示したものである。各マスタ１〜３はＨＢＵＳＲＥＱＮ信号によってアービタ４からバスアクセスを要請する。アービタ４はマスタ１〜３のうちのいずれか一つを選択するための仲裁回路(ａｒｂｉｔｒａｔｉｏｎ ｌｏｇｉｃ)を具備し、マスタ１〜３のうちで選択されたマスタに提供されるＨＧＲＡＮＴＮ信号によってバスアクセスのため仲裁及び承認を行う。図３を参照すると、ＨＡＤＤＲＮ、ＨＷＲＩＴＥＮ、ＨＢＵＲＳＴＮ、ＨＳＩＺＥＮ及びＨＴＲＡＮＮ信号は各々のスレイブを駆動するための信号である。このような信号はマスタ１〜３から一つ以上のマルチプレクサＭＵＸ７〜８を経由してＳＤＲＡＭコントローラ５に提供される。ＭＵＸ７〜８はアービタ４からＨＭＡＳＴＥＲ信号を受け入れ、ＳＤＲＡＭコントローラ５に選択されたＨＡＤＤＲ、ＨＷＲＩＴＥＲ、ＨＢＵＲＳＴＲ、ＨＳＩＺＥＲ及び／またはＨＴＲＡＮＳＲ信号を伝送する。ＭＵＸ７はマスタ１〜３各々からＨＷＤＡＴＡＮ信号を受け入れ、ＨＷＤＡＴＡＮ信号のうちで選択された一つをＢＩＷＤＡＴＡ信号としてＳＤＲＡＭコントローラ５に伝送する。ＳＤＲＡＭコントローラ５は用意ができれば、各マスタ１〜３にＢＩＲＥＡＤＹＤ信号を伝送する。また、ＳＤＲＡＭコントローラ５は信号とデータとがＳＤＲＡＭ６の間を行ったり来たりするように変換する。

図４は非特許文献１に記載されている典型的なバス構造を示すタイミング図である。図４に示したように、待機時間Ｔは一番目のデータＢＯＤ０〜ＢＯＤ３と二番目のデータＢＩＤ０〜ＢＩＤ３との間の伝送間に存在する。この待機時間Ｔは、アービタ４が仲裁を通じてバス所有権を受け入れるように、データアクセスを以前に準備するように、ターゲットスレイブに要請することができないために惹起され、結果的にバス帯域幅を減少させる。
Ａｄｖａｎｃｅｄ Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ Ｂｕｓ Ａｒｃｈｉｔｅｃｔｕｒｅ（ＡＭＢＡ）Ｓｐｅｃｉｆｉｃａｔｉｏｎ２．０

本発明の目的は、上述の問題点を解決するためのものであり、高速の帯域幅を有するシステムのバスで多数のマスタとスレイブとの間のアクセス帯域幅を向上させるためのアービタ及びシステムを提供することにある。

本発明の他の目的は、上述の問題点を解決するためのものであり、高速の帯域幅を有するシステムバスで多数のマスタとスレイブとの間のアクセス帯域幅を向上させるために、アービタ及びシステムのスレイブアクセスを抑制する方法を実現することにある。

本発明のさらに他の目的は、上述の問題点を解決するためのものであり、長い待機時間を有するスレイブのデータアクセス時、バンクインターリービング方式を利用してアクセス帯域幅を最大化するためのシステム及びその方法を提供することにある。

本発明の実施例で、本発明は要請信号を発生するすべてのマスタユニットに仮想−承認(ｐｓｅｕｄｏ−ｇｒａｎｔ)信号を発生し、仮想−承認信号に応答して要請信号を発生するすべてのマスタユニットから伝送情報を受け入れるためのシステムのアービタを実現する。

本発明の実施例で、本発明はバス使用のための要請信号を発生する少なくとも一つのマスタユニットと、少なくとも一つのマスタユニットから要請信号を受け入れ、前記少なくとも一つのマスタユニットから前記要請信号に応答して仮想−承認信号を発生するためのアービタとを含み、前記少なくとも一つのマスタユニットは前記仮想-承認信号に応答して前記アービタにターゲット情報を提供し、前記少なくとも一つのスレイブユニットは前記少なくとも一つのマスタユニットにより提供された前記ターゲット情報に応答してデータ伝送のため準備するシステムを実現する。

本発明の実施例で、本発明は要請信号に応答して仮想−承認信号を発生し、前記仮想−承認信号に応答してターゲット情報を受け入れるシステムの仲栽方法を実現する。

本発明の実施例で、本発明は要請信号を発生し、前記要請信号を受け入れ、前記要請信号に応答して仮想−承認信号を発生し、前記仮想−承認信号に応答してターゲット情報を提供し、前記ターゲット情報に応答してデータ伝送を準備するシステムの仲裁方法を実現する。

本発明のバスシステムは、バス使用要請があるすべてのバスマスタにバス使用権を得たように動作させて、スレイブアクセス時に必要な駆動情報を獲得することによって、最適化されたアクセスになるように仲裁して、スレイブアクセス帯域幅を向上させる。

また、長い待機時間を有する同期ＤＲＡＭのアクセス時、バス使用要請があるすべてのバスマスタにバス使用権を得たように動作させて、必要な駆動情報を獲得し、バンクインターリービング方式を利用して同期ＤＲＡＭのアクセス帯域幅を最適化することができる。

図５は本発明の実施例によるバス仲裁構造を示したものである。図５を参照すると、バス仲裁構造はＮ個のマスタユニット１１０、１２０、１３０と、アービタ１４０と、Ｍ個のスレイブユニットとを含む。ここで、Ｎは１またはそれ以上の整数であり、Ｍは１以上の整数であり、Ｎとは同一値ではない。動作をよく見れば、各マスタユニット１１０、１２０、１３０はアービタ１４０に要請信号ＨＢＵＳＲＥＱＮを伝送する。ＨＢＵＳＲＥＱＮ信号は一つのターゲットスレイブ、例えば、スレイブユニット１５０、１６０または１７０をアクセスするための要請信号である。アービタ１４０はＮ個の要請するマスタユニット１１０、１２０、１３０の各々に仮想承認(ｐｓｅｕｄｏ ｇｒａｎｔ) 信号ＨＧＲＡＮＴを提供する。ＨＧＲＡＮＴ信号は一つのマスタでバス使用のためのバス所有権を承認するための信号である。Ｎ個のマスタユニット１１０、１２０、１３０各々はアービタ１４０が仲裁を実行するように、アービタ１４０にターゲット情報を提供する。図５に示した望ましい実施例で、ターゲット情報はＨＡＤＤＲＮ 信号である。アービタ１４０は仲裁を実行し、各々のマスタ１１０、１２０に準備信号ＨＲＥＡＤＹＮを提供することによって、データ伝送が起きる準備ができたことを示す。

少なくとも二つ以上のマスタ１１０、１２０、１３０がバスアクセスを要請するようになれば、ＨＢＵＳＲＥＧＮ信号は主張(ａｓｓｅｒｔｅｄ)状態になる。本発明の望ましい実施例で、このような状況で、アービタ１４０は仲裁に先立って、ＨＧＲＡＮＴＮ信号を応答して、要請したすべてのマスタ１１０、１２０、１３０に‘偽造(ｆａｋｅ)'または’仮想(ｐｓｅｕｄｏ)'所有権を許可する。マスタ１１０、１２０、１３０はバス所有権を受け入れ、ターゲットスレイブに対する必要な情報(例えば、ＨＡＤＤＲＮ)を駆動する。アービタ１４０は仲裁動作を実行するために、この情報と連係したターゲットスレイブ情報を利用する。仲裁及びバス使用可能性をチェックした後、アービタ１４０は実際にバス所有権を有する選択されたマスタに活性化されたＨＲＥＡＤＹ信号を伝送する。

一般的に、ＨＧＲＡＮＴ信号は仲裁の後に許可される。本発明の望ましい実施例で、ＨＧＲＡＮＴ信号は上述のように要請の後、仲裁の前に許可される。

図６は本発明の望ましいタイミング図である。図６を参照すると、ＨＧＲＡＮＴ１信号はＨＢＵＳＲＥＱ１信号に応答して、ハイ(ｈｉｇｈ)にトリガ(ｔｒｉｇｇｅｒ)される。また、ＨＡＤＤＲ１信号はＨＧＲＡＮＴ１信号のハイ(ｈｉｇｈ)への遷移(ｔｒａｎｓｉｔｉｏｎ)に応答して発生し、ＨＣＬＫと同期する。これと同様に、ＨＧＲＡＮＴ２信号はＨＢＵＳＲＥＱ２信号に応答してハイにトリガされる。また、ＨＡＤＤＲ２信号はＨＧＲＡＮＴ２信号のハイへの遷移に応答して発生し、ＨＣＬＫと同期する。図６に示すように、ＤＡＲＡ１を含むデータ情報ＨＲＤＡＴＡはＨＲＥＡＤＹ１信号に応答して発生し、データすなわち、ＤＡＴＡ５はＨＲＥＡＤＹ２信号に応答して発生する。図６に示すように、本発明の望ましい実施例で、アービタ１４０はより早くマスタ１１０、１２０、１３０からＨＡＤＤＲ２信号を受け入れるので、時間遅延が減少する。

図７及び／または図８を参照すると、ＨＡＤＤＲ、ＨＢＵＲＳＴ、ＨＷＲＩＴＥ信号は各々ターゲットスレイブを駆動するための信号である。ＢＩＲＥＱＤ信号はデータアクセスを準備するためにターゲットスレイブに要請する信号である。ＢＩＡＤＤＲ、ＢＩＢＡ、ＢＩＲＣＣＯＮＴ信号はすべてターゲットスレイブを制御するための情報を含む信号である。ＢＩＣＯＮＦＩＲＭＤ信号はＢＩＲＥＱＤ信号を認識する信号(ａｃｋｎｏｗｌｅｄｇｅｍｅｎｔ ｓｉｇｎａｌ：ＡＣＫ)である。ＮＤＣＡＳ、ＮＲＡＳ、ＮＣＡＳ、ＮＤＷＥ信号はターゲットスレイブまたは本発明の他の実施例すなわち、特別なメモリバンクをアクセスするための命令信号である。ＢＡ信号はバンクアドレス信号であり、ＢＩＲＥＡＤＹＤ信号はターゲットスレイブがデータ伝送を調整する時に活性化されるようにトリガされる信号である。ＨＲＥＡＤＹＮ信号は特定マスタがターゲットスレイブに／からデータ伝送のためのバス所有権を現在持っているかを示すための信号である。

図７は本発明の望ましい実施例による図５に示したバス構造をさらに詳細に示した図面である。図７に示したように、アービタ５５０はマスタインターフェース５５２とスレイブコントローラインターフェース５５４とを含む。マスタインターフェース５５２はＮ個のマスタユニット５１０、５２０、５３０と相互動作し、スレイブコントローラインターフェース５５４はＭ個のスレイブコントローラ５７１、５７２、５７３と相互動作する。Ｍ個のスレイブコントローラ５７１、５７２、５７３は少なくとも一つ以上のスレイブユニット５４１、５４２、５４３を制御する。

図７に示したように、各マスタユニット５１０、５２０、５３０はアービタ５５０にＨＢＵＳＲＥＱ信号を提供する。アービタ５５０はマスタユニットの各々にＨＧＲＡＮＴ信号を発生する。次に、マスタユニット各々はアービタ５５０にＨＡＤＤＲ信号、ＨＢＵＲＳＴ信号及び／またはＨＷＲＩＴＥ信号を提供する。

マスタユニット５１０、５２０、５３０の各々はマルチプレクサＭＵＸ５６０にＨＷＤＡＴＡｎ信号を供給し、ＨＷＤＡＴＡｎのうちで選択された一つはＢＩＷＤＡＴＡとして、スレイブコントローラ５７１、５７２、５７３に供給される。スレイブコントローラ５７１、５７２、５７３はスレイブユニット５４１、５４２、５４３に／からデータを伝送する。また、スレイブコントローラ５７１、５７２、５７３はマルチプレクサＭＵＸ５８０にＢＩＲＤＡＴＡｎ信号を提供し、ＢＩＲＤＡＴＡｎのうちで選択された一つはＢＩＲＤＡＴＡ信号として、マスタユニット５１０、５２０、５３０に供給される。

図８は本発明の他の実施例による図５に示した汎用バス仲裁回路の詳細な構成を示す図である。図８を参照すると、アービタ２５０はマスタインターフェース２５２と、ＳＤＲＡＭコントローラインターフェース２５４とを含む。マスタインターフェース２５２は図７と関連して説明したと同様に、マスタユニット２１０、２２０、２３０とマルチプレクサ２６０と相互動作する。ＳＤＲＡＭコントローラインターフェース２５４はＳＤＲＡＭコントローラ２７０にＢＩＲＥＱＤ、ＢＩＡＤＤＲ、ＢＩＢＡ、ＢＩＢＥ、ＢＩＲＣＯＮＴ及びＢＩＣＣＯＮＴ信号を供給し、ＳＤＲＡＭコントローラ２７０からＢＩＲＥＡＤＹＤ及びＢＩＣＯＮＦＩＲＭＤ信号を受け入れる。ＳＤＲＡＭコントローラ２７０はＭＵＸ２６０を経由してマスタユニット２１０、２２０、２３０のうち、選択された一つからＢＩＷＤＡＴＡを受け入れ、マスタユニット２１０、２２０、２３０のうち、選択された一つにＢＩＲＤＡＴＡを提供する。ＳＤＲＡＭコントローラ２７０はＮＤＣＳ、ＮＲＡＳ、ＮＣＡＳ、ＮＤＷＥ、ＢＡ及びＡＤＤＲ信号をＳＤＲＡＭ ２４０に供給し、ＳＤＲＡＭ ２４０からデータを再び受け入れる。この実施例で、ＳＤＲＡＭ２４０は符号２４１、２４２、２４３及び２４４に示す少なくとも一つ以上のメモリバンクを含む。

図９は本発明の実施例によるタイミング図である。図９に示すように、マスタはアービタが仮想承認信号を通じて早く許可信号を送ってくるので、早く情報を伝送することができる。アービタはターゲットスレイブの情報を早く受け取ることができるので、ＲＡＳ１及びＣＡＳ１信号を通じてデータ伝送を準備するように、スレイブに要請することができる。

図１０は図７または図８に示したマスタインターフェースの実施例を示している。図１０を参照すると、マスタインターフェース２５２、５５２は同期化ユニット(ｓｙｎｃｈｒｏｎｉｚｅｒ ｕｎｉｔ)１００１、１００２、１００３を含み、これら各々はマスタユニットからＨＢＵＳＲＥＱ信号を受けてＨＧＲＡＮＴ信号を出力する。マスタインターフェース２５２、５５２はマルチプレクサ１００５、１００６、１００８をさらに含む。これらはターゲットスレイブがデータ伝送が準備されたか否かを示すＢＩＲＥＡＤＹＤ信号を受け入れ、少なくとも一つ以上のＨＲＥＡＤＹ信号を出力する。図１０に示したように、マスタインターフェース２５２、５５２はどのような仲裁ロジックであってもよい。

図１１は本発明の実施例による流れ図である。段階Ｓ３１０に示したように、アービタは少なくとも一つのマスタがバス要請をするか否かを判別する。判別の結果、要請がなければ、アービタはホールディングループに留まるようになり、要請があれば、段階Ｓ３２０で、要請したすべてのマスタユニットにＨＧＲＡＮＴ信号を伝送する。段階Ｓ３３０でアービタは要請されたすべてのマスタユニットから駆動情報を受け入れる。段階Ｓ３４０で駆動情報とターゲットスレイブの状態情報とに基づいて特定マスタはアービタによって選択される。

段階Ｓ３５０で、バス利用可能性の有無にかかわらず、ターゲットスレイブとともに待機時間を減らすために、アービタは選択されたマスタがアクセスするスレイブにデータ伝送を準備するように要請する。段階Ｓ３６０で、スレイブコントローラはターゲットスレイブに命令信号を伝送する。図１１に示した流れ図は本発明の方法の実施例による一番目のステージを示したものである。

図１２は二番目のステージを示したものである。段階Ｓ４１０で、アービタはどのようなターゲットスレイブにデータ伝送が準備されたかを判別する。準備されていなければ、アービタはホールディングルーフに留まるようになる。準備されていれば、段階Ｓ４２０で、アービタはバスが使用可能であるか否かを判別する。もしバス使用が不可能であれば、アービタはホールディングルーフに留まるようになる。バス使用が可能であれば、段階Ｓ４３０で、アービタはデータ伝送準備が完了したターゲットスレイブをアクセスしようと要請したマスタのうちの一つを選択する。段階Ｓ４４０で、データは選択されたバスマスタと連結ターゲットスレイブとの間に伝送される。そして、このようなプロセスが繰り返される。

上述のように、本発明の実施例は一般的な仲裁信号の手順から仲裁信号の手順を変更させる。特に、本発明の実施例では、仮想承認信号は仲裁に先立って処理される。また、情報伝送は仲裁に先立って処理されるので、データ伝送に含まれた情報は仲裁決定に利用される。したがって、本発明の実施例は待機時間Ｔを減らすか、除去することができる。

本発明の実施例を特定コントローラインターフェースとメモリとを利用して詳細に説明したが、この分野の通常の技術でよく知られた他のインターフェース及び／またはメモリを利用することができることは自明である。さらに、本発明の実施例は特定バス競争(ｂｕｓ ｃｏｎｔｅｎｔｉｏｎ)に対して説明されたが、本発明の思想は関連分野の通常の技術でよく知られた他のバス競争または他のリソース競争を解決するためにも利用することができる。

上述の本発明は、多様な方法で変形可能なことは自明である。そのような変形は本発明の範囲及び思想を逸脱しない範囲内で、多様な変形及び変化が可能であることはこの分野で通常の知識を持つ者において自明である。また、このような変形は本発明の技術的範囲に含まれることは自明である。

待機時間Ｔを示す典型的なタイミング図である。 待機時間Ｔが除去された所望のタイミング図である。 典型的なバス構造を示す図である。 典型的なバス構造のタイミング図である。 本発明の実施例によるバス仲裁構造を示す図である。 本発明の実施例によるタイミング図である。 本発明の実施例による図５のバス構造をさらに詳細に示した図である。 図５に示した汎用バス仲裁回路の他の実施例による詳細な構造を示す図である。 本発明による実施例のタイミング図である。 本発明の実施例による図７または図８に示したマスタインターフェースを示す図である。 本発明の実施例による方法の第１状態を示す流れ図である。 本発明の実施例による方法の第２状態を示す流れ図である。

Claims (33)

1. システムにおけるアービタは、要請したすべてのマスタユニットに仮想承認信号を発生し、前記仮想承認信号に応答して前記要請したすべてのマスタユニットから処理情報を受け入れ、
   前記処理情報は、前記マスタユニットが要求した少なくとも１つのターゲットスレイブユニットの要請情報を含み、
   前記アービタは、前記マスタユニットに対しバスの所有権の優先順位を決めるため、前記要請情報と、前記マスタユニットが要求したターゲットスレイブユニットのユニット情報に基づいて仲裁を行う、
   ことを特徴とするシステムのアービタ。
2. 前記アービタは、
   前記要請したマスタユニットから受信された前記処理情報に基づいて仲裁をさらに実行することを特徴とする請求項１に記載のアービタ。
3. 前記アービタは、
   前記要請したすべてのマスタユニットに前記仮想承認信号を発生し、前記仮想承認信号に応答して前記要請したすべてのマスタユニットから前記処理情報を受け入れ、前記要請したマスタユニットの中で選択された一つで準備信号を発生するためのマスタインターフェースを含むことを特徴とする請求項１に記載のアービタ。
4. 前記マスタインターフェースは、
   前記要請したすべてのマスタユニットから発生された少なくとも一つの要請信号から前記仮想承認信号を発生するための少なくとも一つのジェネレータを含むことを特徴とする請求項３に記載のアービタ。
5. 前記マスタインターフェースは、
   少なくとも一つのスレイブから一つのターゲットスレイブ準備信号を前記要請したマスタユニットのうちで選択された一つのためのデータ伝送準備信号に変換するための少なくとも一つの回路を含むことを特徴とする請求項３に記載のアービタ。
6. 前記準備信号はデータ伝送のための信号であることを特徴とする請求項３に記載のアービタ。
7. 前記準備信号はバス使用可能性を示すことを特徴とする請求項３に記載のアービタ。
8. 前記アービタは、
   前記要請したマスタユニットのうちの前記選択された一つから前記処理情報に応答してデータ伝送を準備するように、少なくとも一つのスレイブユニットに要請するためのコントローラインターフェースを含むことを特徴とする請求項１に記載のアービタ。
9. 前記コントローラインターフェースは、
   前記少なくとも一つのスレイブユニットの少なくとも一つのスレイブコントローラとともに連係されて動作するスレイブコントローラインターフェースであることを特徴とする請求項８に記載のアービタ。
10. 各々のスレイブコントローラは、少なくとも一つのスレイブメモリを制御することを特徴とする請求項９に記載のアービタ。
11. 前記コントローラインターフェースは、少なくとも一つのスレイブユニットの少なくとも一つのＳＤＲＡＭコントローラとともに連係されて動作するＳＤＲＡＭコントローラインターフェースであることを特徴とする請求項８に記載のアービタ。
12. 各々のＳＤＲＡＭコントローラは少なくとも一つのＳＤＲＡＭメモリバンクを制御することを特徴とする請求項１１に記載のアービタ。
13. 前記要請したすべてのマスタユニットからの要請は、システムクロックに同期されることを特徴とする請求項１に記載のアービタ。
14. 要請信号を発生する少なくとも二つのマスタユニットと、
    前記少なくとも二つのマスタユニットから前記要請を受け入れ、前記少なくとも二つのマスタユニットから前記要請に応答して仮想承認信号を発生するアービタと、
    前記仮想承認信号に応答して前記アービタにターゲット情報を供給する前記少なくとも二つのマスタユニットと、
    前記少なくとも二つのマスタユニットによって供給された前記ターゲット情報に応答してデータ伝送を準備する少なくとも一つのスレイブユニットとを含み、
    前記ターゲット情報は、前記マスタユニットが要求した少なくとも１つのターゲットスレイブユニットの要請情報を含み、
    前記アービタは、前記マスタユニットに対しバスの所有権の優先順位を決めるため、前記要請情報と、前記マスタユニットが要求したターゲットスレイブユニットのユニット情報に基づいて仲裁を行う、
    ことを特徴とするシステム。
15. 前記少なくとも一つのスレイブユニットは、データ伝送準備が完了すれば、前記少なくとも一つのマスタユニットと前記少なくとも一つのスレイブユニットのうちの一つとの間にデータが伝送されることを特徴とする請求項１４に記載のシステム。
16. 前記システムで要請したすべてのマスタユニットは前記アービタから前記仮想承認信号を受け入れることを特徴とする請求項１４に記載のシステム。
17. 前記少なくとも二つのマスタユニットからの前記要請はシステムクロックに同期されることを特徴とする請求項１４に記載のシステム。
18. 前記アービタからの前記仮想承認信号と、前記少なくとも二つのマスタユニットからの前記ターゲット情報とは同期されることを特徴とする請求項１４に記載のシステム。
19. システムの仲裁方法において、
    要請に応答して仮想承認信号を発生する段階と、
    前記仮想承認信号に応答してターゲット情報を受け入れる段階とを含み、
    前記ターゲット情報は、各要請に応じた少なくとも一つのターゲットスレイブユニットに関する要請情報を含み、
    少なくとも二つの要請をしている複数のマスタユニットに対しバスの所有権の優先順位を決めるため、各要請に応じた前記ターゲットスレイブユニットのユニット情報と前記要請情報とに基づいて仲裁を行う、
    ことを特徴とするシステムの仲裁方法。
20. 前記ターゲット情報に基づいて仲裁する段階をさらに含むことを特徴とする請求項１９に記載のシステムの仲裁方法。
21. 前記要請と前記ターゲット情報とは多数のマスタユニットから発生することを特徴とする請求項１９に記載のシステムの仲裁方法。
22. 前記仮想承認信号はすべての要請に応答して発生されることを特徴とする請求項１９に記載のシステムの仲裁方法。
23. 前記ターゲット情報に応答してデータ送信のための準備を要請する段階をさらに含むことを特徴とする請求項１９に記載のシステムの仲裁方法。
24. 前記要請はシステムクロックに同期されることを特徴とする請求項１９に記載のシステムの仲裁方法。
25. 前記方法はソフトウェアまたはハードウェアの実行によることを特徴とする請求項１９に記載のシステムの仲裁方法。
26. 少なくとも二つの要請を発生する段階と、
    前記少なくとも二つの要請を受け入れ、前記少なくとも二つの要請に応答して仮想承認信号を発生する段階と、
    前記仮想承認信号に応答して各要請に応じて少なくとも一つのターゲットスレイブユニットに関する情報を含むターゲット情報を供給する段階と、
    前記ターゲット情報に応答してデータ伝送を準備する段階とを含み、
    少なくとも二つの要請をしている複数のマスタユニットに対しバスの所有権の優先順位を決めるため、各要請に応じた前記ターゲットスレイブユニットのユニット情報と前記要請情報とに基づいて仲裁を行う、
    ことを特徴とするシステムの仲裁方法。
27. 前記要請及び前記ターゲット情報は多数の要請のマスタユニットから発生されることを特徴とする請求項２６に記載のシステムの仲裁方法。
28. データ伝送準備を完了する段階と、
    データを伝送する段階とをさらに含むことを特徴とする請求項２７に記載のシステムの仲裁方法。
29. 前記発生する段階と、受け入れる段階と、供給する段階と、準備する段階とは一番目のステージを構成し、前記完了する段階及び伝送する段階は二番目のステージを構成し、前記一番目と二番目のステージは同時に発生されることを特徴とする請求項２６に記載のシステムの仲裁方法。
30. データ伝送準備が完了すれば、バスが使用可能であり、前記要請のマスタの選択された一つを判別することを含むことを特徴とする請求項２９に記載のシステムの仲裁方法。
31. 前記仮想承認信号はすべての要請に応答して発生されることを特徴とする請求項２６に記載のシステムの仲裁方法。
32. 前記要請はシステムクロックに同期されることを特徴とする請求項２６に記載のシステムの仲裁方法。
33. 前記方法はソフトウェアまたはハードウェア実行によることを特徴とする請求項２６に記載のシステムの仲裁方法。

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