JP2001318906A - マルチプロセッサ装置 - Google Patents

マルチプロセッサ装置

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JP2001318906A
JP2001318906A JP2000134158A JP2000134158A JP2001318906A JP 2001318906 A JP2001318906 A JP 2001318906A JP 2000134158 A JP2000134158 A JP 2000134158A JP 2000134158 A JP2000134158 A JP 2000134158A JP 2001318906 A JP2001318906 A JP 2001318906A
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JP2000134158A
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Shojiro Nishigaki
正二郎 西垣
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 複数のプロセッサがアクセス権を調停して1
つの共有メモリへアクセスする際、大量のデータを扱う
アクセスであっても高速アクセスを可能にする。 【解決手段】 各プロセッサ1〜3毎のアクセスを所定
の連続したアクセスからなるアクセス・ブロックに分割
し、プロセッサ1は、共有メモリ4にアクセスする際、
各プロセッサ間を接続する通信ライン6を使用して、自
身以外の全てのプロセッサに対して共有メモリ使用要求
61、63を発信し、共有メモリ使用許可62、64を
受信してアクセス権を獲得し、そのアクセス・ブロック
が終了するまで、アクセス権を保持して連続してアクセ
スする。このようにアクセス・ブロック毎にアクセス権
の調停を行い、調停の回数を格段と低減してアクセスの
高速化を図る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、複数のプロセッ
サ間で1つのメモリを共有したマルチプロセッサ装置に
関し、特に共有メモリへのアクセスの調停方式に関する
ものである。
【0002】
【従来の技術】複数のプロセッサが1つの共有メモリに
アクセスするマルチプロセッサ装置では、例えば共有メ
モリの同一番地が選択されて2つのプロセッサからアク
セスされた場合、両プロセッサからのアクセスが読み出
しであれば問題無いが、一方、あるいは双方のアクセス
が書き込みの場合は、以下のような問題が発生する。一
方のアクセスのみが書き込みの場合、この書き込みによ
って読み出し動作中の他方のアクセスによる読み出しデ
ータが途中で変化する可能性がある。また、両アクセス
が書き込みの場合は、メモリの内容が不定となる可能性
がある。このような問題を改善するために、従来から、
調停機能を備えて、複数のプロセッサからのアクセスを
調停して1つのプロセッサにアクセス権を与え、アクセ
ス権を得たプロセッサが共有メモリへアクセスするよう
にしたマルチプロセッサ装置が開発されている。
【0003】図12は、例えば、アクセスの調停機能を
有した富士通社製DualPortRAMを共有メモリ
に適用した従来のマルチプロセッサ装置のブロック図で
ある。図に示すように、N個のプロセッサ1〜3がデー
タ共有/データ通信の為に1つの共有メモリ4を共有
し、各プロセッサ1〜3は基本動作のタイミングをクロ
ック5を備えて決定する。なお、便宜上、第1プロセッ
サ1(以下、プロセッサ1と称す)、第2プロセッサ2
(以下、プロセッサ2と称す)、第Nプロセッサ3(以
下、プロセッサ3と称す)のみの図示および説明とし、
第3〜第(N−1)のプロセッサについては省略する。
【0004】また図において、11はプロセッサ1から
共有メモリ4へのアドレスラインであり、12はプロセ
ッサ1と共有メモリ4間のデータラインであり、13は
プロセッサ1から共有メモリ4へのリード・ライトコマ
ンドラインであり、14は共有メモリ4からプロセッサ
1へのビジーラインである。同様に、21はプロセッサ
2から共有メモリ4へのアドレスライン、22はプロセ
ッサ2と共有メモリ4間のデータライン、23はプロセ
ッサ2から共有メモリ4へのリード・ライトコマンドラ
イン、24は共有メモリ4からプロセッサ2へのビジー
ラインである。また、31はプロセッサ3から共有メモ
リ4へのアドレスライン、32はプロセッサ3と共有メ
モリ4間のデータライン、33はプロセッサ3から共有
メモリ4へのリード・ライトコマンドライン、34は共
有メモリ4からプロセッサ3へのビジーラインである。
【0005】図13は、従来のマルチプロセッサ装置に
おける共有メモリ4へのアクセスタイミングチャートを
示す図であり、該マルチプロセッサ装置のアクセスの調
停について、動作説明を図13に基づいて以下に行う。
図13において、50はクロックポイント0、51はク
ロックポイント1、52はクロックポイント2、53は
クロックポイント3、54はクロックポイント4、55
はクロックポイント5を示す。プロセッサ1が共有メモ
リ4に書き込みアクセスを実施する場合、プロセッサ1
は共有メモリ4に対して、クロックポイント0でアドレ
スライン11とデータライン12を有効にし、クロック
ポイント1で、リード・ライトコマンドライン13を有
効に、即ちコマンド信号をHにする。共有メモリ4は、
リード・ライトコマンドライン13のコマンド信号がH
になったことを確認すると、ビジーライン14において
ビジー信号をHにし、所定の期間Aでアクセス権の調停
を行う。この調停によりクロックポイント2からクロッ
クポイント3の間に、ビジーライン14を確定させる。
ビジー信号がLになるとプロセッサ1がアクセス権を獲
得し、共有メモリ4への書き込みあるいは読み出しアク
セスが為されるが、この場合、他のプロセッサとの競合
により調停で待機状態となり、クロックポイント3では
ビジー信号はHとなる。
【0006】プロセッサ1は、クロックポイント3に
て、ビジーライン14が有効、即ちビジー信号がHであ
るかどうかを確認して、ビジー信号がHであったため
(図中実線)、クロックポイント4で再度ビジー信号を
確認する。クロックポイント4でビジーライン14が無
効、即ちビジー信号がLになっていれば、リード・ライ
トコマンドライン13を無効にする。ここで、クロック
ポイント3からクロックポイント4の間で、プロセッサ
1の待機状態が終了しビジー信号がLになった時点でプ
ロセッサ1はアクセス権を獲得し共有メモリ4へアクセ
スされる。この時、ビジー信号がLになってから所定の
期間、リード・ライトコマンドライン13のコマンド信
号をHに保持することによってその期間でアクセスを行
う。次に、クロックポイント5でアドレスライン11と
データライン12を無効にする。仮に、プロセッサ1
が、クロックポイント3にてビジーライン14が有効で
あるかどうかを確認した際、ビジーライン14が無効、
即ちビジー信号がLであれば、(図中点線)、リード・
ライトコマンドライン13を無効にし、クロックポイン
ト4でアドレスライン11とデータライン12を無効に
する。
【0007】上述した従来のマルチプロセッサ装置の例
では、共有メモリ4へのアクセスが競合した場合に5ク
ロック間で1アクセスが完了し、共有メモリ4へのアク
セスが競合しない場合でも4クロック間で1アクセスが
完了する。なお、書き込みアクセスと読み出しアクセス
とでは、データライン12の流れが逆になること以外は
同じである。
【0008】
【発明が解決しようとする課題】このような従来のマル
チプロセッサ装置では、各プロセッサ1〜3と共有メモ
リ4との間にビジーライン14、24、34を備え、共
有メモリ4への1つのアクセスを完了するために、その
都度ビジーライン14、24、34を用いた調停を行う
ものであった。このため、調停に要する時間がアクセス
の回数に比例して大きくなり、例えば共有メモリ4が6
Mバイトの容量で、共有メモリ4の内容を全て読み出し
(あるいは書き込み)しようとすると、600万回のア
クセスが必要で、その回数分調停を行うための時間が必
要である。このように、大量のデータを共有する場合
に、非常に遅くなるという問題があった。
【0009】この発明は、上記のような問題点を解消す
るために成されたものであって、共有メモリを高速にア
クセスできる調停機能を有したマルチプロセッサ装置を
得ることを目的とする。
【0010】
【課題を解決するための手段】この発明に係る請求項1
記載のマルチプロセッサ装置は、複数のプロセッサが1
つの共有メモリに、アクセス権の調停後にアクセスする
ものであって、上記アクセスは、上記調停により1つの
プロセッサが上記アクセス権を獲得して所定の期間ある
いは回数で連続して上記共有メモリに対して行うもので
あり、該連続したアクセスのブロック毎に上記調停が行
われるものである。
【0011】またこの発明に係る請求項2記載のマルチ
プロセッサ装置は、請求項1において、各プロセッサ間
を接続する通信ラインを備え、共有メモリにアクセスし
ようとするプロセッサが、該通信ラインを介して他の全
てのプロセッサに対してアクセス要求の送信とアクセス
許可の受信とを行うことによりアクセス権の調停を行
い、上記他の全てのプロセッサからの上記アクセス許可
を受信して、当該プロセッサが上記アクセス権を獲得す
るものである。
【0012】またこの発明に係る請求項3記載のマルチ
プロセッサ装置は、請求項2において、アクセス権を獲
得して共有メモリにアクセスしたプロセッサは、該アク
セスが終了した時点で通信ラインを介して他の全てのプ
ロセッサに対してアクセス終了通知を送信し、上記他の
全てのプロセッサは、アクセス許可の送信から上記アク
セス終了通知の受信までの間、自身のアクセス要求が送
信できないものである。
【0013】またこの発明に係る請求項4記載のマルチ
プロセッサ装置は、請求項1において、2個のプロセッ
サの組が全て、両プロセッサ間でアクセス権獲得中を通
知する使用通知信号の授受を行うものであって、該使用
通知信号の授受によりアクセス権の調停を行い、該使用
通知信号の受信側プロセッサは、該使用通知が解除され
るまで自身の使用通知信号が発信できないものである。
【0014】またこの発明に係る請求項5記載のマルチ
プロセッサ装置は、請求項1において、アクセス権獲得
を許可する許可信号発生装置を備え、該許可信号発生装
置が各プロセッサからアクセス権を要求する要求信号を
受信して許可信号を発信することにより上記アクセス権
の調停を行い、上記許可信号は同時に複数のプロセッサ
に対して発信されることなく、該許可信号を受信中の当
該プロセッサが上記アクセス権を獲得するものである。
【0015】またこの発明に係る請求項6記載のマルチ
プロセッサ装置は、請求項5において、1個のプロセッ
サで許可信号発生装置を兼用するものである。
【0016】またこの発明に係る請求項7記載のマルチ
プロセッサ装置は、請求項1において、各プロセッサか
ら書き込み/読み出し可能なステータスレジスタを備
え、該ステータスレジスタの上記各プロセッサに対応す
る所定のアドレス位置にアクセス権獲得中を示すフラグ
をon状態とすることでアクセス権の調停を行い、アク
セスしようとするプロセッサが、上記ステータスレジス
タの情報を読み込み、他の全てのプロセッサのフラグが
off状態の時、当該プロセッサのフラグをon状態に
書き込むことで上記アクセス権を獲得するものである。
【0017】またこの発明に係る請求項8記載のマルチ
プロセッサ装置は、請求項1において、各プロセッサの
共有メモリに対するアクセス権を予め時分割で割り振る
タイミングジェネレータを備え、該タイミングジェネレ
ータからの出力信号により、上記アクセス権の調停を行
うものである。
【0018】
【発明の実施の形態】実施の形態1.以下、この発明の
実施の形態1を図について説明する。図1はこの発明の
実施の形態1によるアクセスの調停機能を有したマルチ
プロセッサ装置のブロック図である。図に示すように、
N個のプロセッサ1〜3がデータ共有/データ通信の為
に1つの共有メモリ4を共有し、各プロセッサ1〜3は
基本動作のタイミングをクロック5を備えて決定する。
また、各プロセッサ1〜3は、例えばシリアル通信ライ
ン等の通信ライン6により互いに接続されて、各プロセ
ッサ1〜3間でアクセスの調停のための通信を実施す
る。なお、便宜上、第1プロセッサ1(以下、プロセッ
サ1と称す)、第2プロセッサ2(以下、プロセッサ2
と称す)、第Nプロセッサ3(以下、プロセッサ3と称
す)のみの図示および説明とし、第3〜第(N−1)の
プロセッサについては省略する。
【0019】また図において、11はプロセッサ1から
共有メモリ4へのアドレスラインであり、12はプロセ
ッサ1と共有メモリ4間のデータラインであり、13は
プロセッサ1から共有メモリ4へのリード・ライトコマ
ンドラインである。同様に、21はプロセッサ2から共
有メモリ4へのアドレスライン、22はプロセッサ2と
共有メモリ4間のデータライン、23はプロセッサ2か
ら共有メモリ4へのリード・ライトコマンドラインであ
る。また、31はプロセッサ3から共有メモリ4へのア
ドレスライン、32はプロセッサ3と共有メモリ4間の
データライン、33はプロセッサ3から共有メモリ4へ
のリード・ライトコマンドラインである。
【0020】ところで、共有メモリ4に対する各プロセ
ッサ1〜3からのアクセスは、通常、読み出し/書き込
みするデータの性質上、ある程度まとまりを持って連続
するものである。このため、共有メモリ4への各プロセ
ッサ1〜3毎のアクセスを、所定の期間、あるいは回数
で連続するアクセスから成るまとまり(以下、アクセス
・ブロックと称す)で分割し、このアクセス・ブロック
毎にアクセス権の調停を行うようにする。例えば、プロ
セッサ1が共有メモリ4の1番地から10000番地に
データを書き込む10000回の書き込みアクセスから
成るアクセス・ブロックを実施する際、通信ライン6を
介した各プロセッサ1〜3間の通信により調停を行って
アクセス権を獲得した後、アクセスを行う。この時、こ
のアクセス・ブロックに含まれる10000回のアクセ
スが終了するまでは、再度アクセス権の調停を必要とせ
ず無条件にアクセス権を有して共有メモリ4にアクセス
し、この間、他のプロセッサ2、3は待機状態とする。
【0021】上記のようなプロセッサ1によるアクセス
・ブロックのためのアクセス権の調停フローを図2に基
づいて以下に説明する。図2は通信ライン6を使用した
プロセッサ1〜3間の情報の送受信を示すもので、図に
おいて、61はプロセッサ1からプロセッサ2に対する
共有メモリ使用要求であり、62はプロセッサ2からプ
ロセッサ1に対する共有メモリ使用許可であり、63は
プロセッサ1からプロセッサ3に対する共有メモリ使用
要求であり、64はプロセッサ3からプロセッサ1に対
する共有メモリ使用許可である。プロセッサ1は、共有
メモリ4に読み出し/書き込みアクセスを行う必要があ
る場合、通信ライン6を使用して、自身以外の全てのプ
ロセッサ、この場合プロセッサ2とプロセッサ3とに対
して、アクセス要求としての共有メモリ使用要求61、
63を発信する。その応答として、プロセッサ2および
プロセッサ3からはプロセッサ1に対して、通信ライン
6を使用して、それぞれアクセス許可としての共有メモ
リ使用許可62、64が返送される。
【0022】プロセッサ1は他の全てのプロセッサ2、
3からの共有メモリ使用許可62、64を受信してアク
セス権を獲得し、共有メモリ4へのアクセスを、そのア
クセス・ブロックが終了するまで連続して行う。仮に、
プロセッサ1が共有メモリ使用要求61を発信した時
に、プロセッサ2が、共有メモリ4にアクセス中である
とする。例えば共有メモリ4の20001番地から40
000番地のデータを読み込む20000回のアクセス
から成るアクセス・ブロックをプロセッサ2が実施中で
あるとすると、プロセッサ2はプロセッサ1から共有メ
モリ使用要求61を受け取った後、一旦それを保留して
自身の共有メモリ4へのアクセスを続行する。そのアク
セス・ブロックが終了すると、共有メモリ使用要求61
に対する返信である共有メモリ使用許可62をプロセッ
サ1へ返送する。プロセッサ1では、他のプロセッサ
2、3からの共有メモリ使用許可62、64が全て返送
されるまで待機し、全ての共有メモリ使用許可62、6
4を受信した時点で共有メモリ4へのアクセス権を獲得
する。
【0023】一回のアクセスのアクセスタイミングチャ
ートの例を図3に示す。図において、50はクロックポ
イント0、51はクロックポイント1、52はクロック
ポイント2、53はクロックポイント3を示す。プロセ
ッサ1が共有メモリ4にアクセスを実施する場合、プロ
セッサ1は共有メモリ4に対して、クロックポイント0
でアドレスライン11とデータライン12を有効にし、
クロックポイント1で、リード・ライトコマンドライン
13を有効にする。そして、クロックポイント2でリー
ド・ライトコマンドライン13を無効にし、クロックポ
イント3でアドレスライン11とデータライン12を無
効にする。なお、書き込みアクセスと読み出しアクセス
とでは、データライン12の流れが逆になること以外は
同じである。このように調停を必要としない場合、3ク
ロック間で1アクセスが完了する。
【0024】上述したように、プロセッサ1が共有メモ
リ4に対し10000回の書き込みアクセスから成るア
クセス・ブロックを実施する際、通信ライン6を介した
各プロセッサ1〜3間の通信により調停を行ってアクセ
ス権を獲得した後、10000回のアクセスを連続で行
う。このように、1つのアクセス・ブロックに対して予
めアクセス権の調停を1回行い、その後、例えば100
00回のアクセスを調停なしに例えば、3クロックで1
アクセスのタイミングで行う。これにより、従来のよう
に1回のアクセス毎に調停を行っていた場合に比べ、調
停の回数が格段と低減できてそれによる時間が短縮で
き、共有メモリ4への高速アクセスが可能になる。ま
た、共有メモリ4の容量が大きく、大量データを扱った
アクセスを行う場合に特に効果的に高速化できる。
【0025】なお、アクセス権を獲得したプロセッサ
は、そのアクセス・ブロックのアクセスが終了した時点
で、他の全てのプロセッサに対し通信ライン6を介して
アクセス終了通知を送信するようにしても良い。この場
合、他のプロセッサは、共有メモリ使用許可を送信した
ときからアクセス終了通知を受け取るまでの間、共有メ
モリ使用要求を発信できないようにする。これにより、
調停を円滑に行うことができ、信頼性が向上する。
【0026】実施の形態2.図4はこの発明の実施の形
態2によるアクセスの調停機能を有したマルチプロセッ
サ装置のブロック図である。尚、この場合も、アクセス
権の調停は、上記実施の形態1と同様に、所定の期間あ
るいは回数で連続したアクセス・ブロック毎に行うもの
で、調停によりアクセス権を獲得した後、そのアクセス
・ブロックに含まれるアクセスを連続して調停すること
なしに行う。上記実施の形態1では通信ライン6を用い
たデータの送受信により調停を行ったが、この実施の形
態2では、2個のプロセッサ間で互いに使用通知信号を
通知してアクセス権を調停する。図に示すように、プロ
セッサ1からプロセッサ2への使用通知信号(1→2)
71、プロセッサ2からプロセッサ1への使用通知信号
(2→1)72、プロセッサ2からプロセッサ3への使
用通知信号(2→N)73、プロセッサ3からプロセッ
サ2への使用通知信号(N→2)74、プロセッサ1か
らプロセッサ3への使用通知信号(1→N)75、プロ
セッサ3からプロセッサ1への使用通知信号(N→1)
76を設ける。即ち、任意の2個のプロセッサ間で全て
使用通知信号の授受を可能にする。
【0027】例えば、プロセッサ1がアクセス権を得て
アクセスする場合の調停のタイミングチャートを図5に
示す。図に示すように、プロセッサ1が共有メモリ4に
アクセスする場合、使用通知信号(1→2)71および
使用通知信号(1→N)75をLからHにすることで、
他のプロセッサ、この場合プロセッサ2とプロセッサ3
とに対して、プロセッサ1が共有メモリ4にアクセスす
ることを通知する。この使用通知信号71〜76は、H
である時、発信側のプロセッサがアクセス権を獲得中で
あることを示すもので、HからLにすることにより発信
側のプロセッサがアクセス終了したことを受信側プロセ
ッサに通知する。なお、受信側プロセッサは、Hの使用
通知信号を受信中は、自身の発信する使用通知信号をL
からHにできないものとする。尚、一回のアクセスのつ
いての動作は、図3で示した上記実施の形態1の場合と
同様とする。
【0028】この実施の形態では上記実施の形態1と同
様に、調停の回数が格段と低減できてそれによる時間が
短縮できるとともに、2個のプロセッサ1〜3間での使
用通知信号71〜76を用いてアクセス権の調停を行う
ようにしたため、より高速な調停が実現でき、共有メモ
リ4へのアクセスがより高速化できる。
【0029】実施の形態3.図6はこの発明の実施の形
態3によるアクセスの調停機能を有したマルチプロセッ
サ装置のブロック図である。尚、この場合も、アクセス
権の調停は、上記実施の形態1と同様に、所定の期間あ
るいは回数で連続したアクセス・ブロック毎に行うもの
で、調停によりアクセス権を獲得した後、そのアクセス
・ブロックに含まれるアクセスを連続して調停すること
なしに行う。上記実施の形態2では、2個のプロセッサ
の組が全て、両プロセッサ間で互いに使用通知信号の授
受を行うものとしたが、この実施の形態では、1つの所
定のプロセッサが調停プロセッサとしての機能を有し、
このプロセッサと他のプロセッサとの間で信号の授受を
行うようにした。図に示すように、プロセッサ1を調停
機能を有したプロセッサとし、プロセッサ2からプロセ
ッサ1へのアクセス要求としての使用要求2信号81、
プロセッサ1からプロセッサ2へのアクセス許可として
の使用許可2信号82、プロセッサ3からプロセッサ1
へのアクセス要求としての使用要求N信号83、プロセ
ッサ1からプロセッサ3へのアクセス許可としての使用
許可N信号84を設ける。
【0030】例えば、プロセッサ2がアクセス権を得て
アクセスする場合の調停のタイミングチャートを図7に
示す。図に示すように、プロセッサ2が共有メモリ4に
アクセスする場合、プロセッサ2はプロセッサ1への使
用要求2信号81をLからHにする。プロセッサ1は、
プロセッサ2からの使用要求2信号81がHになったの
を確認して、プロセッサ2に対して、使用許可2信号8
2をLからHにする。このプロセッサ1からの使用許可
信号82、84は、Hである時、受信側のプロセッサが
アクセス権を獲得中であることを示すもので、唯1つの
プロセッサに対してのみHにすることができるものであ
る。またHからLにすることにより受信側のプロセッサ
はアクセス権を失う。この場合、プロセッサ2がアクセ
スを終了するとプロセッサ1への使用要求2信号81を
HからLにし、プロセッサ1はそれを確認して、プロセ
ッサ2に対して使用許可2信号82をHからLにする。
【0031】なお、プロセッサ1が共有メモリ4に対し
てアクセスする場合は、プロセッサ1内での閉じた調停
処理となる。また、一回のアクセスのついての動作は、
図3で示した上記実施の形態1の場合と同様とする。
【0032】この実施の形態では上記実施の形態1と同
様に、調停の回数が格段と低減できてそれによる時間が
短縮できるとともに、所定の1つのプロセッサで集中的
に調停させるようにしたため、他のプロセッサ同士を信
号線で接続する必要もなく、より高速な調停が実現で
き、共有メモリ4へのアクセスがより高速化できる。
【0033】なお、上記実施の形態では、所定の1つの
プロセッサに調停機能を備えたが、共有メモリ4にアク
セスするプロセッサ1〜3とは別に、調整のための許可
信号発生装置を備え、各プロセッサ1〜3からの使用要
求信号を受信して使用許可信号を発信させても良い。
【0034】実施の形態4.図8はこの発明の実施の形
態4によるアクセスの調停機能を有したマルチプロセッ
サ装置のブロック図である。尚、この場合も、アクセス
権の調停は、上記実施の形態1と同様に、所定の期間あ
るいは回数で連続したアクセス・ブロック毎に行うもの
で、調停によりアクセス権を獲得した後、そのアクセス
・ブロックに含まれるアクセスを連続して調停すること
なしに行う。この実施の形態では、各プロセッサ1〜3
から書き込み/読み出し可能なステータスレジスタ85
を備え、このステータスレジスタ85のフラグを用いて
アクセス権の調停を行うようにした。図に示すように、
アドレスライン11、21、31、データライン12、
22、32、およびリード・ライトコマンドライン1
3、23、33を介して共有メモリ4と同様に各プロセ
ッサ1〜3から共通にアクセスできるステータスレジス
タ85を備える。
【0035】ステータスレジスタ85は、各プロセッサ
1〜3が共有メモリ4をアクセスしているかどうかを、
即ちどのプロセッサ1〜3がアクセス権を得ているかを
示すものであり、ステータスレジスタ85のビットアサ
インを図9に示す。図9において、86はプロセッサ1
使用ビット、87はプロセッサ2使用ビット、88はプ
ロセッサ3使用ビットである。プロセッサ1が共有メモ
リ4にアクセスする場合、プロセッサ1は、ステータス
レジスタ85の情報を読み込み、他のプロセッサ2、3
の使用ビットのフラグがoff状態を示す0であること
を確認すると、プロセッサ1使用ビット86に、フラグ
のon状態を示す1を書き込む。このプロセッサ1使用
ビット86のフラグが1であるとき、プロセッサ1がア
クセス権を獲得中(アクセス中)であることを示してい
る。プロセッサ1から共有メモリ4への、連続したアク
セス(アクセス・ブロック)が終了するとプロセッサ1
使用ビット86への書き込み処理によりフラグをoff
状態としての0に戻す。
【0036】仮に、プロセッサ1がステータスレジスタ
85の情報を読み込んだ際、他のプロセッサ2、3の使
用ビットのフラグに1が存在すると、そのフラグを使用
するプロセッサが共有メモリ4へのアクセス権を獲得中
であるため、プロセッサ1は共有メモリ4へのアクセス
を一旦待機状態とし、ステータスレジスタ85の他のプ
ロセッサ2、3の使用ビットのフラグが全て0になるの
を待って、プロセッサ1使用ビット86に、1を書き込
んでアクセス権を獲得する。また、一回のアクセスのつ
いての動作は、図3で示した上記実施の形態1の場合と
同様とする。
【0037】この実施の形態では上記実施の形態1と同
様に、調停の回数が格段と低減できてそれによる時間が
短縮できるとともに、ステータスレジスタを備えてフラ
グを用いた調停を行ったため、より高速な調停が実現で
き、共有メモリ4へのアクセスがより高速化できる。
【0038】実施の形態5.図10はこの発明の実施の
形態5によるアクセスの調停機能を有したマルチプロセ
ッサ装置のブロック図である。尚、この場合も、アクセ
ス権の調停は、上記実施の形態1と同様に、所定の期間
あるいは回数で連続したアクセス・ブロック毎に行うも
ので、調停によりアクセス権を獲得した後、そのアクセ
ス・ブロックに含まれるアクセスを連続して調停するこ
となしに行う。この実施の形態では、共有メモリ4にア
クセスできるタイミングを生成するタイミングジェネレ
ータ90を備えて、このタイミングジェネレータ90か
らの信号によりアクセス権の調停を行うようにした。図
に示すように、各プロセッサ1〜3に対して、共有メモ
リ4にアクセスできるタイミングを生成するタイミング
ジェネレータ90を備え、プロセッサ1使用タイミング
信号91、プロセッサ2使用タイミング信号92、プロ
セッサN使用タイミング93信号をそれぞれのプロセッ
サ1〜3に対して設ける。
【0039】図11はタイミングジェネレータ90のタ
イミングチャートを示す図である。図11に示すよう
に、タイミングジェネレータ90では、共有メモリ4へ
の各プロセッサ1〜3からのアクセスできるタイミング
をアクセス・ブロック毎に予め時分割で割り振り、この
予め決定されたタイミングに従って、プロセッサ1使用
タイミング信号91、プロセッサ2使用タイミング信号
92およびプロセッサN使用タイミング信号93をそれ
ぞれ時分割で有意(H)にする。このタイミング信号9
1〜93がHのとき、対応するプロセッサ1〜3がアク
セス権を獲得中であることを示す。例えばプロセッサ1
は、タイミングジェネレータ90からのプロセッサ1使
用タイミング信号91がLからHになるとアクセス権を
獲得してアクセスを開始し、プロセッサ1使用タイミン
グ信号91がHからLになるときにはそのアクセス・ブ
ロックを終了する。また、一回のアクセスのついての動
作は、図3で示した上記実施の形態1の場合と同様とす
る。
【0040】この実施の形態では予めタイミングジェネ
レータで各プロセッサ1〜3が共有メモリ4にアクセス
できるタイミングを時分割で割り振り、この予め決めら
れたタイミングでタイミング信号91〜93を出力す
る。各プロセッサ1〜3ではこの出力されたタイミング
信号91〜93を受けてアクセス権を獲得してアクセス
する。 このようにタイミング信号91〜93によりア
クセス権の調停を行うため、アクセス・フロック毎のア
クセス権の調停は、殆ど時間を必要とせず、タイミング
ジェネレータ90で予めタイミング情報を生成するの
は、最初に全体のプロセッサに対して1回行うのみで良
い。このため、アクセス権の調停に要する時間が格段と
短縮でき、共有メモリ4へのアクセスが一層高速で行え
る。
【0041】
【発明の効果】以上のようにこの発明に係る請求項1記
載のマルチプロセッサ装置は、複数のプロセッサが1つ
の共有メモリに、アクセス権の調停後にアクセスするも
のであって、上記アクセスは、上記調停により1つのプ
ロセッサが上記アクセス権を獲得して所定の期間あるい
は回数で連続して上記共有メモリに対して行うものであ
り、該連続したアクセスのブロック毎に上記調停が行わ
れるため、調停の回数が格段と低減できてそれによる時
間が短縮でき、プロセッサから共有メモリへの高速アク
セスが可能になる。
【0042】またこの発明に係る請求項2記載のマルチ
プロセッサ装置は、請求項1において、各プロセッサ間
を接続する通信ラインを備え、共有メモリにアクセスし
ようとするプロセッサが、該通信ラインを介して他の全
てのプロセッサに対してアクセス要求の送信とアクセス
許可の受信とを行うことによりアクセス権の調停を行
い、上記他の全てのプロセッサからの上記アクセス許可
を受信して、当該プロセッサが上記アクセス権を獲得す
るため、プロセッサから共有メモリへ、容易で確実に高
速アクセスが可能になる。
【0043】またこの発明に係る請求項3記載のマルチ
プロセッサ装置は、請求項2において、アクセス権を獲
得して共有メモリにアクセスしたプロセッサは、該アク
セスが終了した時点で通信ラインを介して他の全てのプ
ロセッサに対してアクセス終了通知を送信し、上記他の
全てのプロセッサは、アクセス許可の送信から上記アク
セス終了通知の受信までの間、自身のアクセス要求が送
信できないため、プロセッサから共有メモリへの高速ア
クセスが、円滑で信頼性良く行える。
【0044】またこの発明に係る請求項4記載のマルチ
プロセッサ装置は、請求項1において、2個のプロセッ
サの組が全て、両プロセッサ間でアクセス権獲得中を通
知する使用通知信号の授受を行うものであって、該使用
通知信号の授受によりアクセス権の調停を行い、該使用
通知信号の受信側プロセッサは、該使用通知が解除され
るまで自身の使用通知信号が発信できないため、プロセ
ッサから共有メモリへ、さらに高速なアクセスが可能に
なる。
【0045】またこの発明に係る請求項5記載のマルチ
プロセッサ装置は、請求項1において、アクセス権獲得
を許可する許可信号発生装置を備え、該許可信号発生装
置が各プロセッサからアクセス権を要求する要求信号を
受信して許可信号を発信することにより上記アクセス権
の調停を行い、上記許可信号は同時に複数のプロセッサ
に対して発信されることなく、該許可信号を受信中の当
該プロセッサが上記アクセス権を獲得するため、プロセ
ッサから共有メモリへ、容易にさらに高速なアクセスが
可能になる。
【0046】またこの発明に係る請求項6記載のマルチ
プロセッサ装置は、請求項5において、1個のプロセッ
サで許可信号発生装置を兼用するため、簡略な装置構成
で、プロセッサから共有メモリへ高速なアクセスが可能
になる。
【0047】またこの発明に係る請求項7記載のマルチ
プロセッサ装置は、請求項1において、各プロセッサか
ら書き込み/読み出し可能なステータスレジスタを備
え、該ステータスレジスタの上記各プロセッサに対応す
る所定のアドレス位置にアクセス権獲得中を示すフラグ
をon状態とすることでアクセス権の調停を行い、アク
セスしようとするプロセッサが、上記ステータスレジス
タの情報を読み込み、他の全てのプロセッサのフラグが
off状態の時、当該プロセッサのフラグをon状態に
書き込むことで上記アクセス権を獲得するため、プロセ
ッサから共有メモリへ、容易にさらに高速なアクセスが
可能になる。
【0048】またこの発明に係る請求項8記載のマルチ
プロセッサ装置は、請求項1において、各プロセッサの
共有メモリに対するアクセス権を予め時分割で割り振る
タイミングジェネレータを備え、該タイミングジェネレ
ータからの出力信号により、上記アクセス権の調停を行
うため、プロセッサから共有メモリへ、さらに高速なア
クセスが可能になる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1によるマルチプロセ
ッサ装置を示すブロック図である。
【図2】 この発明の実施の形態1によるプロセッサ間
の調停フロー図である。
【図3】 この発明の実施の形態1によるアクセスタイ
ミングチャートである。
【図4】 この発明の実施の形態2によるマルチプロセ
ッサ装置を示すブロック図である。
【図5】 この発明の実施の形態2によるタイミングチ
ャートである。
【図6】 この発明の実施の形態3によるマルチプロセ
ッサ装置を示すブロック図である。
【図7】 この発明の実施の形態3によるタイミングチ
ャートである。
【図8】 この発明の実施の形態4によるマルチプロセ
ッサ装置を示すブロック図である。
【図9】 この発明の実施の形態4によるステータスレ
ジスタのビットアサインを示す図である。
【図10】 この発明の実施の形態5によるマルチプロ
セッサ装置を示すブロック図である。
【図11】 この発明の実施の形態5によるタイミング
ジェネレータのタイミングチャートを示す図である。
【図12】 従来のマルチプロセッサ装置を示すブロッ
ク図である。
【図13】 従来のマルチプロセッサ装置でのアクセス
タイミングチャートである。
【符号の説明】
1〜3 プロセッサ、4 共有メモリ、6 通信ライ
ン、 61,63 アクセス要求としての共有メモリ使用要
求、 62,64 アクセス許可としての共有メモリ使用許
可、 71〜76 使用通知信号、81,83 アクセス要求
としての使用要求信号、 82,84 アクセス許可としての使用許可信号、85
ステータスレジスタ、 90 タイミングジェネレータ、91〜93 タイミン
グ信号。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) G06F 12/00 570 G06F 12/00 570B 572 572A

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】 複数のプロセッサが1つの共有メモリ
    に、アクセス権の調停後にアクセスするマルチプロセッ
    サ装置において、上記アクセスは、上記調停により1つ
    のプロセッサが上記アクセス権を獲得して所定の期間あ
    るいは回数で連続して上記共有メモリに対して行うもの
    であり、該連続したアクセスのブロック毎に上記調停が
    行われることを特徴とするマルチプロセッサ装置。
  2. 【請求項2】 各プロセッサ間を接続する通信ラインを
    備え、共有メモリにアクセスしようとするプロセッサ
    が、該通信ラインを介して他の全てのプロセッサに対し
    てアクセス要求の送信とアクセス許可の受信とを行うこ
    とによりアクセス権の調停を行い、上記他の全てのプロ
    セッサからの上記アクセス許可を受信して、当該プロセ
    ッサが上記アクセス権を獲得することを特徴とする請求
    項1記載のマルチプロセッサ装置。
  3. 【請求項3】 アクセス権を獲得して共有メモリにアク
    セスしたプロセッサは、該アクセスが終了した時点で通
    信ラインを介して他の全てのプロセッサに対してアクセ
    ス終了通知を送信し、上記他の全てのプロセッサは、ア
    クセス許可の送信から上記アクセス終了通知の受信まで
    の間、自身のアクセス要求が送信できないことを特徴と
    する請求項2記載のマルチプロセッサ装置。
  4. 【請求項4】 2個のプロセッサの組が全て、両プロセ
    ッサ間でアクセス権獲得中を通知する使用通知信号の授
    受を行うものであって、該使用通知信号の授受によりア
    クセス権の調停を行い、該使用通知信号の受信側プロセ
    ッサは、該使用通知が解除されるまで自身の使用通知信
    号が発信できないことを特徴とする請求項1記載のマル
    チプロセッサ装置。
  5. 【請求項5】 アクセス権獲得を許可する許可信号発生
    装置を備え、該許可信号発生装置が各プロセッサからア
    クセス権を要求する要求信号を受信して許可信号を発信
    することにより上記アクセス権の調停を行い、上記許可
    信号は同時に複数のプロセッサに対して発信されること
    なく、該許可信号を受信中の当該プロセッサが上記アク
    セス権を獲得することを特徴とする請求項1記載のマル
    チプロセッサ装置。
  6. 【請求項6】 1個のプロセッサで許可信号発生装置を
    兼用することを特徴とする請求項5記載のマルチプロセ
    ッサ装置。
  7. 【請求項7】 各プロセッサから書き込み/読み出し可
    能なステータスレジスタを備え、該ステータスレジスタ
    の上記各プロセッサに対応する所定のアドレス位置にア
    クセス権獲得中を示すフラグをon状態とすることでア
    クセス権の調停を行い、アクセスしようとするプロセッ
    サが、上記ステータスレジスタの情報を読み込み、他の
    全てのプロセッサのフラグがoff状態の時、当該プロ
    セッサのフラグをon状態に書き込むことで上記アクセ
    ス権を獲得することを特徴とする請求項1記載のマルチ
    プロセッサ装置。
  8. 【請求項8】 各プロセッサの共有メモリに対するアク
    セス権を予め時分割で割り振るタイミングジェネレータ
    を備え、該タイミングジェネレータからの出力信号によ
    り、上記アクセス権の調停を行うことを特徴とする請求
    項1記載のマルチプロセッサ装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006060578A (ja) * 2004-08-20 2006-03-02 Fuji Xerox Co Ltd 無線通信システムおよび通信装置および通信制御方法および通信制御プログラム
JP2007048274A (ja) * 2005-07-14 2007-02-22 Canon Inc メモリ制御装置および方法

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