JPH0793274A

JPH0793274A - データ転送方式及びデータ転送装置

Info

Publication number: JPH0793274A
Application number: JP6095076A
Authority: JP
Inventors: Noboru Ozaki; 暢尾崎; Rikiya Okamoto; 力哉岡本; Junichi Sugiyama; 淳一杉山; Seiya Shimizu; 誠也清水
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-07-27
Filing date: 1994-05-09
Publication date: 1995-04-07
Also published as: US5627968A

Abstract

(57)【要約】【目的】複数の装置間で、データを転送するに際し、
複雑な回路構成を採用せずに高速に且つ容易にデータ転
送が可能となるデータ転送方式及びデータ転送装置を提
供する。【構成】複数個の装置１Ａ、１Ｂ、１Ｃ、１個の共有
メモリ手段５、該複数個のマスタ１Ａ、１Ｂ、１Ｃのそ
れぞれに対応して設けられている複数個のデータ保持手
段３Ａ，３Ｂ，３Ｃ、一つのマスタとマスタに対応して
設けられている一のデータ保持手段との間に設けられた
データバス２Ａ，２Ｂ，２Ｃ、各データ保持手段とメモ
リ手段との間に設けられているメモリデータバス４及び
データ保持手段３Ａ，３Ｂ，３Ｃのそれぞれと接続され
ていると同時に共有メモリ手段５とも接続されているデ
ータ転送制御手段８とから構成されているデータ転送装
置。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ転送方式及びデ
ータ転送装置に関するものであり、更に詳しくは、コン
ピュータ特に並列計算機、コンピュータグラフィック
（ＣＧ）アクセラレータ、画像処理アクセラレータ等に
於けるデータ転送方式及びそれに使用されるデータ転送
装置に関するものである。

【０００２】

【従来の技術】従来から、コンピュータ等に於いて多量
のデータを高速度で演算処理する為に、多くの演算方法
が開発され、実行されてきている。中でも、コンピュー
タグラフィック、画像処理等に於いては、並列式の演算
処理方式を用いて、複数個の装置（マスタ）間で、所定
の量のデータを高速に転送させる必要があり、その為の
演算処理回路の開発が重要である。

【０００３】処で、図２０は、係る，高速演算処理に於
けるデータの転送を高速に実行する為に、従来から用い
られているデータ転送装置に於ける構成の一例を示すブ
ロックダイアグラムである。つまり、図２０に示されて
いる従来のデータ転送装置の例に於いては、例えば複数
個のマスタ１Ａ、１Ｂ、１Ｃのそれぞれは、データバス
２Ａ，２Ｂ，２Ｃをそれぞれ介して、対応するデータ保
持手段（データバッファ手段）３Ａ，３Ｂ，３Ｃとそれ
ぞれ接続されており、更に該データバッファ手段３Ａ，
３Ｂ，３Ｃのそれぞれの出力４Ａ、４Ｂ、４Ｃは、メモ
リデータバス４を介して共有メモリ５の共通Ｉ／Ｏ端子
６と接続されているものである。

【０００４】此処で、マスタとは、少なくともホストコ
ンピュータを含む、データの演算処理機能を有し、且つ
データの入力機能と当該演算機能により演算処理した結
果を記憶し、又出力する機能を有する演算処理構成体一
般を指すものである。（以下同様の対象物を指すものと
して使用する。）係る従来のデータ転送装置に於いて
は、複数個（ｎ個）の前記マスタと１個のメモリ（共有
メモリ）との間で所定のデータの転送が行われるもので
有って、係る方式に於いては、あるマスタ１Ｎと該共通
メモリ５との間のデータ転送のみならず、当該複数個の
マスタ１Ａから１Ｎの内の一つのマスタと他のマスタと
の間に於いても、所定のデータの転送が行われる様に構
成されている。

【０００５】係る従来のデータ転送装置に於いては、或
るマスタ１Ａから、所定のデータを他のマスタ例えば１
Ｂに転送しようとする場合には、一端当該マスタ１Ａか
ら出力される所定のデータを一旦データバッファ手段３
Ａを介してメモリデータバス４と接続されている共通メ
モリ５の所定のアドレスにライトして格納しておき、次
いで当該データを転送させたい他のマスタ１Ｂが、当該
共通メモリ５にアクセスして、当該アドレスを該マスタ
１Ｂがリードする様に構成されている。

【０００６】係る構成に於いては、当該マスタ１Ａが、
当該転送用のデータを該共通メモリ５にライトした後、
他のマスタ１Ｂが、当該転送データを該共通メモリから
リードする迄の間に他のマスタのアクセス要求がない場
合には、データの転送は最も早く実行されるが、所定の
サイクル周期ｉが必要となっている。然しながら、上記
に於いて、他のマスタからのアクセス要求が割り込まれ
た場合には、当該メモリデータバスに於いてデータの競
合が発生し、従って、所定のデータを転送する迄にかな
りのサイクルを必要とする事から、当該データの演算処
理は、その分だけデータの転送速度が遅くなると言う問
題が有った。

【０００７】図２１は、図２０に示される従来のデータ
転送装置に於けるデータの転送処理のタイミングチャー
トであり、図２１（Ａ）は、或るマスタ１Ａから他のマ
スタ１Ｂにデータを転送する場合の例を示したもので有
る。つまり、図２１（Ａ）は、或るマスタ１Ａから、他
のマスタ１Ｂに所定のデータの転送を行う場合に、前記
マスタ１Ａが、当該共通メモリ５に対してデータを書き
込む為、アクセスした場合に、マスタ１Ｂからのリード
要求アクセス信号が出力される以前に、該マスタ１Ｂ以
外の他のマスタ１Ｎから、当該共通メモリに対して、何
らかのアクセスの要求が無い場合の例を示すものであ
り、又図２１（Ｂ）は、或るマスタ１Ａから、他のマス
タ１Ｂに所定のデータの転送を行う場合に、前記マスタ
１Ａが、当該共通メモリ５に対してデータを書き込む
為、アクセスした場合に、マスタ１Ｂからのリード要求
アクセス信号が出力される以前に、該マスタ１Ｂ以外の
他のマスタ１Ｎから、当該共通メモリに対して、何らか
のアクセスの要求が発生した場合のタイミングチャート
の例をそれぞれ示すものである。

【０００８】即ち、図２１（Ａ）に於いては、マスタ１
Ａからデータをマスタ１Ｂに転送する場合のタイミング
チャートの例を示すものであって、先ずクロック信号ｔ
２でマスタ１Ａのアドレス─データ─ストローブ信号Ａ
−ＡＤＳが出力され、マスタＡのデータを、共通メモリ
５の所定の位置に書き込む為のアドレス情報が出力さ
れ、クロック信号ｔ３に於いて、当該データが、共通メ
モリ５に書き込まれる状態となった事を示すＡ−ＤＴＡ
ＣＫ信号がＯＮとなり、以後マスタＡは、別の演算処理
を実行する事が可能となる。

【０００９】クロック信号ｔ４に於いて、共通メモリ５
に於けるメモリへのライトイネーブル信号（ＤＲＡＭ−
ＷＥ）が、ＯＮとなり、その結果該共通メモリ５のＤＲ
ＡＭ部分のアドレスＤＲＡＭ−ＲＡＳがＯＮとなり、マ
スタＡからのデータを当該メモリ内にライトする。一
方、マスタ１Ａから所定のデータの転送を受ける他のマ
スタ１Ｂは、クロック信号ｔ３に於いて、マスタ１Ｂの
アドレス─データ─ストローブ信号Ｂ−ＡＤＳが出力さ
れ、マスタＢのデータを、共通メモリ５の所定の位置に
書き込む為のアドレス情報が出力され、クロック信号ｔ
９に於いて、当該データが、共通メモリ５に書き込まれ
る状態となった事を示すＢ−ＤＴＡＣＫ信号がＯＮとな
り、以後マスタＢは、別の演算処理を実行する事が可能
となる。

【００１０】そこで、適宜のライト─イネーブル信号を
適宜のタイミングで、本例では、クロック信号ｔ８近辺
で出力させ、当該データを読出しする様になっている。
又、図２１（Ｂ）に於いては、前記した具体例におい
て、マスタ１Ａからの転送データを共通メモリ５に対し
て出力させる時点と、マスタ１Ｂが、当該共通メモリ５
内に格納されている、転送データをリードする為の、共
通メモリ５のアドレスを指定するアドレス信号Ｂ−ＡＤ
Ｓが出力される前に、例えば他のマスタ１Ｃ及びマスタ
Ｄから、他のデータに関するアドレス信号Ｃ−ＡＤＳ若
しくは、Ｄ−ＡＤＳが出力された例を示すものであっ
て、クロック信号ｔ５に於いて、該マスタ１Ｃから、他
のデータに関するアドレス信号Ｃ−ＡＤＳが出力された
為、当該共通メモリ５に於いては、前記したマスタ１Ｃ
のデータが当該ＤＲＡＭ部分のアドレスＤＲＡＭ−ＲＡ
Ｓに書き込まれる。

【００１１】又、マスタ１ＤからのＤ−ＡＤＳに対応し
たデータも同様にして該共通メモリのＤＲＡＭ部分に書
き込まれる事になる。そして、かかる割り込み処理が完
了したクロック信号ｔ１８に於いて、ようやくＢ−ＤＴ
ＡＣＫ信号が出力される事になる。つまり、この例で
は、他のマスタの割り込みによって、マスタ１Ａからの
データをマスタ１Ｂがリードして転送を完成させる迄に
大幅な遅延時間を要する事になる。

【００１２】

【発明が解決しようとする課題】つまり、従来のデータ
転送装置においては、複数個のマスタを一個の共通メモ
リを用い、且つ各複数個のそれぞれのマスタが、該一個
の共通メモリへ個別にアクセスする必要があったが、上
記の様なメモリデータバス内に於けるデータの競合が発
生すると、転送終了迄にかなりの時間が係る事になり、
新しいデータ転送装置の開発が要望されていた。

【００１３】係る問題点を解決する一つの方法として、
図２０の点線で示されている通り、該共通メモリ５を介
さずに、直接２つのマスタ間でデータの転送を実現する
為に、２つの異なるマスタのデータバス同士を直接接続
する別のデータバッファ手段７─１及び７─２等を設け
たものである。かかる構成に於いては、前記した従来例
と異なり、データの転送に際して共通メモリ５を介さな
いので、データ伝送速度は、かなり早くなるが、各マス
タとメモリとの間のデータバッファ手段の他に別にマス
タ間のデータ転送のために更にデータバッファ手段が必
要となるので、回路構成が複雑となり又配線長も長くな
るので、小型化する事が不可能であり、従って、コスト
が増加すると言う問題も有った。

【００１４】本発明の目的は、上記した従来技術の欠点
を改良し、複数のマスタ間で、データを転送するに際
し、複雑な回路構成を採用せずに高速に且つ容易にデー
タ転送が可能となるデータ転送方式及びデータ転送装置
を提供するものである。

【００１５】

【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、複数個の装置と少
なくとも１個の共有メモリ手段との間に該装置と対応し
てデータ保持手段が設けられ、当該装置と該データ保持
手段とが接続され、且つ該データ保持手段と該共有メモ
リ手段とがメモリデータバスに接続されているデータ転
送装置に於いて、該複数個の装置の内の一つの装置のデ
ータが、当該装置に接続されているデータ保持手段から
該メモリデータバスを介して、直接他の装置に接続され
たデータ保持手段に転送される様に構成されているデー
タ転送方式であり、更には、複数個の装置、少なくとも
１個の共有メモリ手段、該複数個の装置のそれぞれに対
応して設けられている複数個のデータ保持手段、当該一
つの装置と当該装置に対応して設けられている一つの該
データ保持手段との間に設けられたデータバス、該各デ
ータ保持手段と該共有メモリ手段との間に設けられてい
るメモリデータバス及び当該データ保持手段のそれぞれ
と接続されていると同時に該共有メモリ手段とも接続さ
れているデータ転送制御手段とから構成されているデー
タ転送装置である。

【００１６】

【作用】本発明に係るデータ転送方式及びデータ転送装
置は、基本的には複数個（ｎ）のマスタと称される装置
と１個のメモリつまり、共有メモリ間及び複数の装置
（マスタ）間のデータ転送を共有のメモリ手段を介さず
に実行する様に構成したものであり、各装置（マスタ）
からのデータおよびメモリデータバスからのデータをバ
ッファリングするｎ個のデータバッファ手段から構成さ
れるデータ保持手段とｎ個の装置（マスタ）からのアド
レス及び制御信号を入力として、各データバッファ手段
であるデータ保持手段を制御する信号及び共有メモリに
対するアドレスと制御信号を出力するコントローラを有
するものであって、具体的には、データを互いに転送し
たい各装置間に於いて、各装置に接続されるデータ保持
手段の一つであるデータバッファ手段に於けるメモリデ
ータバス側に出力端子を互いに直接的に接続させて、該
共有メモリ手段を介さずに、一方のデータ保持手段から
他方のデータ保持手段に直接所定のデータをスルーさせ
る様にするものである。

【００１７】かかる構成を採用する事によって、ある装
置（マスタ）から他の装置（マスタ）に所定のデータの
転送を行うに際して、他の装置（マスタ）からのアクセ
ス要求によって、当該装置間のデータの転送処理が遅延
されると言う問題を完全に解消することが出来る。

【００１８】

【実施例】以下に、本発明に係るデータ転送方式及びデ
ータ転送装置の具体例を図面を参照しながら詳細に説明
する。図１は、本発明に係るデータ転送方式を実行する
に適したデータ転送装置の一具体例の構成を示すブロッ
クダイアグラムであり、図中、複数個のマスタ１Ａ、１
Ｂ、１Ｃ、少なくとも１個のメモリ手段５、該複数個の
マスタ１Ａ、１Ｂ、１Ｃ、のそれぞれに対応して設けら
れている複数個のデータバッファ手段３Ａ，３Ｂ，３
Ｃ、当該一つのマスタと当該マスタに対応して設けられ
ている一つの該データバッファ手段との間に設けられた
データバス２Ａ，２Ｂ，２Ｃ、該各データバッファ手段
と該メモリ手段との間に設けられているメモリデータバ
ス４及び当該データバッファ手段３Ａ，３Ｂ，３Ｃ、の
それぞれと接続されていると同時に該メモリ手段５とも
接続されているデータ転送制御手段８とから構成されて
いるデータ転送装置が示されている。

【００１９】データ転送装置に於いて、該複数個のマス
タの内の一つのマスタのデータが、当該マスタに接続さ
れているデータバッファ手段から該メモリデータバスを
介して、直接転送される必要性のある、他のマスタに接
続されたデータバッファ手段に転送される様に構成され
ている。つまり、本発明に係るデータ転送方式に於いて
は、上記した様に、当該一のマスタ例えば１Ａのデータ
が、該マスタと対応するデータバッファ手段３Ａから、
該メモリデータバス４を介して直接他のマスタ例えば１
Ｂに対応するデータバッファ手段３Ｂに転送される間、
当該メモリ手段５は、当該メモリデータバス４にアクセ
スしない様に制御される様にしたものであり、その為に
当該各マスタに対応して設けられた複数個のデータバッ
ファ手段３と該メモリ手段５とは、前記したデータ転送
制御手段８によって、制御されるものである。

【００２０】更に、本発明に於いては、当該データ転送
制御手段８は、少なくとも、各マスタ１Ａ、１Ｂ、１
Ｃ、のアドレス情報及び各マスタの制御バス情報とによ
って制御されるものである。データ転送手段８は通常の
メモリアクセスのときにも作動する。また、メモリを使
用しない転送の場合も４Ａ、４Ｂ、４Ｃとメモリ手段５
とは電気的に接続されている。このときは、メモリのデ
ータ出力は“Ｌ”レベルとなっておりメモリに対する制
御信号は動かないだけである。

【００２１】係るデータ転送方式を実現させるデータ転
送装置に付いて具体的にその回路構成、機能等に付いて
以下に説明する。図１に示す様に、複数個のマスタ１に
接続した各データバス２に対応してデータバッファ３
（Ａ，Ｂ，Ｃ）があり、それらのデータ線４Ａ〜４Ｃは
メモリ５のデータ入出力６に接続されている。データバ
ス２およびメモリバス４は規模を大きくしないために通
常双方向である。そのために各データバッファ３はデー
タバス２側およびメモリデータバス４側ともに双方向制
御が可能なようにする必要がある。また、メモリ５に対
応するホスト１が複数になると、あるホストがメモリを
専有できないので、システム高速化のためにクロック同
期でバッファリングできるレジスタを双方向（ライト／
リード）で持つ必要がある。また、データ転送制御回路
８は、マスタ１Ａ，１Ｂ，１Ｃのアドレスおよび制御信
号を入力し、各マスタ１とメモリ５間のデータ転送か各
ホスト間のデータ転送かを判別するとともに各マスタか
ら要求を調停（アービトレーション）し、優先度の高い
アクセスからメモリデータバス４を使用しアクセスを行
うようにすることが好ましい。そのとき後述するように
各データバッファ３の双方向制御およびレジスタに対す
る格納イネーブルなどの信号を発生する。

【００２２】本発明に於けるデータバッファ手段３とし
ては、特にその構成は特定されるものではなく、公知の
データバッファ手段を使用する事が可能であるが、好ま
しくは、図２のブロックダイアグラムに示す様な回路構
成を有するデータバッファ手段を使用するものである。
図２はデータバッファ手段３の例であり、例えば、デー
タバス２と接続され出力制御が可能な第１の双方向デー
タバッファ回路３１、該メモリデータバス４に接続され
出力制御が可能な第２の双方向データバッファ回路３
２、該第１の双方向データバッファ回路３１の出力を入
力とし、且つ該第２の双方向データバッファ回路３２に
出力する少なくとも１段のライト用レジスタ３３、及び
該第２の双方向データバッファ回路３２の出力を入力と
し、且つ該第１の双方向データバッファ回路３１に出力
する少なくとも１段のリード用レジスタ３４とから構成
されているものである。

【００２３】一方、本発明に於いて使用される該データ
転送制御手段８は、例えば、複数個の該マスタ１の内の
一つのマスタ１Ａのデータを、他のマスタ１Ｃに転送す
る場合に、当該一つのマスタ１Ａに接続されているデー
タバッファ手段３Ａの出力端部４Ａを該メモリデータバ
スの一部を介して、直接転送される必要性のある、他の
マスタ１Ｃに接続されたデータバッファ手段３Ｃの出力
端部４Ｃとを直接接続させるデータ転送経路１０を形成
させる機能を有するものであれば、如何なる構成のデー
タ転送制御手段でも使用する事が可能である。

【００２４】図３は、本発明に於いて使用されるデータ
転送制御手段８の一具体例の構成を示すブロックダイア
グラムであり、その基本的な構成は、例えば、上記した
様に、当該所定のデータバッファ手段３の出力端部間４
Ａから４Ｃにデータ転送経路１０が形成される場合に
は、当該メモリ手段５は、該データ転送経路１０に関与
しない様に、該メモリ手段５を制御する機能を有するも
のであり、具体的には、当該データ転送制御手段８は、
少なくとも、各マスタ１のアドレス情報及び各マスタの
制御バス情報とによって制御されるものであって、更に
該データ転送制御手段８は、該マスタ１からの情報に応
答して、所定のデータの転送経路１０を決定するスルー
転送モードレジスタ８１、該複数個のマスタ１からのア
クセス要求信号を入力して、所定の優先順位に従って当
該メモリデータバス４の使用権を、当該複数個のマスタ
１の内の一つのマスタに於けるアクセス要求信号に与え
るアービタ手段８２、当該スルー転送モードレジスタ８
１の出力と該アービタ手段８２の出力と、該アドレス及
び制御信号を入力とし、スルーアクセス時に於いて、あ
るマスタからのライト時のアドレスを格納し、それとリ
ード時のアドレスとが等しいか否かを判定するスルー判
定手段８３と、該スルー判定手段８３の出力と該マスタ
からの制御信号及び該アービタ手段８２の出力を入力と
し、各データバッファ手段３に於ける該第１及び第２の
双方向データバッファ回路３１、３２の出力制御信号と
ライト／リード用レジスタの格納制御信号を出力するデ
ータバッファコントローラ８４Ａ〜８４Ｃとから構成さ
れているものである。

【００２５】本発明に係る上記データバッファ手段３の
作動に付いて説明するが、以下の説明全体を通じて、ア
ドレスデータストローブ信号（ADS)がアサートされた時
にはアドレス及びデータが有効となるものと設定して説
明する。データバッファ３は、データバス側の第１の
双方向バッファ３１とメモリバス側の第２の双方向バッ
ファ３２、ライト用レジスタ３３（ＲｇＩ）とリード用
レジスタ３４（ＲｇII) からなる。第１の双方向バッフ
ァ３１はＢＵＳＯＥがアサートされたときにＢｕｓｄ
ａｔａに対する出力がオンになりレジスタ３４（ＲｇI
I) の値を出力し、それ以外はＢｕｓｄａｔａのデー
タを入力する。同様に第２の双方向バッファ３２はＭＥ
ＭＯＥがアサートされたときにメモリデータ５に対する
出力がオンになりレジスタ３３（ＲｇＩ）の値を出力
し、それ以外はメモリデータ５のデータを入力する。そ
して、レジスタ３３（ＲｇＩ）はＷＴ−ＳＥＴがアサー
トされたときに第１の双方向バッファ３１の出力を格納
する。同様にレジスタ３４（ＲｇII) はＲＤ−ＳＥＴが
アサートされたときに第２の双方向バッファ３２の出力
を格納する。本発明においてはライト用レジスタおよび
リード用レジスタは１段であるが複数段用意してシステ
ムのスループットを向上させても良い。

【００２６】更に、本発明に於ける該データ転送制御手
段８に於いて使用されるアービタ手段８２の具体例とし
ては、図４Ａに示される様な回路構成を有するものが採
用されるものである。該アービタ手段８２は、それぞれ
のマスタから、他のマスタのメモリ領域に対するスルー
アクセス要求に対しリードアクセス要求を調停する機能
を有しているものである。

【００２７】即ち、該アービタ手段８２は、更にそれぞ
れのマスタから、他のマスタのメモリ領域に対するスル
ーアクセス要求に対しライトアクセス要求を調停する機
能をも有しているものであって、該スルー転送モードレ
ジスタ８１から出力されるスルー信号、つまり、マスタ
１Ａのデータをどのマスタにメモリを介さずにスルーで
転送させるかを指示する信号であって、図中マスタ１Ａ
からマスタ１Ｂにスルーさせる場合には、スルーＡｔｏ
Ｂと、又マスタ１Ａからマスタ１Ｃにスルーさせる場合
には、スルーＡｔｏＣの様に表示されている。

【００２８】つまり、本発明に於ける該アービタ手段８
２に於いては、係るスルー信号を入力するＯＲゲート回
路４１、該ＯＲゲート回路４１の出力と各マスタから出
力される書き込み信号（A-WRITE, B-WRITE, C-WRITE ）
を入力とするＡＮＤゲート４２、該ＡＮＤゲート４２の
出力を入力とするインバータ４３の出力と各マスタから
出力されるアクセス要求信号（A-REQ, B-REQ, C-REQ ）
を入力とするＡＮＤゲート回路４４、各ＡＮＤゲート回
路４４の出力から優先順位を決定してメモリデータバス
使用権（A-GRT, B-GRT, C-GRT)を出力する為に、インバ
ータ４５とＡＮＤゲート回路４６で構成された優先順位
決定回路４７とで構成されているものである。

【００２９】つまり、図４Ａのアービタ手段に於いて
は、スルーアクセスモードリード時（Ａの場合＊A-WRIT
E=HIGHとなる、ライト時はA-WRITE=HIGHとなる）にはメ
モリデータバスを専有する必要がないのでＧＲＴをアサ
ートしない。又複数のＲＥＱがアサートされ競合が起き
た場合Ａ−ＲＥＱ＞Ｂ−ＲＥＱ＞Ｃ−ＲＥＱの優先順位
でA-GRT, B-GRT, C-GRT のどれか1 つをアサートする。
ただし、スルーアクセスモード時のリードはメモリデー
タバスを使用しないのでＧＲＴをアサートしない。

【００３０】一方、上記したスルー転送モードレジスタ
８１と該アービタ手段８２とは、デコーダリクエスタ８
０により制御される様になっており、該デコーダリクエ
スタ８０は各マスタからのアドレス信号、例えばＡＤＳ
と各マスタの制御信号が入力され、転送モードの決定と
メモリデータバスの使用権(A-GRT, B-GRT, C-GRT )をど
のマスタ間に与えるかを決定するものである。

【００３１】当該デコーダリクエスタ８０の回路構成の
一例を図６に示す。つまり、デコーダリクエスタ８０
は、デコーダによりスルー転送モードレジスタ８１をセ
ット／リセットするアドレスでＡＤＳがアサートされて
いる時、及び書き込み信号WRITE がアサートされている
時にスルー転送モードのセット／リセットを行うもので
あり、又それ以外のアドレスでＡＤＳがアサートされて
いる時１、メモリ領域へのアクセス要求となるが、ステ
ータスレジスタが空き状態の時のみ最初の１サイクル時
にリクエスト信号（REQ-1P) がアサートされる。

【００３２】図６に示す様に、当該デコーダリクエスタ
８０には、各マスタ毎にアドレスデータバス信号、アド
レスデータストローブ信号ＡＤＳ、書き込み信号WRITE
、アクセスすべき信号の全てが終了した事を示す終了
信号（MEM-BUS-END がアサートされる）がそれぞれ入力
される様に構成されており、デコーダ６１、ステータス
レジスタ６２、ＡＮＤゲート回路６３〜６７及びリクエ
ストレジスタ６８とから構成されている。

【００３３】例えば、マスタ１Ａに対しては、デコーダ
６１Ａは、Ａ−アドレス信号とＡ−ＡＤＳ信号を入力と
してその出力は上記各ＡＮＤゲート回路６３〜６７の一
方の入力端に入力されている。一方、書き込み信号A-WR
ITE は、上記各ＡＮＤゲート回路６３〜６７の他方の入
力端に入力されている。

【００３４】更に、メモリデータバス終了信号（A-MEM-
BUS-END)は、前記したＡＮＤゲート回路６７の出力と共
にステータスレジスタ６２Ａに入力され、その出力がＡ
ＮＤゲート回路６７の入力端に入力される。その結果、
図６に示す様に、ＡＮＤゲート回路６３の出力からスル
ー転送モードリセット信号ＡｔｏＢが出力されると共
に、ＡＮＤゲート回路６４の出力からスルー転送モード
セット信号ＡｔｏＢが出力される。

【００３５】又、ＡＮＤゲート回路６５の出力からスル
ー転送モードリセット信号ＡｔｏＣが出力されると共
に、ＡＮＤゲート回路６６の出力からスルー転送モード
セット信号ＡｔｏＣが出力される。更に、ＡＮＤゲート
回路６７の出力は、前記したアービタ手段８２からの使
用権信号A-GRT の１サイクル信号と共にリクエストレジ
スタ６８に入力され、該リクエストレジスタ６８からア
クセス要求信号A-REQ が出力される。

【００３６】尚、本具体例に於いては、該リクエストレ
ジスタ６８は、マスタ１Ａのアクセス要求信号A-REQ が
１サイクル（１Ｐ）間アサートされると該アクセス要求
信号リクエスト（REQ)をアサートし、その後そのリクエ
ストが受理されると（つまりA-GRT-1Pがアサートされ
る）とそのリクエストがネゲートされる様になってい
る。

【００３７】更に、上記した本発明で使用される該スル
ー転送モードレジスタ８１の作動例の概略を図７に示
す。つまり、本発明に係るスルー転送モードレジスタ８
１は、例えば前記したデコーダリクエスタ８０の出力の
内スルー転送モードセット／リセット信号が入力され、
当該入力信号に応答して、スルー転送を行わせるマスタ
間のデータ転送経路を指定する事になる。

【００３８】即ち、該スルー転送モードレジスタ８１
は、前記した様に、スルー転送モードセット信号がアサ
ートされるとスルー信号がアサートされスルー転送モー
ドリセット信号がアサートされるとスルー信号がネゲー
トされるものある。そして本具体例に於けるスルー転送
モードレジスタ８１として、A to B, B toC, C to A, B
to A, B to C, A to C の６種類が設けられているもの
である。

【００３９】次に、本発明に於ける該データ転送制御手
段８に於いて使用されているスルー判定手段８３の構成
及びその機能に付いて図８を参照しながら説明する。図
８のブロックダイアグラムから判る様に、本発明に於け
る該スルー判定手段８３は、複数個のマスタ１Ａ、１
Ｂ、１Ｃのそれぞれに対応した制御回路を構成してお
り、例えばマスタ１Ａに対応した内部回路構成は、スル
ー信号A to B, 及び A to C が入力されるＯＲゲート回
路５１、該ＯＲゲート回路５１の出力とマスタ１Ａの書
き込み信号（A-WRITE)が入力され、かつスルーによりマ
スタ１Ａのデータを書き込ませるA-スルーWT信号が出力
されるＡＮＤゲート回路５３、スルー信号 B to A とマ
スタ１Ｂの書き込みセット信号（B-WT-SET )が同時に入
力されるＡＮＤゲート回路５２、該ＡＮＤゲート回路５
２の出力とマスタ１Ｂのアドレス信号（B-ADD)とが入力
されるレジスタ手段５４、当該レジスタ手段５４の出力
とマスタ１Ａのアドレス信号（A-ADD)とが入力されるコ
ンパレータ５５、当該コンパレータ５５からの出力と前
記したマスタ１Ａの書き込み信号（A-WRITE)とアドレス
データストローブ信号（A-ADS)とが入力されるＡＮＤゲ
ート回路５６、当該ＡＮＤゲート回路５６の一方の出力
は、ＯＲゲート回路６５に入力されると同時に、他方の
出力は、インバータ５７の入力に接続されると共に、当
該インバータ５７の出力がフリップフロップ５８を介し
て前記したレジスタ手段５４の入力部にフィードバック
している。

【００４０】一方、スルー信号C to Aとマスタ１Ｃの書
き込みセット信号（C-WT-SET )が同時に入力されるＡＮ
Ｄゲート回路５9 、該ＡＮＤゲート回路５9 の出力とマ
スタ１Ｃのアドレス信号（C-ADD)とが入力されるレジス
タ手段６０、当該レジスタ手段６０の出力とマスタ１Ａ
のアドレス信号（A-ADD)とが入力されるコンパレータ６
１、当該コンパレータ６１からの出力と前記したマスタ
１Ａの書き込み信号（A-WRITE)とアドレスデータストロ
ーブ信号（A-ADS)とが入力されるＡＮＤゲート回路６
２、当該ＡＮＤゲート回路６２の一方の出力は、ＯＲゲ
ート回路６５に入力されると同時に、他方の出力は、イ
ンバータ６３の入力に接続されると共に、当該インバー
タ６３の出力がフリップフロップ６４を介して前記した
レジスタ手段６０の入力部にフィードバックしている。

【００４１】そして、前記したＡＮＤゲート回路５６と
６２の出力が入力されるＯＲゲート回路６５からは、マ
スタ１Ａのデータを読み出す為のA-スルーRD信号が出力
される事になる。尚、マスタ１Ｂ及びマスタ１Ｃに対応
する当該スルー判定手段内の回路構成は、上記したもの
と同様であるので、説明は省略する。

【００４２】係る本発明に於けるスルー判定手段８３の
作動に付いて、マスタ１Ａについて例示的に説明する
と、スルーＡｔｏＢまたはＡｔｏＣがアサートされてい
てA-WRITE がアサートされるときにＡ−スルーＷＴがア
サートされる。また、スルーＢｔｏＡがアサートされて
いるときに、B-WT-SETがアサートされたタイミングでB-
ADD をＲｇにラッチしその値とリード時のA-ADD が等し
いとき、または、C-WT-SETがアサートされたタイミング
でC-ADD をＲｇにラッチしその値とリード時のA-ADD が
等しいときににA-スルーＲＤがアサートされる。

【００４３】次に、本発明の於ける当該スルー転送モー
ドレジスタ８に於いて使用されているデータバッファコ
ントローラ８４の構成及びその作動に付いて図５を参照
しながら説明する。図５は、本発明に於いて使用される
データバッファコントローラ８４の構成の概略を説明す
るブロックダイアグラムであり、本発明に於けるデータ
転送制御手段８に於いて使用される該データバッファコ
ントローラ８４Ａ、８４Ｂ、８４Ｃは、ある一つのマス
タからのスルーアクセス要求におけるライトアクセス要
求に対して、当該メモリデータバス使用権が与えられた
場合に、他のマスタのデータバッファ手段に於けるリー
ド用レジスタの格納制御信号をアサートする様に機能す
るものである。

【００４４】又、該データバッファコントローラは、別
の機能として、ある一つのマスタからのスルーアクセス
要求におけるリードアクセス要求に対して、当該メモリ
データバス使用権が与えられた場合に、他のマスタのデ
ータバッファ手段に於けるメモリデータバスへの出力制
御信号をアサートする様に機能する事も可能である。つ
まり、本発明に係る該データバッファコントローラは、
マスタ１Ａ，１Ｂ，１Ｃのそれぞれに対応して、データ
バッファＡコントローラ８４Ａ，データバッファＢコン
トローラ８４Ｂ，データバッファＣコントローラ８４
Ｃ，が設けられており、それぞれの内部構成、作動は、
何れも同一であるので、此処では、データバッファＡコ
ントローラ８４Ａに付いて説明し、その他のデータバッ
ファコントローラに付いての説明は省略する。

【００４５】即ち、データバッファＡコントローラ８４
Ａに於いては前記した信号 A-REQ-1P とA-WRITE の両信
号が入力され、書き込みセット信号A-WT-SETを出力する
ＡＮＤゲート回路７１、マスタ１Ａに対して与えられた
メモリデータバス使用権信号である A-GRT信号とA-WRIT
E-OUT 信号とが入力され、当該メモリ手段をイネーブル
させるA-MEMOE 信号を出力するＡＮＤゲート回路７２、
B-WT-SET信号及びB-スルーWT信号とが入力されるＡＮＤ
ゲート回路７３、ＣＡＳ信号とA-WRITE をインバートし
た＊A-WRITE 信号とが入力されるＡＮＤゲート回路７
４、＊スルーBto A 及び＊スルーC to A の信号が入
力されるＡＮＤゲート回路７５、A-ADS信号と＊A-WRITE
信号とが入力されるＡＮＤゲート回路７６が設けら
れ、且つ該ＡＮＤゲート回路７５の出力は、前記ＡＮＤ
ゲート回路７４と７６とにも入力され、該ＡＮＤゲート
回路７４の出力は、後述するＯＲゲート回路９０に入力
されると共に、該ＡＮＤゲート回路７６の出力は、後述
するＯＲゲート回路９１に入力されている。

【００４６】処で、前記したＡＮＤゲート回路７３の出
力は、C-WT-SET信号とC-スルーWT信号とが入力されるＡ
ＮＤゲート回路７７の出力と共にＯＲゲート回路７８に
入力され、該ＯＲゲート回路７８の出力は、フリップフ
ロップ回路７９を介して前記したＡＮＤゲート回路７４
の出力と共にＯＲゲート回路９０に入力され、該ＯＲゲ
ート回路９０はA-RD-SET信号を出力するものである。

【００４７】又該ＡＮＤゲート回路７６の出力は、A ス
ルーRD信号と共にＯＲゲート回路91に入力され、該ＯＲ
ゲート回路９１はA-BUSOE 信号を出力するものである。
係るデータバッファＡコントローラ８４Ａの作動を説明
すると、A-REQ-1PとA-WRITE がアサートされているとき
A-WT-SETがアサートされる。また、A-GRT とA-WRITE-OU
T がアサートされているときにA-MEMOE がアサートされ
る。A-RD-SETは、スルーアクセスモードでないときのリ
ードのメモリに対するＣＡＳと同じタイミングでアサー
トされ、スルーアクセスモードのときのB-WT-SET又はC-
WT-SETの１サイクル遅れでアサートされる。A-BUSOE は
スルーアクセスモードでないときA-ADS と*A-WRITEがア
サートされたとき、およびスルーアクセスモードのとき
スルーＲＤがアサートされたときにアサートされる。デ
ータバッファＢコントローラおよびデータバッファＣコ
ントローラも同様である。

【００４８】次に、本発明に於けるスルー転送モードレ
ジスタ８に於いて、DTACK 信号を発生させるために使用
されるＤＴＡＣＫ生成回路８５の構成に付いて説明す
る。即ち、DTACK 信号は、マスタからデータを転送する
に当たり、所定のデータをＡＤＳ信号と共に出力した
後、そのデータが、所定のメモリ若しくはデータバッフ
ァ手段に記憶格納され、何時でも読出し信号を受ければ
当該データの転送が可能となった状態を知らせる信号で
あり、データ転送元のマスタに於いては、係るDTACK 信
号を受ければ、他の演算処理操作を行っても良い事にな
る。

【００４９】本発明のＤＴＡＣＫ生成回路８５の回路構
成の一具体例としては、図９に示される様な回路構成を
用いるものであって、A-WT-SET信号とA-RD-SET信号とが
入力されるＯＲゲート回路９３、スルーA to B とス
ルーA to C のインバート信号である＊スルーA to B
と、＊スルーA to C とが入力されるＯＲゲート回路９
４、該ＯＲゲート回路９４の出力をインバータ９６で反
転させた信号と該ＯＲゲート回路９３の出力とが入力さ
れるＡＮＤゲート回路９５、該ＯＲゲート回路９４の出
力とA-WT-SET信号とが入力されるＡＮＤゲート回路９７
と該ＯＲゲート回路９４の出力とA-スルーRD信号とが入
力されるＡＮＤゲート回路９８とが設けられており、更
にＡＮＤゲート回路９５、９７、９８の出力がそれぞれ
入力され、A-DTACK 信号を出力するＯＲゲート回路９９
とから構成されているものである。

【００５０】係るＤＴＡＣＫ生成回路８５は、マスタ１
Ａ、１Ｂ、１Ｃのそれぞれに対応して設けられるもので
あり、その構成は何れも同一である。此処で、ＤＴＡＣ
Ｋ生成回路８５Ａの動作を説明するとA-DTACK は、スル
ーアクセスモードでないときA-WT-SETまたはA-RD-SETの
１サイクル遅れでアサートされ、およびスルーアクセス
モードのときA-WT-SETまたはA-スルーＲＤがアサートさ
れたときにアサートされる。

【００５１】次に、本発明に於けるデータ転送制御手段
８に於いて使用されるメモリ制御信号生成手段８８は、
A, B, C-GRT およびA-WRITE を入力し、メモリに対する
制御信号を生成する。たとえば、メモリがＤＲＡＭの場
合ＲＡＳ，ＣＡＳ，ＷＥ，アドレス選択信号（ＲＡＳア
ドレス、ＣＡＳアドレス選択）、メモリサイクルが終了
する時点でアサートされるMEM-BUS-END などを生成す
る。

【００５２】又、本発明に於けるデータ転送制御手段８
に於いて使用されるアドレスバッファ８９は、例えば図
１０に示す様な回路構成を有するものであって、適宜の
レジスタ手段１０１と１０２とが配置されており、デコ
ードリクエスト生成で出力されるリクエスト信号REQ が
アサートされた時にアドレスバスの信号をラッチすると
共に、WRITE 信号をラッチして、それぞれADD とWRITE-
OUT の信号を出力するものである。

【００５３】一方、本発明に於けるデータ転送制御手段
８に於いて使用されるアドレスセレクタ８６の回路構成
の一例を図１１に示しておく。該アドレスセレクタ８６
は、３個のＡＮＤゲート回路１０３〜１０５と一個のＯ
Ｒゲート回路１０６で構成されたもので有って、それぞ
れのＡＮＤゲート回路には、使用権信号GRT と入力アド
レス信号ADD とが入力される。

【００５４】かかるアドレスセレクタは、３個の入力ア
ドレス（ADD)のうちアサートされている使用権GRT のア
ドレス（ABC-ADD)を出力する事になる。又、本発明に於
けるデータ転送制御手段８に於いて使用されるメモリア
ドレス生成手段８７に付いて説明すると、図１２は、本
発明に使用されるメモリアドレス生成手段８７の一具体
例に係る回路構成を示すブロックダイアグラムである。

【００５５】即ち、メモリアドレス生成手段８７は、メ
モリ制御信号生成手段８８からのRAS-ADD-EN信号と該ア
ドレスセレクタ８６からのアドレス（ABC-ADD)信号の上
位信号を入力するＡＮＤゲート回路１０８とメモリ制御
信号生成手段８８からのRAS-ADD-EN信号をインバータ１
０７によって反転させた信号と、該アドレスセレクタ８
６からのアドレス（ABC-ADD)信号の下位信号を入力する
ＡＮＤゲート回路１０９とから構成され、更に、該ＡＮ
Ｄゲート回路１０８と１０９の出力を入力とし、ＯＲゲ
ート回路１１０にてメモリのアドレス（MEM-ADD)として
RAS アドレスとCAS アドレスを出力する。

【００５６】つまり、メモリアドレス生成手段８７はメ
モリに対するアドレスを出力するもので有って、メモリ
がＤＲＡＭの場合、アドレス選択信号を入力し、それに
従ってメモリに対するRAS アドレスとCAS アドレスを出
力する。此処で、図１に示される本発明に係るデータ転
送装置を用いてデータの転送を実行する場合の具体例を
図１３及び図１４のタイミングチャートにより説明す
る。

【００５７】具体的には、データ転送制御回路８にメモ
リを通さずにデータを転送するスルー転送モードを用意
し、そのレジスタに割当てられたアドレスをアクセスす
ることにより、そのレジスタに’Ａ←→Ｂスルー／Ｂ←
→Ｃスルー／Ｃ←→Ａスルー’のモードを設定する。た
とえばＡ←→Ｂスルーのモードを設定した後にあるアド
レス（Ｘ）にマスタ１Ａのホストがライトすると、図１
３のようにデータバッファＡのバス側入力レジスタに空
きがあるときにそのレジスタのセット信号（A-WT-SET)
が１周期（１τ）アサートされるとともに、メモリバス
のバスの使用権(A-GRT) がアサートされたらメモリバス
側の出力イネーブル(A-MEMOE) がアサートされ、データ
がメモリバスに出力される。その直後にデータバッファ
Ｂのメモリバス側入力レジスタのセット信号（B-RD-SE
T) が一周期（１τ）アサートされる。また、このとき
にアドレス（Ｘ）をスルーアドレスレジスタに格納す
る。その後にホストＢがアドレス（Ｘ）をリードする
と、アドレスが等しい（Ｘ＝Ｙ）場合にデータバスＢ側
の出力イネーブルをアサートしデータバッファＢのメモ
リバス側入力レジスタの値をデータバスＢに出力する。
図１４のように、データバッファの構成を変えずに各ホ
ストとメモリ間のリードライトも可能である。

【００５８】此処で、図１３についてより詳細に説明す
ると、図１３は、マスタ１Ａからマスタ１Ｂに所定のデ
ータを転送する場合の具体例を示したものであり、先ず
最初にマスタ１Ａから転送するデータのアドレス信号A-
ADS が出力され、同時に当該データをデータバッファ手
段３Ａに書き込む為のライト信号A-WT-SET信号が出力さ
れる。

【００５９】そのデータが、データ転送制御手段８に於
いて、所定のデータバッファ手段３Ａに格納され、何時
でもマスタ１Ｂに対して転送しえる状態になった事を示
す信号A-DTACK が出力される。一方、同時にデータ転送
制御手段８に於けるアービタ手段８２が、メモリデータ
バス４の使用権を当該マスタ１Ａに与える為の信号A-GR
T が出力されると共に、当該メモリデータバス４の内の
データ伝送経路の内にデータを供給する事を許可される
信号MEMOE 信号がマスタ１Ａに対応するデータバッファ
手段３Ａにあたえられる。

【００６０】係る状態に於いては、図１に示す本発明の
データ転送装置に於いて、マスタ１Ａから出力されたデ
ータがデータバッファ手段３Ａに格納されると同時に、
メモリデータバス４の使用権をも獲得していることか
ら、当該データは、マスタ１Ｂに対応したデータバッフ
ァ手段３Ｂの出力端４Ｂに迄到達している事になる。従
って、この場合には、データバッファ手段３Ａの出力端
４Ａとデータバッファ手段３Ｂの出力端４Ｂと命令デコ
ーダ４の一部とで、データスルー転送用のデータ伝達経
路が形成された事になる。

【００６１】従って、マスタ１Ａのデータは、共通のメ
モリ５に一旦格納される事なく直接的にマスタ１Ｂに転
送出来る事になる。その後、マスタ１Ｂから当該データ
バッファ手段３Ｂ内にデータバッファ手段３Ａからのデ
ータを読み込む為の信号B-RD-SET信号が出力されると、
該マスタ１Ｂから出力されるアドレス信号B-ADS が出力
され、そのアドレスが、マスタ１Ａから出力されたデー
タのアドレスと一致するか否かが判断され、一致すれ
ば、読み込み開始信号B-BUSOE によって、既に当該デー
タバッファ手段３Ｂの出力端部４Ｂまで来ている当該デ
ータを当該データバッファ手段３Ｂ内に読み込み、転送
が完成する。

【００６２】つまり、本発明に於いては、既に、マスタ
１Ａのデータが、メモリデータバス４の使用権を取って
その転送されるべきデータをマスタ１Ｂのデータバッフ
ァ手段３Ｂの出力端部４Ｂまで送り込んで来ているの
で、マスタ１Ｂは、転送を受ける場合に、メモリ手段５
を介することなく、しかも改めて当該メモリデータバス
４に付いて使用権を獲得する為の処理を行う事なく、直
接的に当該データを読み取る事が可能となるので、デー
タ転送時間を大幅に短縮する事が出来るのである。

【００６３】本発明に於いて、係るデータ転送の操作中
に、例えマスタ１Ｃからデータの送信あるいは、データ
の読み取り信号を出力しても、当該マスタ１Ｃが、当該
メモリデータバス４の使用権を獲得しえるのは、当該マ
スタ１Ｂが、メモリデータバス４にある転送データの読
み込みが完了した後でないと当該使用権を獲得する事が
出来ないので、データの衝突は完全に排除されると共
に、マスタ１Ｂの読み取り操作が邪魔される恐れは全く
無くなる。

【００６４】又、図１４は、本発明に係るデータ転送装
置を用いてマスタとメモリ５との間のデータ転送に付い
て説明したものであり、従来と同じ様な、メモリ手段５
を介してデータの転送を行う例を示すものであるが、従
来の方式と異なる点は、各マスタ１Ａ、１Ｂ、１Ｃから
同時に若しくは僅かにずれたタイミングでデータの転送
若しくはデータの読出し信号が出力された場合でも、メ
モリデータバス４の使用権を制御して、一時期には、一
つのマスタのデータのみが当該メモリデータバス４を使
用する様にしてあるので、従来問題となっているデータ
の衝突、演算時間の遅延は、回避される。

【００６５】次に、本発明に係るデータ転送装置の他の
具体例に付いて説明する。即ち、本発明に於ける第２の
具体例に於いては、各マスタ１Ａ、１Ｂ、１Ｃに接続さ
れている該データバス２に、所定のデータを格納しうる
データ格納素子手段９が設けられており、該マスタから
出力されるデータが、転送されるべき他のマスタに接続
されているデータバスに設けられた該データ格納素子手
段９に対して当該メモリ手段を介する事なく直接に転送
される様に構成されているデータ転送装置である。

【００６６】そして、該データ格納素子手段９は、例え
ば、ファーストイン−ファーストアウト機能を有するレ
ジスタ（ＦＩＦＯ）で構成されている事が望ましい。図
１５は、本発明に係る第２の具体例の構成の概略を示す
ブロックダイアグラムであり、又図１６は、本発明に係
る第２の具体例の構成をより詳細に示したブロックダイ
アグラムである。

【００６７】つまり、第２の具体例が、前記した具体例
と異なる点としては、スルーアクセスを行うときあるホ
ストがライトを行うと転送先のホストのデータバスの接
続されているＦＩＦＯなどの格納素子に格納されるた
め、受け取り先のホストがリードする必要がない点であ
る。異なる部分について以下で述べる。まず、アービタ
８２は、スルーアクセスモードでのリードがなくなるの
で、すべてA, B, C-REQに対してＧＲＴを生成する。つ
ぎに、ライトとリードのアドレスの一致を見る必要がな
くなるのでスルー判定は必要ない。データバッファコン
トローラ８４はまずスルーアクセスのライト時にアサー
トされるRD-SETの１サイクル遅れの信号をＦＩＦＯ９に
対するＷＲＩＴＥ信号（Ａの場合FIFOA-WRITH)とする。
また、このときにＢＵＳＯＥをアサートする。ＤＴＡＣ
Ｋ生成ではスルーアクセスのリード時がなくなる。この
場合のスルーアクセス時のタイムチャートを図１８に示
す。次に、本発明に係る第２の具体例に於いて使用され
る各手段に於いて、第１の具体例と異なる構成を有して
いる部分に付いてその構成を簡単に説明しておく。

【００６８】先ず図４Ｂには、係る第２の具体例に於い
て使用されるアービタ手段８２の構成例が示さており、
上記した様に、前記した具体例に於けるアービタ手段８
２に比べて大幅に簡素化されている。つまり、入力に
は、A-REQ, B-REQ, C-REQ のみであり、それ等が、イン
バータ１１１、１１２及びＡＮＤゲート回路１１３、１
１４とが、図示の様な配線で結合された優先順位決定回
路により判断され、その結果が、フリップフロップ１１
５〜１１７を介してメモリデータバス使用権A-GRT, B-G
RT, C-GRT 信号としてそれぞれ出力されるものである。

【００６９】又、図１７には、係る第２の具体例に於い
て使用されるデータバッファコントローラ８４の構成例
が示さており、その構成は、略第１の具体例に於いて使
用されたデータバッファコントローラと同一であるが、
異なる部分は、第１の具体例に於けるＯＲゲート回路９
１の入力であるA-スルーRD信号が廃止され、その代わり
に、フリップフロップ１２０が新しく設けられており、
該フリップフロップ１２０は、フリップフロップ７９の
出力を入力として新たに設けられたFIFO-A-WRITE信号を
出力すると共に、その出力を当該ＯＲゲート回路９１に
入力する様に構成されているものである。

【００７０】本具体例に於けるマスタ１Ａからマスタ１
Ｂにデータを転送する場合の動作を図１８のタイミング
チャートに従って説明すると、先ず最初にマスタ１Ａか
ら転送するデータのアドレス信号A-ADS が出力され、同
時に当該データをデータバッファ手段３Ａに書き込む為
のライト信号A-WT-SET信号が出力される。そのデータ
が、データ転送制御手段８に於いて、所定のデータバッ
ファ手段３Ａに格納され、何時でもマスタ１Ｂに対して
転送しえる状態になった事を示す信号A-DTACK が出力さ
れる。

【００７１】一方、同時にデータ転送制御手段８に於け
るアービタ手段８２が、メモリデータバス４の使用権を
当該マスタ１Ａに与える為の信号A-GRT が出力されると
共に、当該メモリデータバス４の内のデータ伝送経路の
内にデータを供給する事を許可される信号A-MEMOE 信号
がマスタ１Ａに対応するデータバッファ手段３Ａにあた
えられる。

【００７２】従って、マスタ１Ａのデータは、共通のメ
モリ５に一旦格納される事なく直接的にマスタ１Ｂに転
送出来る事になる。その後、マスタ１Ｂから当該データ
バッファ手段３Ｂ内にデータバッファ手段３Ａからのデ
ータを読み込む為の信号B-RD-SET信号が出力されると、
該マスタ１Ｂから出力されるアドレス信号B-ADS が出力
される事なく、直ちに読み込み開始信号B-BUSOE が出力
され、それによって、既に当該データバッファ手段３Ｂ
の出力端部４Ｂまで来ている当該データが、当該データ
バッファ手段３Ｂに対応して設けられたＦＩＦＯレジス
タ９内に読み込まれ、転送が完成する。

【００７３】又、本発明に係るデータ転送装置の第３の
具体例としては、例えば、マスタ１Ａからマスタ１Ｂに
所定のデータを転送する場合に、マスタ１Ａから出力さ
れるデータを該データバッファ手段３Ａにのみ格納させ
ておき、当該データをリードする場合には、マスタ１Ｂ
側のデータバッファ手段３Ｂから、メモリデータバス４
の一部を介してデータバッファ手段３Ａにリードしに行
く方法が考えられる。

【００７４】この場合には、マスタ１Ａ側では、メモリ
データバス４に対する使用権を獲得する必要がないが、
マスタ１Ｂ側では、メモリデータバス４に対する使用権
を獲得する必要がある。その為、図１９のタイミングチ
ャートに於いては、先ず最初にマスタ１Ａから転送する
データのアドレス信号A-ADS が出力され、同時に当該デ
ータをデータバッファ手段３Ａに書き込む為のライト信
号A-WT-SET信号が出力される。

【００７５】かかる具体例では、これによって、マスタ
１Ａから出力された転送用のデータは、データバッファ
手段３Ａに格納されるが、マスタ１Ａは、該メモリデー
タバス４の使用権をとる必要が無いので、A-GRT の信号
は出されないので、当該データは、該データバッファ手
段３Ａ内に留まっている。一方、マスタ１Ｂから当該デ
ータバッファ手段３Ｂ内にデータバッファ手段３Ａから
のデータを読み込む為、先ず該マスタ１Ｂからアドレス
信号B-ADS が出力され、その信号に対してB-DTACK 信号
が出力されると共に、当該マスタ１Ｂに対する当該メモ
リデータバス４の使用権を与える信号B-GRT が出力され
る事になる。

【００７６】その後、A-MEMOE 信号及びB-BUSOE 信号が
出力され、当該メモリデータバス４をマスタ１Ｂが使用
出来る様になると、該マスタ１Ｂから信号B-RD-SET信号
が出力され、該データバッファ手段３Ａに格納されてい
るデータを当該データバッファ手段３Ｂ内に読み込みが
開始される。その間に、マスタ１Ｃが、何らかの処理信
号を出力しても、メモリデータバスの使用権がマスタ１
Ｃには与えられないので、上記転送操作が遅れたり、干
渉される事がない。

【００７７】次に、本発明に係るデータの転送方式及び
データの転送装置に関する他の具体例を以下に説明す
る。即ち、上記した様な本発明に係るデータの転送方式
及びデータの転送装置によって、複数個の装置１、つま
りＣＰＵと含む複数個のマスター１Ａ，１Ｂ，１Ｃ・・
・が共有メモリ手段５にランダムにアクセスする場合に
於けるデータの演算処理を高速化させる方法、手段が提
供された。

【００７８】然しながら、かかる方法、手段を使用して
いる場合でも、当該方式に、複数のマスター１Ａ，１
Ｂ，１Ｃ・・・から、複数個のライトアクセス信号及び
リードアクセス信号とが、ランダムに当該データの転送
装置に入力された場合には、ライトアクセス信号は、所
定のライト用レジスタ回路にバッファリングされれば、
所定のデータバス使用許可信号であるＤＴＡＣＫが出力
されるから、当該データバスが解放されるので、次のア
クセス信号を受ける事が可能ではあるが、リードアクセ
ス信号の方は、当該メモリから所定のデータを読み出し
て、当該リード用レジスタ回路にバッファリングされた
後でなければ、該ＤＴＡＣＫが出力されないので、その
時期迄待たされる事になり、それだけ演算処理に時間が
係る事になる。

【００７９】つまり、複数個のマスタ１Ａ，１Ｂ，１Ｃ
・・・から共有メモリ手段５をアクセスし、少なくとも
一つのマスタに於いてある一定時間以上の応答がない場
合には、タイムアウトエラーとなるシステムを有してい
るデータの転送方式に於いては、例えば、ホストコンピ
ュータに繋がるアクセラレータで、ホストを共有メモリ
の１つのマスタにする場合には、通常ホストのタイムア
ウト時間が規定されていて、その時間無いに応答を返す
必要がある。

【００８０】そして、ライトアクセスを高速に行う為に
は、データをバッファリングすると高速アクセスが可能
となり、かかるバッファの数が多い程、ライトの連続し
た各アクセス信号に対する演算性能が向上する事にな
る。一方、従来に於ける当該データの転送方式に於いて
は、当該データの転送システムに入力されたライトアク
セス信号及びリードアクセス信号は、その順序を変更せ
ずに演算処理する事が基本となっている。

【００８１】その為、かかる前提で上記の問題を解決す
る為に、例えば、本発明に係る一具体例である図２に示
すデータの転送装置に於けるライト用レジスタ回路３３
を図２２に示す様に、複数個直列に配置して、入力され
るアクセス信号を当該複数個のレジスタバッファ間を順
次シフトさせながら演算処理する方法が考えられる。つ
まり、図２２のデータの転送装置は、複数個の装置１
（Ａ，Ｂ，Ｃ・・・）、少なくとも１個の共有メモリ手
段５、該複数個の装置１のそれぞれに対応して設けられ
ている複数個のデータ保持手段３Ａ，３Ｂ，３Ｃ・・
・、当該一つの装置と当該装置に対応して設けられてい
る一つの該データ保持手段との間に設けられたデータバ
ス２Ａ，２Ｂ，２Ｃ・・・、該各データ保持手段と該共
有メモリ手段との間に設けられているメモリデータバス
４Ａ，４Ｂ，４Ｃ・・・及び当該データ保持手段のそれ
ぞれと接続されていると同時に該共有メモリ手段とも接
続されているデータ転送制御手段８とから構成されてい
るデータ転送装置で有って、該データ転送装置に設けら
れている該データ保持手段３Ａ，３Ｂ，３Ｃ・・・は、
何れも該データバス２Ａ，２Ｂ，２Ｃ・・・と接続され
た第１の双方向データバッファ回路３１、該メモリデー
タバスに接続された第２の双方向データバッファ回路３
２、該第１の双方向データバッファ回路３１の出力を入
力とする第１のライト用レジスタ回路３３─１、該第１
のライト用レジスタ回路３３─１の出力を入力とし該第
２の双方向データバッファ回路３２にその出力が接続さ
れている第２のライト用レジスタ回路３３─２、及び該
第２の双方向データバッファ回路３２の出力を入力と
し、且つ該第１の双方向データバッファ回路３１に出力
するリード用レジスタ回路３４が設けた構成とするもの
である。

【００８２】係るデータの転送装置を用いて、データの
転送を行う場合に、例えば図２３に示す様に、同一のマ
スタＡから、共有メモリ手段５に対して複数個のアクセ
ス信号、例えば、ライトアクセス信号Ｗ１とＷ２が２個
連続して入力された後にリードアクセス信号Ｒ１が入力
された場合を考えると、上記した様に、ライトアクセス
信号に対しては、バッファでデータを受け取った直後に
応答出来る為、上記２個のライトアクセス信号は直ぐに
応答を返すので、次のリードアクセスが行われる可能性
があるが、リードアクセスに対しては、実際にメモリを
アクセスしてデータが出力されなければ応答出来ない
為、共有メモリ手段５に対する２つのライトアクセス信
号のアクセスと該リードアクセス信号のアクセスとが終
了した後に応答する事になる。

【００８３】その為、アクセスに要する時間は、図２３
に示す様にＴ１となる。この場合でも、異なるマスタ
（Ａ以外のマスタ）からのアクセス信号が入力されてい
ると、該処理時間Ｔ１もそれに応じて長くなる。又、図
２４に示す様に、ライトアクセス信号Ｗ１とリードアク
セス信号Ｒ１とが交互に入力されるアクセス態様もある
が、この場合にも上記と同様に、リードアクセス信号の
アクセスに要する処理時間はＴ２となる。

【００８４】又、上記と同様に異なるマスタ（Ａ以外の
マスタ）からのアクセス信号が入力されていると、その
処理時間が長い場合には、該処理時間Ｔ２もそれに応じ
て長くなる。上記に於けるマスタＡ以外のマスタからの
アクセスが長くなると言う具体的要因としては、ＤＭＡ
で長時間メモリデータバスを専有する場合とか、マスタ
の数が多い場合が考えられる。

【００８５】その為、係る様な、複数個のアクセス信号
が連続してアクセスされる場合には、上記したタイムア
ウトが発生し易くなると言う問題がある。本発明に係る
データの転送方式に於ける第４の具体例に於いては、係
る問題を解決し、複数個のアクセス信号が連続してアク
セスされた場合でも、上記したタイムアウトの発生を防
止し、当該アクセスに対する演算処理をより高速に実行
する為のデータの転送方式及びデータの転送装置を提供
するものである。

【００８６】即ち、本発明に於ける第４の具体例に於け
るデータの転送方式の第１の態様は、図１に示される本
発明に係るデータの転送方式に於ける基本的構成はその
まま維持しつつ、当該データ転送装置に於いて、該複数
個の装置１Ａ，１Ｂ，１Ｃ，・・の少なくとも一つから
アクセスして、該共有メモリ手段５に所定の情報のライ
トを行うと共に、該共有メモリ手段５から、所定の情報
をリードするに際し、或る一つの装置１Ａから当該共有
メモリ手段５に対してライトアクセス信号Ｗ１とリード
アクセス信号Ｒ１とが連続して入力された場合に於い
て、ライト信号がアクセスされ、当該ライト信号が該デ
ータ保持手段２Ａに設けられたライト用レジスタ回路３
３にバッファリングされている間に、当該共有メモリ手
段５に対するリード信号のアクセスが有った場合、該ラ
イト信号アドレスと該リード信号アドレスとが異なる場
合には、該データ保持手段２Ａに設けられたライト用レ
ジスタ回路３３にバッファリングされている該ライト信
号の該共有メモリ手段５に対するアクセスに先立って、
該リード信号のアクセスを該共有メモリ手段５に対して
実行させる様に構成されているデータ転送方式であり、
又本発明に係る第４の具体例に於ける第２の態様として
は、上記したと同じ様なアクセスデータの入力があった
場合に、該ライト信号アドレスと該リード信号アドレス
とが同一である場合には、該共有メモリ手段５に対する
該リード信号のアクセスを実行せずに、該データ保持手
段２Ａに設けられたライト用レジスタ回路３３にバッフ
ァリングされている該ライト信号の情報を当該リードデ
ータとして直接当該装置１Ａに出力させる様に構成した
データ転送方式である。

【００８７】又、本発明に於ける上記２種のデータの転
送方式を個々に実行する為の装置構成の例としては、図
１に示される本発明のデータの転送装置に於ける基本的
な構成は維持しつつ、当該データの転送装置に設けられ
る該データ保持手段３Ａは該データバス２Ａと接続され
た第１の双方向データバッファ回路３１、該メモリデー
タバス４に接続された第２の双方向データバッファ回路
３２、該第１の双方向データバッファ回路３１の出力を
入力とし、且つ該第２の双方向データバッファ回路３２
に出力する少なくとも１段のライト用レジスタ回路３
３、及び該第２の双方向データバッファ回路３２の出力
を入力とし、且つ該第１の双方向データバッファ回路３
１に出力する１段のリード用レジスタ回路３４と、該少
なくとも１段のリード用レジスタ回路３４と該第１の双
方向データバッファ回路３１との間に、出力が、該第１
の双方向データバッファ回路３１の入力と接続され、且
つ入力が、該ライト用レジスタ回路３３及び該１段のリ
ード用レジスタ回路３４とに接続されているセレクタ手
段２００が設けられているものである。

【００８８】本具体例に於けるデータの転送装置の構成
の内、図１に示される基本構成に設けられているデータ
転送制御回路８の内部構成が、図２６に示される様な構
成を有するものであるが、その構成及び動作は、マスタ
応答制御手段２０１が付加されている点を除けば、図３
に示されるデータ転送制御回路の内部構成とほぼ同じ構
成である。

【００８９】又、本具体例に於けるデータバッファ３Ａ
から３Ｃの構成は、図２５に示される様に、本発明に於
ける基本態様である図２のデータバッファの構成とは異
なっている事が理解される。係る第４の具体例に於いて
は、上記の様に、ライト用レジスタ回路３３がアクセス
データが格納されたされる事によってその状態（Statu
s）がフル状態になった後に、リードアクセス信号が入
力された場合、アクセス順を保ちながら演算処理を行う
と言う従来のシステムを変更し、当該ライトアクセス信
号とリードアクセス信号とのアクセス順を変更したり、
該ライトアクセス信号により当該ライト用レジスタ回路
３３にバッファされているライトデータを共有メモリ手
段５に格納する前に、リードすると言う方式を導入する
ものである。

【００９０】本発明に於ける上記第４の具体例の第１と
第２の態様を実行する為のデータの転送装置の構成の例
に付いて以下に詳細に説明する。即ち、本発明に係る該
データ転送装置に於けるデータ保持手段（データバッフ
ァ手段）３には、図２５に示した構成の他に更に、図２
７に示す様な、或る一つの装置Ａから第１の時刻に於い
て、当該共有メモリ手段５に対するライト信号Ｗ１がア
クセスされ、当該ライト信号Ｗ１が該データ保持手段３
Ａに設けられているライト用レジスタ回路３３にバッフ
ァリングされている間の第２の時刻に於いて、当該共有
メモリ手段５に対するリード信号のアクセスが有った事
を判別するライト／リード判定手段２０３が設けられて
いる事が望ましい。

【００９１】係るライト／リード判定手段２０３の構成
と作動に付いて説明するならば、図２７に於けるＦＦ−
１として示されているライト用レジスタ回路３３は、図
２５に於けるライト用レジスタ回路３３と同一のもので
あり、該ライト／リード判定手段２０３は、該ライト用
レジスタ回路３３にライトアクセス信号が格納された状
態で、リードアクセス信号（図中ＡＤＳとWrite 信号の
反転信号＊Write が共にアサートされた状態で示され
る）がきた事を判定するものである。

【００９２】先ず図２７に於いて、該ライト用レジスタ
回路（ＦＦ−１）３３は、その状態（Status フル又は
空の状態）が空の状態で、且つＡＤＳがアサートされて
いる最初のサイクルで図中のＦＦＡ１−ＳＥＴがアサー
トされた時にライト信号（Write ）をラッチする。一方
セレクタ手段２００は、該ライト／リード判定手段２０
３の出力（ＷＲ−ＳＴ）が“Ｈ”レベルの時で、かつリ
ードアドレスとライトアドレスが等しく無い時（つまり
以下に示す信号ＲＷＳＡＭＥが、“Ｌ”レベルの場
合）に当該マスタのライト信号（Write)を出力し、又、
リードアドレスとライトアドレスが等しい時（つまり以
下に示す信号ＲＷＳＡＭＥが、“Ｈ”レベルの場合）に
当該ライト用レジスタ回路（ＦＦ−１）３３のデータを
出力する。

【００９３】更に、該ＡＮＤ回路２０４は、該ライト用
レジスタ回路（ＦＦ−１）３３の状態（Status）がフル
状態で、該ライト用レジスタ回路（ＦＦ−１）３３の出
力が“Ｈ”レベル（即ち Write )でかつＡＤＳが“Ｈ”
レベルで、ライト信号（Write)が“Ｌ”レベルの時に、
アサートされる。つまりライトアクセス信号とリード
アクセス信号とが、この順で入力された事を判断するも
のである。

【００９４】次に、本発明に係る上記具体例に於いて
は、更に図２８に示される様なアドレス一致判定手段２
０６が設けられる事が望ましく、該アドレス一致判定手
段２０６は前記したライト／リード判定手段２０３の出
力信号に応答し、該第１の時刻に於ける、当該共有メモ
リ手段５にアクセスする該ライト信号Ｗ１のアドレス
と、該第２の時刻に於ける、当該共有メモリ手段５にア
クセスする該リード信号Ｒ１のアドレスとが、一致して
いるか否かを判断するものである。

【００９５】係るアドレス一致判定手段２０６は、アド
レスバッファとも称されるものであって、その構成の概
略とその動作は、図２８に示す様に、マスタＡのアドレ
ス（Write ) は、図２７に示されている信号ＦＦＡ１−
ＳＥＴがアサートされた時にＦＦ−５で示されるレジス
タ回路２０７にラッチされる。又、適宜のセレクタ回路
２０８は、ＡＮＤ回路２６１の出力が“Ｌ”レベルであ
るとき、即ち、ライトアクセス信号Ｗ１とリードアクセ
ス信号Ｒ１が入力された場合に於いて、当該ライト信号
とリード信号のアドレスが異なる場合、該ＦＦ−５で示
されるレジスタ回路２０７のアドレスデータを出力し、
当該アドレスが同一の場合、即ちＡＮＤ回路２６１の出
力が“Ｈ”レベルであるとき、マスタＡのアドレスを選
択して出力する。

【００９６】一方、イクオラー（Equalar)２０９は、マ
スタＡのアドレスと該ＦＦ−５で示されるレジスタ回路
２０７のアドレスとが等しい場合に“Ｈ”レベルとな
り、該イクオラー（Equalar)２０９の出力と前記した図
２７に示される状態信号ＷＲＳＴとのＡＮＤをとるＡＮ
Ｄ回路２１０の出力は、ライトアドレス信号Ｗ１とリー
ドアドレス信号Ｒ１とが入力された場合に、両者のアド
レスが同一であることを示す信号ＲＷＳＡＭＥとして
“Ｈ”レベルの信号を出力し、又ＡＮＤ回路２１１は、
該状態信号ＷＲＳＴとイクオラー（Equalar)２０９の出
力をインバータ（ＩＮＶ）２１２で反転させた信号とで
ＡＮＤを取るものであり、その出力ＷＲＮＳＡＭＥは、
“Ｌ”レベルであって、ライトアドレス信号Ｗ１とリー
ドアドレス信号Ｒ１とが入力された場合に、両者のアド
レスが異なるものであることを示す。

【００９７】従って、図２５に於いて、通常は、ＷＲＳ
ＡＭＥ信号は、“Ｌ”レベルであり、その状態では、両
者のアドレスが異なるものであることを示す場合であ
り、該セレクタ手段２００は、該リード用レジスタ回路
３４の値をリード値として該双方向データバッファ回路
３１に出力し、当該ＷＲＳＡＭＥ信号は、“Ｈ”レベル
の状態では、両者のアドレスが同一であることを示す場
合であり、該セレクタ手段２００は、ＦＦ−５で示され
るレジスタ回路２０７のアドレスの出力値をリード値と
して出力する事になる。

【００９８】即ち、本発明に於いて使用される該データ
転送装置に於ける該セレクタ手段は、当該アドレス一致
判定手段の出力が、該ライト信号アドレスと該リード信
号アドレスとが異なる事を示している場合には、該リー
ド用レジスタにバッファされている信号情報を該第１の
双方向データバッファ回路に出力する様に作動するもの
であり、一方当該アドレス一致判定手段の出力が、該ラ
イト信号アドレスと該リード信号アドレスとが同一であ
る事を示している場合には、該ライト用レジスタ回路に
バッファされている該ライト信号情報を該第１の双方向
データバッファ回路に出力する様に作動するもの様に構
成されているものである。

【００９９】更に、本発明に於いて、第５の具体例とし
て、複数のライトアドレス信号とリードアドレス信号と
が一時期に連続して入力される場合を考える。例えば、
図２９或いは図３０に示す様に、第１のライトアクセス
信号Ｗ１と第２のライトアクセス信号Ｗ２がこの順で入
力され、その後にリードアクセス信号が入力される場合
を考える。

【０１００】係る場合は、第１のライトアクセス信号Ｗ
１は直ちにライト用レジスタ回路に格納されＤＴＡＣＫ
信号を出力させるので問題はないが、前記同様に、該第
２のライトアクセス信号Ｗ２とリードアクセス信号Ｒ１
との関係が問題となる。従って、本具体例に於いては、
ライト用レジスタ回路、つまりライトバッファが２段に
設けられているデータの転送装置を用いるものであっ
て、図３１に示す様に、図２５に示されるデータ保持手
段に於いて、ライト用レジスタ回路を２段に直列的に配
置した構造を有するものである。

【０１０１】即ち、本具体例に於いて使用される該デー
タの転送装置に於けるデータ保持手段３Ａから３Ｃのそ
れぞれは、該データバス２Ａと接続された第１の双方向
データバッファ回路３１、該メモリデータバス４に接続
された第２の双方向データバッファ回路３２、該第１の
双方向データバッファ回路３１の出力を入力とする第１
のライト用レジスタ回路３３─１、該第１のライト用レ
ジスタ回路３３─１の出力が入力され、且つその出力が
該第２の双方向データバッファ回路３２に出力する第２
のライト用レジスタ回路３３─１及び該第２の双方向デ
ータバッファ回路３２の出力を入力とし、且つ該第１の
双方向データバッファ回路３１に出力するリード用レジ
スタ回路３４と、該リード用レジスタ回路３４と該第１
の双方向データバッファ回路３１との間に、出力が、該
第１の双方向データバッファ回路３１の入力と接続さ
れ、且つ入力が、該第１のライト用レジスタ回路３３─
１及び該リード用レジスタ回路３４との出力にそれぞれ
接続されているセレクタ手段２００が設けられているも
のである。

【０１０２】つまり、本発明に於ける第５の具体例に於
いては、当該ライト用レジスタ回路３３─１と３３─２
の何れもがアクセスデータが格納された状態（Status
がフル状態）になった後にリードアクセス信号が入力さ
れた場合、アクセス順を保ちながら演算処理を行うと言
う従来のシステムを変更し、第２のライトアクセス信号
とリードアクセス信号とのアクセス順を変更したり、第
２のライトアクセス信号により当該第１のライト用レジ
スタ回路３３─１にバッファされているライトデータを
共有メモリ手段５に格納する前に、リードすると言う方
式を導入するものである。

【０１０３】従って、本発明の第５の具体例に於ける第
１の態様としては、複数個の装置ＡからＣと少なくとも
１個の共有メモリ手段５との間に該装置と対応してデー
タ保持手段３Ａから３Ｃが設けられ、当該装置と該デー
タ保持手段とが接続され、且つ該データ保持手段３Ａか
ら３Ｃと該共有メモリ手段５とがメモリデータバス４に
接続されているデータ転送装置に於いて、該複数個の装
置ＡからＣの少なくとも一つからアクセスして、該共有
メモリ手段５に所定の情報のライトを行うと共に、該共
有メモリ手段５から、所定の情報をリードするに際し、
或る一つの装置Ａから当該共有メモリ手段５に対する第
１と第２の２個のライト信号Ｗ１と２が連続してアクセ
スされ、当該ライト信号Ｗ１と２が該データ保持手段３
Ａに設けられている第１と第２のライト用レジスタ回路
３３─１と３３─２にバッファリングされている間に、
当該共有メモリ手段５に対する１個のリード信号Ｒ１の
アクセスが有った場合、該第２のライト信号アドレスと
該リード信号アドレスとが異なる場合には、該データ保
持手段３Ａに設けられた第１のライト用レジスタ回路に
バッファリングされている該第２のライト信号Ｗ２のア
クセスに先立って、該リード信号Ｒ１のアクセスを該共
有メモリ手段５に対して実行させるデータ転送方式であ
り、又本発明の第５の具体例に於ける第２の態様として
は、上記と同様の構成に於いて、或る一つの装置Ａから
当該共有メモリ手段５に対する第１と第２の２個のライ
ト信号Ｗ１と２が連続してアクセスされ、当該ライト信
号Ｗ１と２が該データ保持手段３Ａに設けられている第
１と第２のライト用レジスタ回路３３─１と３３─２に
バッファリングされている間に、当該共有メモリ手段５
に対する１個のリード信号Ｒ１のアクセスが有った場
合、該第２のライト信号アドレスと該リード信号アドレ
スとが同一である場合には、該共有メモリ手段５に対す
る該リード信号Ｒ１のアクセスを実行せずに、該第１の
ライト用レジスタ回路３３─１にバッファリングされて
いる該第２のライト信号Ｗ２の情報を直接当該リードデ
ータとして当該装置Ａに出力させる様に構成されている
データ転送方式である。

【０１０４】即ち、図２９に示す様に、本発明に係る第
５の具体例に於ける第１の態様に於いては、第１のライ
トアクセス信号Ｗ１と第２のライトアクセス信号Ｗ２が
この順で入力され当該第１のライト用レジスタ回路３３
─１には、第２のライトアクセス信号Ｗ２が格納されて
おり又、該第２のライト用レジスタ回路３３─２には、
第１のライトアクセス信号Ｗ１が、前記第１のライト用
レジスタ回路３３─１からシフトされて来て格納された
状態になった後にリードアクセス信号Ｒ１が入力された
場合、該第２のライトアクセス信号Ｗ２のアドレスと
該リードアクセス信号Ｒ１のアドレスが異なる場合に
は、該第２のライトアクセス信号Ｗ２を共有メモリ手段
５に格納するよりも先に、リードアクセス信号を共有メ
モリ手段５にアクセスさせて所定の情報を読みだす様に
し、その後に当該第２のライトアクセス信号Ｗ２のアク
セスを実行させる様にするものである。

【０１０５】図２９に於けるＤＴＡＣＫＸ１は、当該リ
ードアクセス信号のアクセス終了により出力されたもの
である事を示している。一方、図３０に示す様に、本具
体例に於ける第２の態様に於いては、第１のライトアク
セス信号Ｗ１と第２のライトアクセス信号Ｗ２がこの順
で入力され当該第１のライト用レジスタ回路３３─１に
は、第２のライトアクセス信号Ｗ２が格納されており
又、該第２のライト用レジスタ回路３３─２には、第１
のライトアクセス信号Ｗ１が、前記第１のライト用レジ
スタ回路３３─１からシフトされて来て格納された状態
になった後にリードアクセス信号Ｒ１が入力された場合
で、該第２のライトアクセス信号Ｗ２のアドレスと該リ
ードアクセス信号Ｒ１のアドレスが同一である場合に
は、該共有メモリ手段５に於ける所定のアドレスのデー
タは、書換えられる事が自明であるので、当該リードア
クセス信号のアクセスを該第２のライトアクセス信号の
アクセスより先に実行する事は問題があるので、リード
アクセス信号による共有メモリ手段５へのリードアクセ
スは行わず、当該第１のライト用レジスタ回路３３─１
に格納されている第２のライトアクセスデータ信号をリ
ードデータ信号として出力する様にしたものである。

【０１０６】次に、本発明に係る上記第５の具体例に於
ける第１と第２の態様を実現させるデータの転送装置の
構成を説明するならば、その基本的構成は、図１に示さ
れた構造とほぼ同一であるが、当該データの転送装置に
使用されているデータ保持手段３Ａから３Ｃの内部構造
が、上記具体例のものとは異なっている。即ち、図３１
に示す様に、該データ保持手段３Ａは、該データバス２
Ａと接続された第１の双方向データバッファ回路３１、
該メモリデータバス４に接続された第２の双方向データ
バッファ回路３２、該第１の双方向データバッファ回路
３１の出力を入力とする第１のライト用レジスタ回路３
３−１、該第１のライト用レジスタ回路３３−１の出力
を入とし該第２の双方向データバッファ回路３２にその
出力が接続されている第２のライト用レジスタ回路３３
−２、及び該第２の双方向データバッファ回路３２の出
力を入力とし、且つ該第１の双方向データバッファ回路
３１に出力するリード用レジスタ回路３４と、該リード
用レジスタ回路３４と該第１の双方向データバッファ回
路３１との間に、出力が、該第１の双方向データバッフ
ァ回路３１の入力と接続され、且つ入力が、該第１のラ
イト用レジスタ回路３３─１及び該リード用レジスタ回
路３４とに接続されているセレクタ手段２００が設けら
れているデータ転送装置である。

【０１０７】又、本発明に於ける第５の具体例に使用さ
れる該データ転送装置は、更に、或る一つの装置から第
１の時刻に於いて、当該共有メモリ手段５に対する第１
のライト信号Ｗ１がアクセスされると共に、それに続く
第２の時刻に於いて、当該共有メモリ手段５に対する第
２のライト信号Ｗ２がアクセスされ、次いでその後、当
該第１及び第２のライト信号Ｗ１，Ｗ２が共に該データ
保持手段に設けられた該第１と第２のライト用レジスタ
回路３３─１と３３─２にバッファリングされている
か、その一部がメモリに格納されている間の第３の時刻
に於いて、当該共有メモリ手段５に対するリード信号Ｒ
１のアクセスが有った事を判別するライト／リード判定
手段３００が設けられている事が望ましい。

【０１０８】係るライト／リード判定手段３００の基本
的な構成は、図３２に示されていおり、その動作は、基
本的には、図２７に示されているライト／リード判定手
段２０３と同一であが、ライト／リード判定手段２０３
が、ライトアクセス信号Ｗ１とリードアクセス信号Ｒ１
との入力関係を判断するのに対し、本具体例に於い蹴る
ライト／リード判定手段３００は、第１のライトアドレ
ス信号Ｗ１と第２のライトアクセス信号Ｗ２とリードア
クセス信号Ｒ１とが、この順、つまりＷ１，Ｗ２，Ｒ１
の順に入力されたか否かを判断する点が異なっている。

【０１０９】係るライト／リード判定手段２０３の構成
と作動に付いて説明するならば、図３２に於けるＦＦ−
１及びＦＦ−２として示されているレジスタ回路は、図
３１に示す第１のライト用レジスタ回路３３─１及び第
２のライト用レジスタ回路３３─２とそれぞれ対応する
ものであり、該ライト／リード判定手段３００は、該第
１と第２のライト用レジスタ回路３３─１と３３─２と
にライトアクセス信号が格納された状態で、リードアク
セス信号（図中ＡＤＳとWrite 信号の反転信号＊Write
が共にアサートされた状態で示される）が来た事を判定
するものである。

【０１１０】先ず図３２に於いて、該第１のライト用レ
ジスタ回路（ＦＦ−１）３３─１は、その状態（Status
フル又は空の状態）が空の状態で、且つＡＤＳがアサ
ートされている最初のサイクルで図中のＦＦＡ１−ＳＥ
Ｔがアサートされた時にライト信号（Write ）をラッチ
する。一方セレクタ手段３０１は、該ライト／リード判
定手段３００の出力（ＷＷＲ−ＳＴ）が“Ｈ”レベルの
時で、かつリードアドレスＲ１と第２のライトアドレス
Ｗ２が等しく無い時（つまり以下に示す信号ＲＷＳＡＭ
Ｅが、“Ｌ”レベルの場合）に当該マスタのライト信号
（Write)を出力し、又、リードアドレスＲ１と第２のラ
イトアドレスＷ２が等しい時（つまり以下に示す信号Ｒ
ＷＳＡＭＥが、“Ｈ”レベルの場合）に当該第１のライ
ト用レジスタ回路（ＦＦ−１）３３─１に格納されてい
る第２のライトアクセス信号のデータを出力する。

【０１１１】又、第２のライト用レジスタ回路（ＦＦ−
３）３３─２は、その状態（Statusフル又は空の状態）
が空の状態で、且つ前記第１のライト用レジスタ回路
（ＦＦ−１）３３─１の状態がフルの時、又は該ライト
／リード判定手段３００の出力が“Ｈ”レベルの場合、
最初のサイクルでＦＦＡ２−ＳＥＴがアサートされた時
にセレクタ回路３０１の出力をラッチする。

【０１１２】更に、該ＡＮＤ回路３０３は、該第１と第
２のライト用レジスタ回路（ＦＦ−１，ＦＦ−３）３３
−１と３３─２の状態（Status）が何れもフル状態で、
該第１と第２のライト用レジスタ回路（ＦＦ−１，ＦＦ
−３）３３−１と３３─２のの出力が何れも“Ｈ”レベ
ル（即ち Write )でかつＡＤＳが“Ｈ”レベルで、ライ
ト信号（Write)が“Ｌ”レベルの時（つまりリードアク
セス信号が入力された場合）に、アサートされる。つ
まりライトアクセス信号Ｗ１，Ｗ２とリードアクセス信
号１とが、この順で入力された事を判断するものであ
る。

【０１１３】一方セレクタ手段３０１は、該ライト／リ
ード判定手段３００の出力（ＷＷＲ−ＳＴ）が“Ｈ”レ
ベルの時で、かつリードアドレスＲ１と第２のライトア
ドレスＷ２が等しく無い時（つまり以下に示す信号ＲＷ
ＳＡＭＥが、“Ｌ”レベルの場合）に当該マスタのライ
ト信号（Write)を出力し、又、リードアドレスＲ１と第
２のライトアドレスＷ２が等しい時（つまり以下に示す
信号ＲＷＳＡＭＥが、“Ｈ”レベルの場合）に当該第１
のライト用レジスタ回路（ＦＦ−１）３３─１に格納さ
れている第２のライトアクセス信号のデータを出力す
る。

【０１１４】更に、ＡＮＤ回路３０３は、該第１のライ
ト用レジスタ回路（ＦＦ−１）３３─１と該第２のライ
ト用レジスタ回路（ＦＦ−３）３３─２との状態（Stat
us）が何れもフル状態で、該第１のライト用レジスタ回
路（ＦＦ−１）３３─１と該第２のライト用レジスタ回
路（ＦＦ−３）３３─２の出力が共に“Ｈ”レベル（即
ち Write )でかつＡＤＳが“Ｈ”レベルで、ライト信号
（Write)が“Ｌ”レベル（つまり、この場合には、ライ
トアクセス信号で、ライトアクセス信号とリードアクセ
ス信号とを表すものであって、当該ライトアクセス信号
が“Ｌ”レベルである事は、該リードアクセス信号が入
力された事を示すものである。）の時に、アサートさ
れ、ＷＷＲ−ＳＴ信号が出力される。

【０１１５】つまり第１のライトアクセス信号Ｗ１と第
２のライトアクセス信号Ｗ２とリードアクセス信号Ｒ１
とが、この順で入力された事を判断するものである。図
３３は、図３２に示す各回路に於ける出力波形を示すタ
イムチャートである。次に、本発明に係る第５の具体例
に於いては、更に図３４に示される様なアドレス一致判
定手段３１０が設けられる事が望ましく、該アドレス一
致判定手段３１０は前記したライト／リード判定手段３
００の出力信号に応答し、該第２の時刻に於ける、当該
共有メモリ手段５にアクセスする該第２のライト信号Ｗ
２のアドレスと、該第３の時刻に於ける、当該共有メモ
リ手段５にアクセスする該リード信号Ｒ１のアドレスと
が、一致しているか否かを判断するものである。

【０１１６】係るアドレス一致判定手段３１０は、アド
レスバッファとも称されるものであって、その構成の概
略とその動作は、図２８に示すものと基本的には同一で
ある。つまり、マスタＡのアドレス（Write ) は、図３
２に示されている信号ＦＦＡ１−ＳＥＴがアサートされ
た時に、第１のライト用レジスタ回路（ＦＦ−５で示さ
れるレジスタ回路）３１１にラッチされる。

【０１１７】又、適宜のセレクタ回路３１２は、ＡＮＤ
回路３１７の出力が“Ｌ”レベルであるとき、即ち、２
個のライトアクセス信号Ｗ１、Ｗ２とリードアクセス信
号Ｒ１が入力された場合に於いて、当該第２のライト信
号Ｗ２とリード信号Ｒ１のアドレスが異なる場合、該Ｆ
Ｆ−５で示されるレジスタ回路３１１のアドレスデータ
を出力し、当該アドレスが同一の場合、即ちＡＮＤ回路
３１７の出力が“Ｈ”レベルであるとき、マスタＡのア
ドレスを選択して出力する。

【０１１８】更に、第２のライト用レジスタ回路（ＦＦ
−７）で示されるレジスタ回路３１３には、図３２に示
されている信号ＦＦＡ２─ＳＥＴ信号がアサートされた
時に、該セレクタ回路３１２の出力がラッチされる。一
方、イクオラー（Equalar)３１４は、マスタＡのアドレ
スと該ＦＦ−５で示される第１のレジスタ回路３１１の
アドレスとが等しい場合に“Ｈ”レベルとなり、該イク
オラー（Equalar)３１４の出力と前記した図３２に示さ
れる状態信号ＷＷＲ−ＳＴとのＡＮＤをとるＡＮＤ回路
３１５の出力は、２個のライトアクセス信号Ｗ１、Ｗ２
とリードアクセス信号Ｒ１が入力された場合に於いて、
第２のライト信号Ｗ２とリード信号Ｒ１のアドレスが同
一であることを示す信号ＲＷＳＡＭＥとして“Ｈ”レベ
ルの信号を出力し、又ＡＮＤ回路３１７は、該状態信号
ＷＷＲＳＴとイクオラー（Equalar)３１４の出力をイン
バータ（ＩＮＶ）３１６で反転させた信号とでＡＮＤを
取るものであり、その出力ＷＷＲ−ＮＳＡＭＥは、
“Ｌ”レベルであって、２個のライトアクセス信号Ｗ
１、Ｗ２とリードアクセス信号Ｒ１が入力された場合に
於いて、第２のライト信号Ｗ２とリード信号Ｒ１のアド
レスが異なるものであることを示す。

【０１１９】従って、図３１に於いて、通常は、ＷＷＲ
ＳＡＭＥ信号は、“Ｌ”レベルであり、その状態では、
両者のアドレスが異なるものであることを示す場合であ
り、該セレクタ手段２００は、該リード用レジスタ回路
３４の値をリード値として該双方向データバッファ回路
３１に出力し、当該ＷＲＳＡＭＥ信号が、“Ｈ”レベル
の状態では、両者のアドレスが同一であることを示す場
合であり、該セレクタ手段２００は、切替えられてＦＦ
−１で示される第１のレジスタ回路３３─１のアドレス
の出力値をリード値として出力する事になる。

【０１２０】即ち、本発明に於いて使用される該データ
転送装置に於ける該セレクタ手段は、当該アドレス一致
判定手段の出力が、該ライト信号アドレスと該リード信
号アドレスとが異なる事を示している場合には、該リー
ド用レジスタにバッファされている信号情報を該第１の
双方向データバッファ回路に出力する様に作動するもの
であり、一方当該アドレス一致判定手段の出力が、該ラ
イト信号アドレスと該リード信号アドレスとが同一であ
る事を示している場合には、該ライト用レジスタ回路に
バッファされている該ライト信号情報を該第１の双方向
データバッファ回路に出力する様に作動するもの様に構
成されているものである。

【０１２１】即ち、本発明の第５の具体例に使用される
該データ転送装置は、更に該ライト／リード判定手段の
出力信号に応答し、該第２の時刻に於ける、当該共有メ
モリ手段にアクセスする該第２のライト信号のアドレス
と、該第３の時刻に於ける、当該共有メモリ手段にアク
セスする該リード信号のアドレスとが、一致しているか
否かを判断するアドレス一致判定手段が設けられている
事が望ましい。

【０１２２】又、本具体例の該データ転送装置に於い
て、該セレクタ手段は、当該アドレス一致判定手段の出
力により制御されるものである事が望ましい。更に、本
発明の該具体例に於ける該セレクタ手段は、当該アドレ
ス一致判定手段の出力が、該第２のライト信号アドレス
と該リード信号アドレスとが異なる事を示している場合
には、該リード用レジスタにバッファされているリード
信号情報を該第１の双方向データバッファ回路に出力す
る様に作動するものであり、一方当該アドレス一致判定
手段の出力が、該第２のライト信号アドレスと該リード
信号アドレスとが同一である事を示している場合には、
該１段のライト用レジスタ回路にバッファされている第
２のライト信号情報を該第１の双方向データバッファ回
路に出力する様に作動するものである。

【０１２３】又、以下に本発明に於けるデータの転送方
式及びデータの転送装置の第６の具体例に付いて説明す
る。上記した第４と第５の具体例に於いては、複数個の
アドレス信号が、連続して入力される場合に、タイムア
ップの状態の発生を防止しながら、演算速度を高めつ方
法として、複数のライト用レジスタ回路を設けると同時
に、リードアクセス信号が、リードすべきデータ値の位
置を切り換えるセレクタ手段が設けられているもので有
ったが、本具体例に於いては、該セレクタ手段を使用し
ないで、上記本発明の目的を達成しようとするものであ
る。

【０１２４】即ち、本発明に係る第６の具体例に於いて
は、図２２に示される様なデータ保持手段３Ａから３Ｃ
を使用するもので有って、その構成は、複数個の装置１
ＡからＣと少なくとも１個の共有メモリ手段５との間に
該装置ＡからＣと対応してデータ保持手段３Ａから３Ｃ
が設けられ、当該装置と該データ保持手段３Ａから３Ｃ
とが接続され、且つ該データ保持手段３Ａから３Ｃと該
共有メモリ手段５とがメモリデータバス４に接続されて
いるデータ転送装置に於いて、該複数個の装置の少なく
とも一つからアクセスして、該共有メモリ手段５に所定
の情報のライトを行うと共に、該共有メモリ手段５か
ら、所定の情報をリードするに際し、或る一つの装置Ａ
から当該共有メモリ手段５に対する第１と第２の２個の
ライト信号Ｗ１、Ｗ２が連続してアクセスされ、当該ラ
イト信号Ｗ１、Ｗ２が該データ保持手段３Ａに於ける第
１と第２のライト用レジスタ回路３３─１と３３─２と
にバッファリングされている間に、当該共有メモリ手段
５に対する１個のリード信号Ｒ１のアクセスが有った場
合、該第２のライト信号アドレスＷ２と該リード信号ア
ドレスＲ１とが同一の場合には、該共有メモリ手段５に
対する該第２のライト信号Ｗ２のライト操作に先立っ
て、該リード信号Ｒ１によるリード操作を行って、該共
有メモリ手段５からの所定の情報を、該データ保持手段
３Ａに設けられているリード用レジスタ回路３４にバッ
ファリングさせ、その後、該第２のライト信号Ｗ２の情
報を該共有メモリ手段５内にライトする様にしたデータ
転送方式である。

【０１２５】つまり、本具体例に於いては、メモリのア
クセスして複数のワードをアクセスしりバーストアクセ
スや１ワードの中の一部のみをライトする場合には、上
記した当該共有メモリ手段５に対する第１と第２の２個
のライト信号Ｗ１、Ｗ２が連続してアクセスされ、当該
ライト信号Ｗ１、Ｗ２が該データ保持手段３Ａに於ける
第１と第２のライト用レジスタ回路３３─１と３３─２
とにバッファリングされている間に、当該共有メモリ手
段５に対する１個のリード信号Ｒ１のアクセスされる場
合に、該第２のライトアクセス信号がアクセスする時
に、リードモディファイドライト操作を実行して、ライ
トバッファの値をリード値として出力すると共に、該第
２のライトアクセス信号Ｗ２のライトアクセスも同時に
実行する様にしたものである。

【０１２６】図３６は、本発明に係る第６の具体例に於
けるアクセス及び操作のタイミングを示すチャートであ
る。係るデータの転送方式を具体例に実行する為のデー
タの転送装置の構成としては、例えば、図１に示された
本発明のデータの転送装置に関する基本的構成を有する
ものに於いて、該データ転送装置に使用される該データ
保持手段が、該データバス２と接続された第１の双方向
データバッファ回路３１、該メモリデータバス４に接続
された第２の双方向データバッファ回路３２、該第１の
双方向データバッファ回路３１の出力を入力とする第１
のライト用レジスタ回路３３─１、該第１のライト用レ
ジスタ回路３３─１の出力を入力とし該第２の双方向デ
ータバッファ回路３２にその出力が接続されている第２
のライト用レジスタ回路３３─２、及び該第２の双方向
データバッファ回路３２の出力を入力とし、且つ該第１
の双方向データバッファ回路３１に出力するリード用レ
ジスタ回路３４と、或る一つの装置Ａから第１の時刻に
於いて、当該共有メモリ手段５に対する第１のライト信
号Ｗ１がアクセスされると共に、それに続く第２の時刻
に於いて、当該共有メモリ手段５に対する第２のライト
信号Ｗ２がアクセスされ、次いでその後、当該第１及び
第２のライト信号Ｗ１、Ｗ２が共に該データ保持手段３
Ａに設けられた該第１及び第２のライト用レジスタ回路
３３−１及び３３─２にバッファリングされているか、
その一部がメモリ５に格納されている間の第３の時刻に
於いて、当該共有メモリ手段５に対するリード信号Ｒ１
のアクセスが有った事を判別するライト／リード判定手
段３００と、該ライト／リード判定手段３００の出力信
号に応答し、該第２の時刻に於ける、当該共有メモリ手
段５にアクセスする該第２のライト信号Ｗ２のアドレス
と、該第３の時刻に於ける、当該共有メモリ手段５にア
クセスする該リード信号Ｒ１のアドレスとが、一致して
いるか否かを判断するアドレス一致判定手段３１０と、
該アドレス一致判定手段３１０の出力に応答して該デー
タ保持手段３Ａにリードモディファイドライト操作を実
行させるリードモディファイドライト手段４００とが設
けられている事が望ましい。

【０１２７】

【発明の効果】本発明に係るデータ転送方式及びデータ
転送装置に於いては、複数のマスタ間で、データを転送
するに際し、複雑な回路構成を採用せずに高速に且つ容
易にデータ転送が可能となる。又、本発明に係るデータ
の転送装置及びデータの転送方式に於いては、上記した
構成を有することから、複数個のアクセス信号が連続
してアクセスされた場合でも、上記したタイムアウトの
発生を防止し、当該アクセスに対する演算処理をより高
速に実行する為のデータの転送方式及びデータの転送装
置を得る事が可能となる。

【図面の簡単な説明】

【図１】図１は、本発明に係るデータ転送装置の構成を
説明するブロックダイアグラムである。

【図２】図２は、本発明に於いて使用されるデータバッ
ファ手段の具体例の構成を説明するブロックダイアグラ
ムである。

【図３】図３は、本発明に於いて使用されるデータ転送
制御手段の具体例の構成を説明するブロックダイアグラ
ムである。

【図４】図４Ａは、本発明於ける第１の具体例に於いて
使用されるアービタ手段の具体例の構成を説明するブロ
ックダイアグラムであり、又図４Ｂは、本発明於ける第
２の具体例に於いて使用されるアービタ手段の具体例の
構成を説明するブロックダイアグラムである。

【図５】図５は、本発明に於いて使用されるデータバッ
ファコントローラの具体例の構成を説明するブロックダ
イアグラムである。

【図６】図６は、本発明に於いて使用されるデコーダリ
クエスタの具体例の構成を説明するブロックダイアグラ
ムである。

【図７】図７は、本発明に於いて使用されるスルー転送
モードレジスタの作動を説明するブロックダイアグラム
である。

【図８】図８は、本発明に於いて使用されるスルー判定
手段の具体例の構成を説明するブロックダイアグラムで
ある。

【図９】図９は、本発明に於いて使用されるＤＴＡＣＫ
生成手段の具体例の構成を説明するブロックダイアグラ
ムである。

【図１０】図１０は、本発明に於いて使用されるアドレ
スバッファの具体例の構成を説明するブロックダイアグ
ラムである。

【図１１】図１１は、本発明に於いて使用されるアドレ
スセレクタの具体例の構成を説明するブロックダイアグ
ラムである。

【図１２】図１２は、本発明に於いて使用されるアドレ
スセレクタの具体例の構成を説明するブロックダイアグ
ラムである。

【図１３】図１３は、本発明に係るデータ転送方式の手
順の一例を説明するタイミングチャートである。

【図１４】図１４は、本発明に係るデータ転送方式の手
順の他の例を説明するタイミングチャートである。

【図１５】図１５は、本発明に係るデータ転送装置の第
２の具体例の構成を説明するブロックダイアグラムであ
る。

【図１６】図１６は、本発明に係るデータ転送装置の第
２の具体例に於いて使用されるデータ転送制御手段の具
体例の構成を説明するブロックダイアグラムである。

【図１７】図１７は、本発明の第２の具体例に於いて使
用されるデータバッファコントローラの具体例の構成を
説明するブロックダイアグラムである。

【図１８】図１８は、本発明の第２の具体例に係るデー
タ転送方式の手順の一例を説明するタイミングチャート
である。

【図１９】図１９は、本発明の第３の具体例に係るデー
タ転送方式の手順の他の例を説明するタイミングチャー
トである。

【図２０】図２０は、従来に於けるデータ転送装置の構
成の一例を示すブロックダイアグラムである。

【図２１】図２１Ａは、従来に於けるマスタ間でデータ
を転送する最中に他のマスタのアクセスが入らない場合
の操作手順を説明するタイミングチャートであり、図２
１Ｂは、マスタ間でデータを転送する最中に他のマスタ
のアクセスが入った場合の操作手順を説明するタイミン
グチャートである。

【図２２】図２２は、本発明に係る複数個のライトアク
セス信号とリードアクセス信号とが連続してアクセスさ
れた場合のデータ保持手段に於ける問題を説明するブロ
ックダイアグラムである。

【図２３】図２３は、図２２に示すデータ保持手段を使
用した場合のライトアクセス信号とリードアクセス信号
の処理関係を示すタイミングチャートである。

【図２４】図２４は、図２２に示すデータ保持手段を使
用した場合のライトアクセス信号とリードアクセス信号
の別の処理関係を示すタイミングチャートである。

【図２５】図２５は、本発明に係る第４の具体例に於い
て使用されるデータ保持手段の構成例を示すブロックダ
イアグラムである。

【図２６】図２６は、本発明に於ける第４の具体例に於
いて使用されるメモリデータバッファ制御回路の構成の
一例を示すブロックダイアグラムである。

【図２７】図２７は、本発明に於ける第４の具体例に於
いて使用されるライト／リード判定手段の構成の一例を
示すブロックダイアグラムである。

【図２８】図２８は、本発明に於ける第４の具体例に於
いて使用されるアドレス一致判定手段の構成の一例を示
すブロックダイアグラムである。

【図２９】図２９は、本発明に係る第４の具体例に於け
る第１の具体例によるライトアクセス信号とリードアク
セス信号の別の処理関係を示すタイミングチャートであ
る。

【図３０】図３０は、本発明に係る第４の具体例に於け
る第２の具体例によるライトアクセス信号とリードアク
セス信号の別の処理関係を示すタイミングチャートであ
る。

【図３１】図３１は、本発明に於ける第５の具体例に於
いて使用されるメモリデータバッファ制御回路の構成の
一例を示すブロックダイアグラムである。

【図３２】図３２は、本発明に於ける第５の具体例に於
いて使用されるライト／リード判定手段の構成の一例を
示すブロックダイアグラムである。

【図３３】図３３は、本発明に係る第５の具体例に於い
て使用されるライト／リード判定手段に於ける各回路の
動作波形を示すタイミングチャートである。

【図３４】図３４は、本発明に於ける第５の具体例に於
いて使用されるアドレス一致判定手段の構成の一例を示
すブロックダイアグラムである。

【図３５】図３５は、本発明に係る第５の具体例に於い
て使用されるアドレス一致判定手段に於ける各回路の動
作波形を示すタイミングチャートである。

【図３６】図３６は、本発明に係る第６の具体例に於け
るライトアクセス信号とリードアクセス信号の処理関係
を示すタイミングチャートである。

【符号の説明】

１…マスタ、ホスト（Ａ，Ｂ，Ｃ・・・）２…データバス３…データバッファ手段４…メモリデータバス５…メモリ６…メモリの入力端部７…追加のデータバッファ手段８…データ転送制御手段９…格納素子、ＦＩＦＯレジスタ３１…第１双方向データバッファ回路３２…第２双方向データバッファ回路３３…ライト用レジスタ３４…リード用レジスタ８０…デコーダリクエスタ８１…スルー転送モードレジスタ８２…アービタ手段８３…スルー判定手段８４…データバッファコントローラ８５…ＤＴＡＣＫ生成手段８６…アドレスセレクタ８７…メモリアドレス生成手段８８…メモリ制御信号生成手段８９…アドレスバッファ３３─１、２０７、３１１…第１のライト用レジスタ回
路３３─２、３１３…第２のライト用レジスタ回路２００…セレクタ手段２０１…マスタ応答制御回路２０３、３００…ライト／リード判定手段２０４、２１０、２１１、３０３、３１５、３１７…Ａ
ＮＤ回路２０５、２１２、３０２、３１６…インバータ（ＩＮ
Ｖ）２０６、３１０…アドレス一致判定手段２０８、３０１、３１２…セレクタ回路２０９、３１４…イクオラー回路４００…リードモディファイドライト手段

───────────────────────────────────────────────────── フロントページの続き (72)発明者清水誠也神奈川県川崎市中原区上小田中1015番地富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】複数個の装置と少なくとも１個の共有メ
モリ手段との間に該装置と対応してデータ保持手段が設
けられ、当該装置と該データ保持手段とが接続され、且
つ該データ保持手段と該共有メモリ手段とがメモリデー
タバスに接続されているデータ転送装置に於いて、該複
数個の装置の内の一つの装置のデータが、当該装置に接
続されているデータ保持手段から該メモリデータバスを
介して、直接他の装置に接続されたデータ保持手段に転
送される様に構成されている事を特徴とするデータ転送
方式。
【請求項２】当該一の装置のデータが、該装置と対応
するデータ保持手段から、該メモリデータバスを介して
直接他のデータ保持手段に転送される間、当該共有メモ
リ手段は、当該メモリデータバスにアクセスしない様に
制御されるものである事を特徴とする請求項１記載のデ
ータ転送方式。
【請求項３】当該各装置に対応して設けられた複数個
のデータ保持手段と該共有メモリ手段とは、データ転送
制御手段によって、制御されるものである事を特徴とす
る請求項１又は２記載のデータ転送方式。
【請求項４】当該データ転送制御手段は、少なくと
も、各装置のアドレス情報及び各装置の制御バス情報と
によって制御されるものである事を特徴とする請求項３
記載のデータ転送方式。
【請求項５】複数個の装置、少なくとも１個の共有メ
モリ手段、該複数個の装置のそれぞれに対応して設けら
れている複数個のデータ保持手段、当該一つの装置と当
該装置に対応して設けられている一つの該データ保持手
段との間に設けられたデータバス、該各データ保持手段
と該共有メモリ手段との間に設けられているメモリデー
タバス及び当該データ保持手段のそれぞれと接続されて
いると同時に該共有メモリ手段とも接続されているデー
タ転送制御手段とから構成されている事を特徴とするデ
ータ転送装置。
【請求項６】当該各データ保持手段の該メモリデータ
バスと接続される出力端部が、互いに接続されている事
を特徴とする請求項５記載のデータ転送装置。
【請求項７】該データ転送制御手段は、複数個の該装
置の内の一つの装置のデータを、他の装置に転送する場
合に、当該一つの装置に接続されているデータ保持手段
の出力端部を該メモリデータバスの一部を介して、直接
他の装置に接続されたデータ保持手段の出力端部とを直
接接続させ、データ転送経路を形成させる機能を有して
いる事を特徴とする請求項５又は６記載のデータ転送装
置。
【請求項８】該データ転送制御手段は、当該所定のデ
ータ保持手段の出力端部間にデータ転送経路が形成され
る場合には、当該共有メモリ手段は、該データ転送経路
に関与しない様に、該共有メモリ手段を制御するもので
ある事を特徴とする請求項７記載のデータ転送装置。
【請求項９】当該データ転送制御手段は、少なくと
も、各装置のアドレス情報及び各装置の制御バス情報と
によって制御されるものである事を特徴とする請求項５
記載のデータ転送装置。
【請求項１０】該データ保持手段は、該データバスと
接続され出力制御が可能な第１の双方向データバッファ
回路、該メモリデータバスに接続され出力制御が可能な
第２の双方向データバッファ回路、該第１の双方向デー
タバッファ回路の出力を入力とし、且つ該第２の双方向
データバッファ回路に出力する少なくとも１段のライト
用レジスタ、及び該第２の双方向データバッファ回路の
出力を入力とし、且つ該第１の双方向データバッファ回
路に出力する少なくとも１段のリード用レジスタとから
構成されている事を特徴とする請求項５乃至９記載のデ
ータ転送装置。
【請求項１１】該データ転送制御手段は、該装置から
の情報に応答して、所定のデータの転送経路を決定する
スルー転送モードレジスタ、該複数個の装置からのアク
セス要求信号を入力して、所定の優先順位に従って当該
メモリデータバスの使用権を、当該複数個の装置の内の
一つの装置に於けるアクセス要求信号に与えるアービタ
手段、当該スルー転送モードレジスタの出力と該アービ
タ手段の出力と、該アドレス及び制御信号を入力とし、
スルーアクセス時に於いて、ある装置からのライト時の
アドレスを格納し、それとリード時のアドレスとが等し
いか否かを判定するスルー判定手段と、該スルー判定手
段の出力と該装置からの制御信号及び該アービタ手段の
出力を入力とし、各データ保持手段に於ける該第１及び
第２の双方向データバッファ回路の出力制御信号とライ
ト／リード用レジスタの格納制御信号を出力するデータ
保持制御手段とから構成されている事を特徴とする請求
項１０記載のデータ転送装置。
【請求項１２】該アービタ手段は、更にそれぞれの装
置から、他の装置のメモリ領域に対するスルーアクセス
要求に対しライトアクセス要求を調停する機能を有して
いる事を特徴とする請求項１１記載のデータ転送装置。
【請求項１３】該データ保持制御手段は、ある一つの
装置からのスルーアクセス要求におけるライトアクセス
要求に対して、当該メモリデータバス使用権が与えられ
た場合に、他の装置のデータ保持手段に於けるリード用
レジスタの格納制御信号をアサートする様に機能するも
のである事を特徴とする請求項１１記載のデータ転送装
置。
【請求項１４】該アービタ手段は、更にそれぞれの装
置から、他の装置のメモリ領域に対するスルーアクセス
要求に対しリードアクセス要求を調停する機能を有して
いる事を特徴とする請求項１１記載のデータ転送装置。
【請求項１５】該データ保持制御手段は、ある一つの
装置からのスルーアクセス要求におけるリードアクセス
要求に対して、当該メモリデータバス使用権が与えられ
た場合に、他の装置のデータ保持手段に於けるメモリデ
ータバスへの出力制御信号をアサートする様に機能する
ものである事を特徴とする請求項１１記載のデータ転送
装置。
【請求項１６】各装置に接続されている該データバス
に、所定のデータを格納しうるデータ格納素子手段が設
けられており、該装置から出力されるデータが、転送さ
れるべき他の装置に接続されているデータバスに設けら
れた該データ格納素子手段に対して当該共有メモリ手段
を介する事なく直接に転送される様に構成されている事
を特徴とする請求項５乃至１５の何れかに記載のデータ
転送装置。
【請求項１７】該データ格納素子手段は、ファースト
イン−ファーストアウト機能を有するレジスタで構成さ
れている事を特徴とする請求項１６記載のデータ転送装
置。
【請求項１８】複数個の装置と少なくとも１個の共有
メモリ手段との間に該装置と対応してデータ保持手段が
設けられ、当該装置と該データ保持手段とが接続され、
且つ該データ保持手段と該共有メモリ手段とがメモリデ
ータバスに接続されているデータ転送装置に於いて、該
複数個の装置の少なくとも一つからアクセスして、該共
有メモリ手段に所定の情報のライトを行うと共に、該共
有メモリ手段から、所定の情報をリードするに際し、或
る一つの装置から当該共有メモリ手段に対するライト信
号がアクセスされ、当該ライト信号が該データ保持手段
に設けられたライト用レジスタ回路にバッファリングさ
れている間に、当該共有メモリ手段に対するリード信号
のアクセスが有った場合、該ライト信号アドレスと該リ
ード信号アドレスとが異なる場合には、該データ保持手
段に設けられたライト用レジスタ回路にバッファリング
されている該ライト信号の該共有メモリ手段に対するア
クセスに先立って、該リード信号のアクセスを該共有メ
モリ手段に対して実行させる事を特徴とするデータ転送
方式。
【請求項１９】複数個の装置と少なくとも１個の共有
メモリ手段との間に該装置と対応してデータ保持手段が
設けられ、当該装置と該データ保持手段とが接続され、
且つ該データ保持手段と該共有メモリ手段とがメモリデ
ータバスに接続されているデータ転送装置に於いて、該
複数個の装置の少なくとも一つからアクセスして、該共
有メモリ手段に所定の情報のライトを行うと共に、該共
有メモリ手段から、所定の情報をリードするに際し、或
る一つの装置から当該共有メモリ手段に対するライト信
号がアクセスされ、当該ライト信号が該データ保持手段
に設けられたライト用レジスタ回路にバッファリングさ
れている間に、当該共有メモリ手段に対するリード信号
のアクセスが有った場合、該ライト信号アドレスと該リ
ード信号アドレスとが同一である場合には、該共有メモ
リ手段に対する該リード信号のアクセスを実行せずに、
該データ保持手段に設けられたライト用レジスタ回路に
バッファリングされている該ライト信号の情報を当該リ
ードデータとして直接当該装置に出力させる事を特徴と
するデータ転送方式。
【請求項２０】複数個の装置、少なくとも１個の共有
メモリ手段、該複数個の装置のそれぞれに対応して設け
られている複数個のデータ保持手段、当該一つの装置と
当該装置に対応して設けられている一つの該データ保持
手段との間に設けられたデータバス、該各データ保持手
段と該共有メモリ手段との間に設けられているメモリデ
ータバス及び当該データ保持手段のそれぞれと接続され
ていると同時に該共有メモリ手段とも接続されているデ
ータ転送制御手段とから構成されているデータ転送装置
で有って、該データ保持手段は、該データバスと接続さ
れた第１の双方向データバッファ回路、該メモリデータ
バスに接続された第２の双方向データバッファ回路、該
第１の双方向データバッファ回路の出力を入力とし、且
つ該第２の双方向データバッファ回路に出力する少なく
とも１段のライト用レジスタ回路、及び該第２の双方向
データバッファ回路の出力を入力とし、且つ該第１の双
方向データバッファ回路に出力する１段のリード用レジ
スタ回路と、該少なくとも１段のリード用レジスタと該
第１の双方向データバッファ回路との間に、出力が、該
第１の双方向データバッファ回路の入力と接続され、且
つ入力が、該ライト用レジスタ回路及び該リード用レジ
スタ回路とに接続されているセレクタ手段が設けられて
いる事を特徴とするデータ転送装置。
【請求項２１】該データ転送装置は、更に、或る一つ
の装置から第１の時刻に於いて、当該共有メモリ手段に
対するライト信号がアクセスされ、当該ライト信号が該
データ保持手段に設けられているライト用レジスタ回路
にバッファリングされている間の第２の時刻に於いて、
当該共有メモリ手段に対するリード信号のアクセスが有
った事を判別するライト／リード判定手段が設けられて
いる事を特徴とする請求項２０記載のデータ転送装置。
【請求項２２】該データ転送装置は、更に該ライト／
リード判定手段の出力信号に応答し、該第１の時刻に於
ける、当該共有メモリ手段にアクセスする該ライト信号
のアドレスと、該第２の時刻に於ける、当該共有メモリ
手段にアクセスする該リード信号のアドレスとが、一致
しているか否かを判断するアドレス一致判定手段が設け
られている事を特徴とする請求項２１記載のデータ転送
装置。
【請求項２３】該データ転送装置に於いて、該セレク
タ手段は、当該アドレス一致判定手段の出力により制御
されるものである事を特徴とする請求項２２記載のデー
タ転送装置。
【請求項２４】該データ転送装置に於ける該セレクタ
手段は、当該アドレス一致判定手段の出力が、該ライト
信号アドレスと該リード信号アドレスとが異なる事を示
している場合には、該リード用レジスタにバッファされ
ている信号情報を該第１の双方向データバッファ回路に
出力する様に作動するものであり、一方当該アドレス一
致判定手段の出力が、該ライト信号アドレスと該リード
信号アドレスとが同一である事を示している場合には、
該ライト用レジスタ回路にバッファされている該ライト
信号情報を該第１の双方向データバッファ回路に出力す
る様に作動するものである事を特徴とする請求項２３記
載のデータ転送装置。
【請求項２５】複数個の装置と少なくとも１個の共有
メモリ手段との間に該装置と対応してデータ保持手段が
設けられ、当該装置と該データ保持手段とが接続され、
且つ該データ保持手段と該共有メモリ手段とがメモリデ
ータバスに接続されているデータ転送装置に於いて、該
複数個の装置の少なくとも一つからアクセスして、該共
有メモリ手段に所定の情報のライトを行うと共に、該共
有メモリ手段から、所定の情報をリードするに際し、或
る一つの装置から当該共有メモリ手段に対する第１と第
２の２個のライト信号が連続してアクセスされ、当該ラ
イト信号が該データ保持手段に設けられているライト用
レジスタ回路にバッファリングされている間に、当該共
有メモリ手段に対する１個のリード信号のアクセスが有
った場合、該第２のライト信号アドレスと該リード信号
アドレスとが異なる場合には、該データ保持手段に設け
られたライト用レジスタ回路にバッファリングされてい
る該第２のライト信号のアクセスに先立って、該リード
信号のアクセスを該共有メモリ手段に対して実行させる
事を特徴とするデータ転送方式。
【請求項２６】複数個の装置と少なくとも１個の共有
メモリ手段との間に該装置と対応してデータ保持手段が
設けられ、当該装置と該データ保持手段とが接続され、
且つ該データ保持手段と該共有メモリ手段とがメモリデ
ータバスに接続されているデータ転送装置に於いて、該
複数個の装置の少なくとも一つからアクセスして、該共
有メモリ手段に所定の情報のライトを行うと共に、該共
有メモリ手段から、所定の情報をリードするに際し、或
る一つの装置から当該共有メモリ手段に対する第１と第
２の２個のライト信号が連続してアクセスされ、当該ラ
イト信号が該データ保持手段に設けられたライト用レジ
スタ回路にバッファリングされている間に、当該共有メ
モリ手段に対する１個のリード信号のアクセスが有った
場合、該第２のライト信号アドレスと該リード信号アド
レスとが同一の場合には、該共有メモリ手段に対する該
リード信号のアクセスを実行せずに、該ライト用レジス
タ回路にバッファリングされている該第２のライト信号
の情報を直接当該リードデータとして当該装置に出力さ
せる事を特徴とするデータ転送方式。
【請求項２７】複数個の装置、少なくとも１個の共有
メモリ手段、該複数個の装置のそれぞれに対応して設け
られている複数個のデータ保持手段、当該一つの装置と
当該装置に対応して設けられている一つの該データ保持
手段との間に設けられたデータバス、該各データ保持手
段と該共有メモリ手段との間に設けられているメモリデ
ータバス及び当該データ保持手段のそれぞれと接続され
ていると同時に該共有メモリ手段とも接続されているデ
ータ転送制御手段とから構成されているデータ転送装置
で有って、該データ保持手段は、該データバスと接続さ
れた第１の双方向データバッファ回路、該メモリデータ
バスに接続された第２の双方向データバッファ回路、該
第１の双方向データバッファ回路の出力を入力とする第
１のライト用レジスタ回路、該第１のライト用レジスタ
回路の出力を入力とし該第２の双方向データバッファ回
路にその出力が接続されている第２のライト用レジスタ
回路、及び該第２の双方向データバッファ回路の出力を
入力とし、且つ該第１の双方向データバッファ回路に出
力する１段のリード用レジスタ回路と、該１段のリード
用レジスタ回路と該第１の双方向データバッファ回路と
の間に、出力が、該第１の双方向データバッファ回路の
入力と接続され、且つ入力が、該１段目のライト用レジ
スタ回路及び該リード用レジスタ回路とに接続されてい
るセレクタ手段が設けられている事を特徴とするデータ
転送装置。
【請求項２８】該データ転送装置は、更に、或る一つ
の装置から第１の時刻に於いて、当該共有メモリ手段に
対する第１のライト信号がアクセスされると共に、それ
に続く第２の時刻に於いて、当該共有メモリ手段に対す
る第２のライト信号がアクセスされ、次いでその後、当
該第１及び第２のライト信号が共に該データ保持手段に
バッファリングされている間の第３の時刻に於いて、当
該共有メモリ手段に対するリード信号のアクセスが有っ
た事を判別するライト／リード判定手段が設けられてい
る事を特徴とする請求項２７記載のデータ転送装置。
【請求項２９】該データ転送装置は、更に該ライト／
リード判定手段の出力信号に応答し、該第２の時刻に於
ける、当該共有メモリ手段にアクセスする該第２のライ
ト信号のアドレスと、該第３の時刻に於ける、当該共有
メモリ手段にアクセスする該リード信号のアドレスと
が、一致しているか否かを判断するアドレス一致判定手
段が設けられている事を特徴とする請求項２８記載のデ
ータ転送装置。
【請求項３０】該データ転送装置に於いて、該セレク
タ手段は、当該アドレス一致判定手段の出力により制御
されるものである事を特徴とする請求項２９記載のデー
タ転送装置。
【請求項３１】該データ転送装置に於ける該セレクタ
手段は、当該アドレス一致判定手段の出力が、該第２の
ライト信号アドレスと該リード信号アドレスとが異なる
事を示している場合には、該リード用レジスタにバッフ
ァされているリード信号情報を該第１の双方向データバ
ッファ回路に出力する様に作動するものであり、一方当
該アドレス一致判定手段の出力が、該第２のライト信号
アドレスと該リード信号アドレスとが同一である事を示
している場合には、該１段のライト用レジスタ回路にバ
ッファされている第２のライト信号情報を該第１の双方
向データバッファ回路に出力する様に作動するものであ
る事を特徴とする請求項３０記載のデータ転送装置。
【請求項３２】複数個の装置と少なくとも１個の共有
メモリ手段との間に該装置と対応してデータ保持手段が
設けられ、当該装置と該データ保持手段とが接続され、
且つ該データ保持手段と該共有メモリ手段とがメモリデ
ータバスに接続されているデータ転送装置に於いて、該
複数個の装置の少なくとも一つからアクセスして、該共
有メモリ手段に所定の情報のライトを行うと共に、該共
有メモリ手段から、所定の情報をリードするに際し、或
る一つの装置から当該共有メモリ手段に対する第１と第
２の２個のライト信号が連続してアクセスされ、当該ラ
イト信号が該データ保持手段に於けるライト用レジスタ
回路にバッファリングされている間に、当該共有メモリ
手段に対する１個のリード信号のアクセスが有った場
合、該第２のライト信号アドレスと該リード信号アドレ
スとが同一の場合には、該共有メモリ手段に対する該第
２のライト信号のライト操作に先立って、該リード信号
によるリード操作を行って、該共有メモリ手段からの所
定の情報を、該データ保持手段に設けられているリード
用レジスタ回路にバッファリングさせ、その後、該第２
のライト信号の情報を該共有メモリ手段内にライトする
事を特徴とするデータ転送方式。
【請求項３３】複数個の装置、少なくとも１個の共有
メモリ手段、該複数個の装置のそれぞれに対応して設け
られている複数個のデータ保持手段、当該一つの装置と
当該装置に対応して設けられている一つの該データ保持
手段との間に設けられたデータバス、該各データ保持手
段と該共有メモリ手段との間に設けられているメモリデ
ータバス及び当該データ保持手段のそれぞれと接続され
ていると同時に該共有メモリ手段とも接続されているデ
ータ転送制御手段とから構成されているデータ転送装置
で有って、該データ保持手段は、該データバスと接続さ
れた第１の双方向データバッファ回路、該メモリデータ
バスに接続された第２の双方向データバッファ回路、該
第１の双方向データバッファ回路の出力を入力とする第
１のライト用レジスタ回路、該第１のライト用レジスタ
回路の出力を入力とし該第２の双方向データバッファ回
路にその出力が接続されている第２のライト用レジスタ
回路、及び該第２の双方向データバッファ回路の出力を
入力とし、且つ該第１の双方向データバッファ回路に出
力するリード用レジスタ回路と、或る一つの装置から第
１の時刻に於いて、当該共有メモリ手段に対する第１の
ライト信号がアクセスされると共に、それに続く第２の
時刻に於いて、当該共有メモリ手段に対する第２のライ
ト信号がアクセスされ、次いでその後、当該第１及び第
２のライト信号が共に該データ保持手段に設けられた該
第１及び第２のライト用レジスタ回路にバッファリング
されている間の第３の時刻に於いて、当該共有メモリ手
段に対するリード信号のアクセスが有った事を判別する
ライト／リード判定手段と、該ライト／リード判定手段
の出力信号に応答し、該第２の時刻に於ける、当該共有
メモリ手段にアクセスする該第２のライト信号のアドレ
スと、該第３の時刻に於ける、当該共有メモリ手段にア
クセスする該リード信号のアドレスとが、一致している
か否かを判断するアドレス一致判定手段と、該アドレス
一致判定手段の出力に応答して該データ保持手段にリー
ドモディファイドライト操作を実行させるリードモディ
ファイドライト手段とが設けられている事を特徴とする
データ転送装置。