KR970049655A - 직접메모리접근(dma) 제어장치 - Google Patents

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    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal

Abstract

본 발명은 DMA 제어장치에 관한 것으로서, DMA전송에 관한 명령을 저장하는 DMA제어레지스터; DMA전송횟수를 기록하는 DMA카운트 레지스터; 소스메모리의 어드레스를 발생하는 소스메모리 어드레스 발생기; 목적지메모리 어드레스 발생기; 소스메모리의 데이타를 일시적으로 저장하는 DMA데이타버퍼; DMA전송 중에도 마스터들의 메모리 사용요구를 받아, 메모리 사용권을 중재하는 DMA중재기; 및 DMA중재기에게 메모리 사용권을 요구하고, DMA전송에 필요한 메모리 제어신호 및 메모리 사용권을 가진 마스터가 필요로 하는 메모리 제어신호들을 발생하고, DMA전송횟수에 대한 정보를 DMA카운트레지스터로 발생하는 DMA엔진제어기를 포함함을 특징으로 한다.
본 발명의 의하면 DMA전송과 마이크로프로세서의 일반적인 사이클을 같이 지원함으로서 최소의 전송 휴지시간과 균형을 맞추어 고속성을 요구하는 멀티프로세서 시스템에서의 성능향상을 가져올 수 있다.

Description

직접메모리접근 제어장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 DMA제어장치의 바람직한 일실시예를 도시한 DMA제어장치의 블록도이다.
제2도는 DMA중재기와 DMA엔진 제어기를 구성하고 있는 보다 상세한 블록을 도시한 것이다.

Claims (5)

  1. 마이크로프로세서, 전송할 데이타가 저장되어 있는 소스메모리, 전송된 데이타가 저장될 목적지 메모리 및 직접메모리접근(이하 DMA라 함) 전송을 하는 DMA제어장치를 포함하는 컴퓨터 시스템에 있어서, 상기 DMA제어장치는 상기 마이크로프로세서가 DMA제어장치에게 전달하는 DMA전송에 관한 명령을 저장하는 DMA제어 레지스터; DMA전송횟수를 기록하는 DMA 카운트 레지스터; DMA전송시 상기 소스메모리의 어드레스를 발생하는 소스메모리 어드레스 발생기; DMA전송시 상기 목적지메모리의 어드레스를 발생하는 목적지메모리 어드레스 발생기; 상기 소스메모리와 목적지 메모리 사이에 위치하며, DMA전송시 상기 목적지 메모리로 소스메모리의 데이타를 옮기기 전에 상기 소스메모리의 데이타를 일시 저장하는 DMA데이타 버퍼; DMA전송사이클을 상기 소스메모리로부터 상기 DMA데이타버퍼로의 데이타전달(제1사이클)과 상기 DMA데이타버퍼로부터 상기 목적지메모리의 데이타전달(제2사이클)로 분리하고, 상기 제1사이클과 제2사이클 각각을 기본 DMA전송사이클이라 할 때, DMA전송 중에도 상기 소스 또는 목적지메모리를 사용하고자 하는 적어도 하나 이상의 마스터들의 메모리 접근 요구를 받아 상기 기본DMA전송사이클 단위로 메모리 사용권을 중재하는 DMA 중재기; 및 상기 DMA중재기에게 메모리 사용권을 요구하고, DMA전송에 필요한 메모리 제어신호, 및 메모리 사용권을 가진 마스터가 필요로 하는 메모리 제어신호들을 발생하고, DMA전송횟수에 대한 정보를 DMA카운트 레지스터로 발생하는 DMA엔진제어기를 포함함을 특징으로 하는 DMA제어장치.
  2. 제1항에 있어서, 상기 DMA엔진제어기로부터 DMA 전송상태에 대한 정보를 받아 저장하는 DMA 상태 레지스터를 부가로 구비함을 특징으로 하는 DMA제어장치.
  3. 제1항 또는 제2항 중 어느 한 항에 있어서, 상기 DMA중재기는 소스메모리를 사용하고자 하는 마스터들의 소스메모리 사용 요구신호를 받아, 상기 기본DMA전송사이클 단위로 메모리 사용권을 중재하는 소스메모리중재기; 목적지메모리를 사용하고자 하는 마스터들의 목적지메모리 사용 요구신호를 받아, 상기 기본DMA전송사이클 단위로 메모리 사용권을 중재하는 목적지메모리중재기; 및 상기 소스메모리중재기 및 목적지메모리중재기의 중재결과에 따라 DMA제어장치 이외의 마스터가 상기 소스 및 목적지메모리로 발생하는 어드레스 및 데이타 버스 신호들을 일시 저장하는 버퍼 제어신호를 발생하는 버퍼제어신호 발생기를 포함함을 특징으로 하는 DMA 제어장치.
  4. 제3항에 있어서, 상기 DMA 엔진 제어기는 상기 DMA제어 레지스터에 저장된 명령을 분석하는 명령분석기; 상기 명령분석기를 통해 DMA전송이 소스메모리에서 목적지메모리로 이루어지는 정보를 받아, 상기 소스 및 목적메모리중재기로 소스 및 목적지메모리 사용을 요구하는 신호를 발생하고, 메모리 사용권을 받으면 DMA전송상태에 따라 데이타 및 어드레스 흐름을 제어하는 제어신호를 발생하는 상태천이머신; 상기 상태천이머신에서 DMA 전송이 정상적으로 완료되었으면 이를 DMA를 요구한 마스터에게 알리는 정상종료 처리기; 및 상기 상태천이머신에서 DMA 전송이 에러가 발생하였으면 DMA를 요구한 마스터에게 이를 알리는 에러종료 처리기를 포함함을 특징으로 하는 DMA 제어장치.
  5. DMA 전송 명령을 발생하고, DMA전송중에는 소정의 일을 하는 마이크로프로세서; 상기 마이크로프로세서로부터 DMA 전송 명령을 받아 이를 수행하고, 어드레스버퍼 및 데이타버퍼의 제어신호를 발생하여 어드레스 및 데이타 흐름을 제어하는 DMA 제어수단; 전송할 데이타를 저장하고 있는 소스메모리; 전송한 데이터를 저장하는 목적지 메모리; 상기 소스 메모리와 목적지 메모리 사이에 위치하며, DMA전송시 상기 목적지 메모리로 소스메모리의 데이타를 옮기기 전에 상기 소스메모리의 데이타를 일시 저장하는 DMA데이타버퍼; 상기 마이크로프로세서와 상기 목적지메모리 사이에 위치하며 상기 마이크로프로세서와 상기 목적지메모리 사이에 주고받는 데이타를 일시 저장하는 목적지 데이타버퍼; 상기 마이크로프로세서가 목적지메모리로 발생하는 어드레스를 일시 저장하는 목적지 어드레스버퍼; 상기 마이크로프로세서와 상기 소스메모리 사이에 주고받는 데이타를 일시 저장하는 소스데이타버퍼; 및 상기 DMA제어수단으로부터 출력되는 소스메모리 어드레스와 상기 마이크로프로세서로부터 출력되는 소스어드레스를 입력으로 하여 상기 DMA제어수단의 제어신호에 의해 상기 DMA제어수단으로부터 출력되는 소스메모리 어드레스와 상기 마이크로프로세서로부터 출력되는소스 어드레스 중 하나를 출력하는 멀티플렉서를 포함함을 특징으로 하는 DMA전송시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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