JP2002073527A - Ｄｍａコントローラ - Google Patents
ＤｍａコントローラInfo
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- JP2002073527A JP2002073527A JP2000254749A JP2000254749A JP2002073527A JP 2002073527 A JP2002073527 A JP 2002073527A JP 2000254749 A JP2000254749 A JP 2000254749A JP 2000254749 A JP2000254749 A JP 2000254749A JP 2002073527 A JP2002073527 A JP 2002073527A
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- JP
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- counter
- transfer
- dma
- register
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】 １回のＤＭＡ転送要求に対して所定回数のＤ
ＭＡ転送を行い、さらに、ＤＭＡ転送要求が複数回繰り
返し行われる場合におけるシステムの性能低下を抑制し
たＤＭＡコントローラを提供する。 【解決手段】 １回のＤＭＡ転送要求に対するデータ転
送回数を設定するためのＣＹＣレジスタ３と、データ転
送を行った回数を計数するＣＹＣカウンタ４と、ＣＹＣ
レジスタ３に保持されている回数だけデータ転送を行う
毎に保持している値を更新するＴＲＮカウンタ５とを設
け、ＴＲＮカウンタ５が所定値になるまでデータ転送を
行うようにする。
ＭＡ転送を行い、さらに、ＤＭＡ転送要求が複数回繰り
返し行われる場合におけるシステムの性能低下を抑制し
たＤＭＡコントローラを提供する。 【解決手段】 １回のＤＭＡ転送要求に対するデータ転
送回数を設定するためのＣＹＣレジスタ３と、データ転
送を行った回数を計数するＣＹＣカウンタ４と、ＣＹＣ
レジスタ３に保持されている回数だけデータ転送を行う
毎に保持している値を更新するＴＲＮカウンタ５とを設
け、ＴＲＮカウンタ５が所定値になるまでデータ転送を
行うようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、中央処理装置（以
下、「ＣＰＵ」と称する）を介することなく周辺装置間
で行われるデータ転送を制御するＤＭＡコントローラに
関するものである。
下、「ＣＰＵ」と称する）を介することなく周辺装置間
で行われるデータ転送を制御するＤＭＡコントローラに
関するものである。
【０００２】
【従来の技術】ＤＭＡコントローラは、周辺装置からデ
ータ転送の要求を受けると、システムバスの使用権をＣ
ＰＵに対して要求し、システムバスの使用権が認可され
ると、予め設定された転送元から転送先へのデータ転送
を開始するようになっている。そして、ＤＭＡコントロ
ーラの制御によるデータ転送（以下、「ＤＭＡ転送」と
称する）では、ＣＰＵの制御によるデータ転送とは違っ
て、命令のリード及び解読が必要ないので、データの転
送速度を高速にすることが可能となる。このようなＤＭ
Ａコントローラでは、ＣＰＵがデータの転送回数を書き
込むためのカウントレジスタを有しており、このカウン
トレジスタに書き込まれた回数だけデータ転送を行う
と、ＤＭＡ転送を終了するようになっている。
ータ転送の要求を受けると、システムバスの使用権をＣ
ＰＵに対して要求し、システムバスの使用権が認可され
ると、予め設定された転送元から転送先へのデータ転送
を開始するようになっている。そして、ＤＭＡコントロ
ーラの制御によるデータ転送（以下、「ＤＭＡ転送」と
称する）では、ＣＰＵの制御によるデータ転送とは違っ
て、命令のリード及び解読が必要ないので、データの転
送速度を高速にすることが可能となる。このようなＤＭ
Ａコントローラでは、ＣＰＵがデータの転送回数を書き
込むためのカウントレジスタを有しており、このカウン
トレジスタに書き込まれた回数だけデータ転送を行う
と、ＤＭＡ転送を終了するようになっている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
ＤＭＡコントローラでは、データの転送回数に関する情
報をＣＰＵが書き込むためのレジスタが各チャンネル毎
に１つしか設けられておらず、１回のＤＭＡ転送要求に
対し、１回のＤＭＡ転送を行うか、設定された回数だけ
ＤＭＡ転送を行うことしかできなかったため、１回のＤ
ＭＡ転送要求に対して複数回のＤＭＡ転送を行い、さら
に、ＤＭＡ転送要求が複数回繰り返し行われる場合に
は、ＣＰＵがＤＭＡコントローラに対して、１回のＤＭ
Ａ転送要求で設定された回数だけＤＭＡ転送を行うよう
に設定し、さらに、転送元や転送先のアドレス、及び、
転送回数を設定するという作業をＤＭＡ転送の要求が発
生する度に行わなければならず、システムの性能低下を
招くという問題があった。
ＤＭＡコントローラでは、データの転送回数に関する情
報をＣＰＵが書き込むためのレジスタが各チャンネル毎
に１つしか設けられておらず、１回のＤＭＡ転送要求に
対し、１回のＤＭＡ転送を行うか、設定された回数だけ
ＤＭＡ転送を行うことしかできなかったため、１回のＤ
ＭＡ転送要求に対して複数回のＤＭＡ転送を行い、さら
に、ＤＭＡ転送要求が複数回繰り返し行われる場合に
は、ＣＰＵがＤＭＡコントローラに対して、１回のＤＭ
Ａ転送要求で設定された回数だけＤＭＡ転送を行うよう
に設定し、さらに、転送元や転送先のアドレス、及び、
転送回数を設定するという作業をＤＭＡ転送の要求が発
生する度に行わなければならず、システムの性能低下を
招くという問題があった。
【０００４】そこで、本発明は、１回のＤＭＡ転送要求
に対して所定回数のＤＭＡ転送を行い、さらに、ＤＭＡ
転送要求が複数回繰り返し行われる場合におけるシステ
ムの性能低下を抑制したＤＭＡコントローラを提供する
ことを目的とする。
に対して所定回数のＤＭＡ転送を行い、さらに、ＤＭＡ
転送要求が複数回繰り返し行われる場合におけるシステ
ムの性能低下を抑制したＤＭＡコントローラを提供する
ことを目的とする。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
め、本発明のＤＭＡコントローラでは、１回のＤＭＡ転
送要求に対するデータ転送回数を設定するためのサイク
ルレジスタと、データ転送を行った回数を計数するサイ
クルカウンタと、前記サイクルレジスタに保持されてい
る回数だけデータ転送を行う毎に保持している値を更新
する転送カウンタとを設け、前記転送カウンタが所定値
になるまでデータ転送を行うようにしている。
め、本発明のＤＭＡコントローラでは、１回のＤＭＡ転
送要求に対するデータ転送回数を設定するためのサイク
ルレジスタと、データ転送を行った回数を計数するサイ
クルカウンタと、前記サイクルレジスタに保持されてい
る回数だけデータ転送を行う毎に保持している値を更新
する転送カウンタとを設け、前記転送カウンタが所定値
になるまでデータ転送を行うようにしている。
【０００６】この構成により、１回のＤＭＡ転送要求に
対して所定回数のＤＭＡ転送を行い、さらに、ＤＭＡ転
送要求が複数回繰り返し行われる場合において、ＣＰＵ
は転送元や転送先のアドレス、並びに、前記サイクルレ
ジスタ及び前記転送カウンタの値をＤＭＡコントローラ
に対して一度だけ設定すればよくなる。具体的には、１
回のＤＭＡ転送要求に対してＤＭＡ転送を行う回数に応
じて前記サイクルレジスタの値を設定すればよく、ま
た、ＤＭＡ転送要求が繰り返し行われる回数に応じて前
記転送カウンタの値を設定すればよい。
対して所定回数のＤＭＡ転送を行い、さらに、ＤＭＡ転
送要求が複数回繰り返し行われる場合において、ＣＰＵ
は転送元や転送先のアドレス、並びに、前記サイクルレ
ジスタ及び前記転送カウンタの値をＤＭＡコントローラ
に対して一度だけ設定すればよくなる。具体的には、１
回のＤＭＡ転送要求に対してＤＭＡ転送を行う回数に応
じて前記サイクルレジスタの値を設定すればよく、ま
た、ＤＭＡ転送要求が繰り返し行われる回数に応じて前
記転送カウンタの値を設定すればよい。
【０００７】
【発明の実施の形態】以下に、本発明の実施形態を図面
を参照しながら説明する。図１は本発明の第１実施形態
であるＤＭＡコントローラのブロック図である。同図に
おいて、１は調停回路、２−１はシーケンサ、３はＣＹ
Ｃレジスタ、４はＣＹＣカウンタ、５はＴＲＮカウン
タ、６はＳＲＣアドレスカウンタ、７はＤＳＴアドレス
カウンタ、８はコントロールレジスタ、９はＳＲＣアド
レスレジスタ、１０はＤＳＴアドレスレジスタである。
を参照しながら説明する。図１は本発明の第１実施形態
であるＤＭＡコントローラのブロック図である。同図に
おいて、１は調停回路、２−１はシーケンサ、３はＣＹ
Ｃレジスタ、４はＣＹＣカウンタ、５はＴＲＮカウン
タ、６はＳＲＣアドレスカウンタ、７はＤＳＴアドレス
カウンタ、８はコントロールレジスタ、９はＳＲＣアド
レスレジスタ、１０はＤＳＴアドレスレジスタである。
【０００８】調停回路１は、システムバスの使用権の調
停、シーケンサ２−１の制御、システムバスの使用権の
放棄等の処理を行う。シーケンサ２−１は、調停回路１
からの指示に基づいて、ＤＭＡ転送を制御する。
停、シーケンサ２−１の制御、システムバスの使用権の
放棄等の処理を行う。シーケンサ２−１は、調停回路１
からの指示に基づいて、ＤＭＡ転送を制御する。
【０００９】シーケンサ２−１は、ＤＭＡコントローラ
内部のバス１００により各種のレジスタ及びカウンタに
アクセス可能である。ＣＹＣカウンタ４、ＴＲＮカウン
タ５、ＳＲＣアドレスカウンタ６、及び、ＤＳＴアドレ
スカウンタ７は、シーケンサ２−１からの指示に基づい
て、保持している値を更新する。また、ＣＹＣカウンタ
４、ＳＲＣアドレスカウンタ６、ＤＳＴアドレスカウン
タ７に保持されている値は、それぞれ、シーケンサ２−
１の制御により、ＣＹＣレジスタ３、ＳＲＣアドレスレ
ジスタ９、ＤＳＴアドレスレジスタ１０に保持されてい
る値に適宜書き換えられる。また、ＣＹＣレジスタ３、
ＴＲＮカウンタ５、ＳＲＣアドレスレジスタ９、及び、
ＤＳＴアドレスレジスタ１０に保持されている値は、Ｃ
ＰＵによって適宜書き換えられる。
内部のバス１００により各種のレジスタ及びカウンタに
アクセス可能である。ＣＹＣカウンタ４、ＴＲＮカウン
タ５、ＳＲＣアドレスカウンタ６、及び、ＤＳＴアドレ
スカウンタ７は、シーケンサ２−１からの指示に基づい
て、保持している値を更新する。また、ＣＹＣカウンタ
４、ＳＲＣアドレスカウンタ６、ＤＳＴアドレスカウン
タ７に保持されている値は、それぞれ、シーケンサ２−
１の制御により、ＣＹＣレジスタ３、ＳＲＣアドレスレ
ジスタ９、ＤＳＴアドレスレジスタ１０に保持されてい
る値に適宜書き換えられる。また、ＣＹＣレジスタ３、
ＴＲＮカウンタ５、ＳＲＣアドレスレジスタ９、及び、
ＤＳＴアドレスレジスタ１０に保持されている値は、Ｃ
ＰＵによって適宜書き換えられる。
【００１０】コントロールレジスタ８には、ＤＭＡ転送
に関する各種の情報がＣＰＵによって書き込まれる。
尚、ＣＰＵがシステムバスの使用権を持っているとき
に、ＣＰＵはＤＭＡコントローラ内のレジスタ及びカウ
ンタにアクセス可能である。
に関する各種の情報がＣＰＵによって書き込まれる。
尚、ＣＰＵがシステムバスの使用権を持っているとき
に、ＣＰＵはＤＭＡコントローラ内のレジスタ及びカウ
ンタにアクセス可能である。
【００１１】調停回路１の具体的な動作について説明す
る。調停回路１は、ＤＭＡ転送の要求があると（具体的
には、入力信号ＤＭＡＲＥＱがアサートされると）、Ｃ
ＰＵに対してシステムバスの使用権を要求する（具体的
には、出力信号ＢＵＳＲＥＱをアサートする）。そし
て、ＣＰＵからシステムバスの使用権が認可されると
（具体的には、入力信号ＢＵＳＡＣＫがアサートされる
と）、シーケンサ２−１に対してＤＭＡ転送開始の指示
を発行する（具体的には、シーケンサ２−１に対するス
タート信号をアサートする）とともに、出力信号ＤＭＡ
ＡＣＫをアサートにする。
る。調停回路１は、ＤＭＡ転送の要求があると（具体的
には、入力信号ＤＭＡＲＥＱがアサートされると）、Ｃ
ＰＵに対してシステムバスの使用権を要求する（具体的
には、出力信号ＢＵＳＲＥＱをアサートする）。そし
て、ＣＰＵからシステムバスの使用権が認可されると
（具体的には、入力信号ＢＵＳＡＣＫがアサートされる
と）、シーケンサ２−１に対してＤＭＡ転送開始の指示
を発行する（具体的には、シーケンサ２−１に対するス
タート信号をアサートする）とともに、出力信号ＤＭＡ
ＡＣＫをアサートにする。
【００１２】また、調停回路１は、シーケンサ２−１か
らＤＭＡ転送が終了した旨の通知を受けると、システム
バスを解放する（具体的には、出力信号ＢＵＳＲＥＱを
ネゲートする）とともに、出力信号ＤＭＡＡＣＫをネゲ
ートするようになっている。
らＤＭＡ転送が終了した旨の通知を受けると、システム
バスを解放する（具体的には、出力信号ＢＵＳＲＥＱを
ネゲートする）とともに、出力信号ＤＭＡＡＣＫをネゲ
ートするようになっている。
【００１３】また、調停回路１は、シーケンサ２−１か
らＣＹＣカウンタ４にアンダーフローが発生した旨の通
知を受けると、システムバスを解放する（具体的には、
出力信号ＢＵＳＲＥＱをネゲートする）とともに、出力
信号ＤＭＡＡＣＫをネゲートし、さらに、シーケンサ２
−１に対して待機するように指示を与える（具体的に
は、シーケンサ２−１に対するスタート信号をネゲート
する）ようになっている。
らＣＹＣカウンタ４にアンダーフローが発生した旨の通
知を受けると、システムバスを解放する（具体的には、
出力信号ＢＵＳＲＥＱをネゲートする）とともに、出力
信号ＤＭＡＡＣＫをネゲートし、さらに、シーケンサ２
−１に対して待機するように指示を与える（具体的に
は、シーケンサ２−１に対するスタート信号をネゲート
する）ようになっている。
【００１４】シーケンサ２−１の動作について図２に示
すフローチャートを用いて説明する。まず、コントロー
ルレジスタ８内のＤＭＡイネーブルフラグがセットされ
ていれば（＃１０１のＹ）、ＣＹＣカウンタ４に保持さ
れている値をＣＹＣレジスタ３に保持されている値で、
ＳＲＣアドレスカウンタ６に保持されている値をＳＲＣ
アドレスレジスタ９に保持されている値で、ＤＳＴアド
レスカウンタ７に保持されている値をＤＳＴアドレスレ
ジスタ１０に保持されている値で、それぞれ更新する
（＃１０２）。尚、ＣＰＵは、ＤＭＡ転送に必要な情報
をＤＭＡコントローラ内のレジスタ及びカウンタに書き
込んだ後に、ＤＭＡイネーブルフラグをセットするよう
になっている。
すフローチャートを用いて説明する。まず、コントロー
ルレジスタ８内のＤＭＡイネーブルフラグがセットされ
ていれば（＃１０１のＹ）、ＣＹＣカウンタ４に保持さ
れている値をＣＹＣレジスタ３に保持されている値で、
ＳＲＣアドレスカウンタ６に保持されている値をＳＲＣ
アドレスレジスタ９に保持されている値で、ＤＳＴアド
レスカウンタ７に保持されている値をＤＳＴアドレスレ
ジスタ１０に保持されている値で、それぞれ更新する
（＃１０２）。尚、ＣＰＵは、ＤＭＡ転送に必要な情報
をＤＭＡコントローラ内のレジスタ及びカウンタに書き
込んだ後に、ＤＭＡイネーブルフラグをセットするよう
になっている。
【００１５】次に、調停回路１からＤＭＡ転送開始の指
示を受ける（スタート信号がアサートされる）と（＃１
０３のＹ）、ＳＲＣアドレスカウンタ６が保持している
値に対応するアドレスのデータを自身のバッファに読み
込む（＃１０４）。次に、ＳＲＣアドレスカウンタ６が
保持している値を更新するとともに、ＣＹＣカウンタ４
に保持されている値を１だけ減じる（＃１０５）。
示を受ける（スタート信号がアサートされる）と（＃１
０３のＹ）、ＳＲＣアドレスカウンタ６が保持している
値に対応するアドレスのデータを自身のバッファに読み
込む（＃１０４）。次に、ＳＲＣアドレスカウンタ６が
保持している値を更新するとともに、ＣＹＣカウンタ４
に保持されている値を１だけ減じる（＃１０５）。
【００１６】次に、＃１０４で読み込んだデータを、Ｄ
ＳＴアドレスカウンタ７に保持されている値に対応する
アドレスに書き込む（＃１０６）。次に、ＤＳＴアドレ
スカウンタ７に保持されている値を更新する（＃１０
７）。次に、ＴＲＮカウンタ５に保持されている値が０
であるか否かを判定する（＃１０８）。
ＳＴアドレスカウンタ７に保持されている値に対応する
アドレスに書き込む（＃１０６）。次に、ＤＳＴアドレ
スカウンタ７に保持されている値を更新する（＃１０
７）。次に、ＴＲＮカウンタ５に保持されている値が０
であるか否かを判定する（＃１０８）。
【００１７】＃１０８での判定の結果、ＴＲＮカウンタ
５に保持されている値が０であれば（＃１０８のＹ）、
＃１０９へ移行し、一方、ＴＲＮカウンタ５に保持され
ている値が０でなければ（＃１０８のＮ）、＃１１０へ
移行する。＃１０９及び＃１１０では、ＣＹＣカウンタ
４にアンダーフローが発生したか否かを判定する。
５に保持されている値が０であれば（＃１０８のＹ）、
＃１０９へ移行し、一方、ＴＲＮカウンタ５に保持され
ている値が０でなければ（＃１０８のＮ）、＃１１０へ
移行する。＃１０９及び＃１１０では、ＣＹＣカウンタ
４にアンダーフローが発生したか否かを判定する。
【００１８】＃１０９での判定の結果、ＣＹＣカウンタ
４にアンダーフローが発生していれば（＃１０９の
Ｙ）、コントロールレジスタ８のＤＭＡイネーブルフラ
グをリセットした上で、調停回路１に対してＤＭＡ転送
が終了した旨を通知し（＃１１１）、その後、＃１０１
へ移行し、一方、ＣＹＣカウンタ４にアンダーフローが
発生していなければ（＃１０９のＮ）、＃１０４へ移行
する。
４にアンダーフローが発生していれば（＃１０９の
Ｙ）、コントロールレジスタ８のＤＭＡイネーブルフラ
グをリセットした上で、調停回路１に対してＤＭＡ転送
が終了した旨を通知し（＃１１１）、その後、＃１０１
へ移行し、一方、ＣＹＣカウンタ４にアンダーフローが
発生していなければ（＃１０９のＮ）、＃１０４へ移行
する。
【００１９】尚、前述したように、調停回路１は、シー
ケンサ２−１からＤＭＡ転送が終了した旨の通知を受け
ると、システムバスを解放する（具体的には、出力信号
ＢＵＳＲＥＱをネゲートする）とともに、出力信号ＤＭ
ＡＡＣＫをネゲートする。
ケンサ２−１からＤＭＡ転送が終了した旨の通知を受け
ると、システムバスを解放する（具体的には、出力信号
ＢＵＳＲＥＱをネゲートする）とともに、出力信号ＤＭ
ＡＡＣＫをネゲートする。
【００２０】＃１１０での判定の結果、ＣＹＣカウンタ
４にアンダーフローが発生していれば（＃１１０の
Ｙ）、ＴＲＮカウンタ５に保持されている値を１だけ減
じ、さらに、ＣＹＣカウンタ４に保持されている値をＣ
ＹＣレジスタ３に保持されている値で更新するととも
に、調停回路１に対してＣＹＣカウンタ４にアンダーフ
ローが発生した旨を通知し（＃１１２）、その後、＃１
０３へ移行し、一方、ＣＹＣカウンタ４にアンダーフロ
ーが発生していなければ（＃１１０のＮ）、＃１０４へ
移行する。
４にアンダーフローが発生していれば（＃１１０の
Ｙ）、ＴＲＮカウンタ５に保持されている値を１だけ減
じ、さらに、ＣＹＣカウンタ４に保持されている値をＣ
ＹＣレジスタ３に保持されている値で更新するととも
に、調停回路１に対してＣＹＣカウンタ４にアンダーフ
ローが発生した旨を通知し（＃１１２）、その後、＃１
０３へ移行し、一方、ＣＹＣカウンタ４にアンダーフロ
ーが発生していなければ（＃１１０のＮ）、＃１０４へ
移行する。
【００２１】尚、前述したように、調停回路１は、シー
ケンサ２−１からＣＹＣカウンタ４にアンダーフローが
発生した旨の通知を受けると、システムバスを解放する
（具体的には、出力信号ＢＵＳＲＥＱをネゲートする）
とともに、出力信号ＤＭＡＡＣＫをネゲートし、さら
に、シーケンサ２−１に対して待機するように指示を与
える（具体的には、シーケンサ２−１に対するスタート
信号をネゲートする）。
ケンサ２−１からＣＹＣカウンタ４にアンダーフローが
発生した旨の通知を受けると、システムバスを解放する
（具体的には、出力信号ＢＵＳＲＥＱをネゲートする）
とともに、出力信号ＤＭＡＡＣＫをネゲートし、さら
に、シーケンサ２−１に対して待機するように指示を与
える（具体的には、シーケンサ２−１に対するスタート
信号をネゲートする）。
【００２２】次に、シーケンサ２−１の別の動作例を図
３に示すフローチャートを用いて説明する。尚、図２に
示したフローチャートと同一部分には同一符号を付して
説明を省略する。＃１０７の次に、ＣＹＣカウンタ４に
アンダーフローが発生しているか否かを判定する（＃１
１３）。＃１１３での判定の結果、ＣＹＣカウンタ４に
アンダーフローが発生していれば（＃１１３のＹ）、Ｔ
ＲＮカウンタ５に保持されている値を１だけ減じ（＃１
１４）、一方、ＣＹＣカウンタ４にアンダーフローが発
生していなければ（＃１１３のＮ）、＃１０４へ移行す
る。
３に示すフローチャートを用いて説明する。尚、図２に
示したフローチャートと同一部分には同一符号を付して
説明を省略する。＃１０７の次に、ＣＹＣカウンタ４に
アンダーフローが発生しているか否かを判定する（＃１
１３）。＃１１３での判定の結果、ＣＹＣカウンタ４に
アンダーフローが発生していれば（＃１１３のＹ）、Ｔ
ＲＮカウンタ５に保持されている値を１だけ減じ（＃１
１４）、一方、ＣＹＣカウンタ４にアンダーフローが発
生していなければ（＃１１３のＮ）、＃１０４へ移行す
る。
【００２３】＃１１４の後は、ＴＲＮカウンタ５にアン
ダーフローが発生しているか否かを判定する（＃１１
５）。＃１１５での判定の結果、ＴＲＮカウンタ５にア
ンダーフローが発生していれば（＃１１５のＹ）、＃１
１６へ移行し、一方、ＴＲＮカウンタ５にアンダーフロ
ーが発生していなければ（＃１１５のＮ）、＃１１７へ
移行する。
ダーフローが発生しているか否かを判定する（＃１１
５）。＃１１５での判定の結果、ＴＲＮカウンタ５にア
ンダーフローが発生していれば（＃１１５のＹ）、＃１
１６へ移行し、一方、ＴＲＮカウンタ５にアンダーフロ
ーが発生していなければ（＃１１５のＮ）、＃１１７へ
移行する。
【００２４】＃１１６では、コントロールレジスタ８の
ＤＭＡイネーブルフラグをリセットした上で、調停回路
１に対してＤＭＡ転送が終了した旨を通知する。＃１１
６の後は、＃１０１へ移行する。尚、調停回路１は、シ
ーケンサ２−１からＤＭＡ転送が終了した旨の通知を受
けると、システムバスを解放する（具体的には、出力信
号ＢＵＳＲＥＱをネゲートする）とともに、出力信号Ｄ
ＭＡＡＣＫをネゲートする。
ＤＭＡイネーブルフラグをリセットした上で、調停回路
１に対してＤＭＡ転送が終了した旨を通知する。＃１１
６の後は、＃１０１へ移行する。尚、調停回路１は、シ
ーケンサ２−１からＤＭＡ転送が終了した旨の通知を受
けると、システムバスを解放する（具体的には、出力信
号ＢＵＳＲＥＱをネゲートする）とともに、出力信号Ｄ
ＭＡＡＣＫをネゲートする。
【００２５】＃１１７では、ＣＹＣカウンタ４に保持さ
れている値をＣＹＣレジスタ３に保持されている値で更
新するとともに、ＣＹＣカウンタ４にアンダーフローが
発生した旨を通知し（＃１１６）、その後、＃１０３へ
移行する。尚、調停回路１は、シーケンサ２−１からＣ
ＹＣカウンタ４にアンダーフローが発生した旨の通知を
受けると、システムバスを解放する（具体的には、出力
信号ＢＵＳＲＥＱをネゲートする）とともに、出力信号
ＤＭＡＡＣＫをネゲートし、さらに、シーケンサ２−１
に対して待機するように指示を与える（具体的には、シ
ーケンサ２−１に対するスタート信号をネゲートす
る）。
れている値をＣＹＣレジスタ３に保持されている値で更
新するとともに、ＣＹＣカウンタ４にアンダーフローが
発生した旨を通知し（＃１１６）、その後、＃１０３へ
移行する。尚、調停回路１は、シーケンサ２−１からＣ
ＹＣカウンタ４にアンダーフローが発生した旨の通知を
受けると、システムバスを解放する（具体的には、出力
信号ＢＵＳＲＥＱをネゲートする）とともに、出力信号
ＤＭＡＡＣＫをネゲートし、さらに、シーケンサ２−１
に対して待機するように指示を与える（具体的には、シ
ーケンサ２−１に対するスタート信号をネゲートす
る）。
【００２６】以上より、本第１実施形態では、ＣＹＣレ
ジスタ３に設定された値をｘ、ＴＲＮカウンタ５に設定
された値をｙとすると、１回のＤＭＡ転送の要求に対し
てｘ＋１回のＤＭＡ転送を実行し、その後、新たなＤＭ
Ａ転送の要求が発生するまで待機状態となる。そして、
ｙ＋１回分のＤＭＡ転送の要求に対するＤＭＡ転送を実
行した時点で動作を終了する。すなわち、合計で（ｘ＋
１）×（ｙ＋１）回のＤＭＡ転送を行う。
ジスタ３に設定された値をｘ、ＴＲＮカウンタ５に設定
された値をｙとすると、１回のＤＭＡ転送の要求に対し
てｘ＋１回のＤＭＡ転送を実行し、その後、新たなＤＭ
Ａ転送の要求が発生するまで待機状態となる。そして、
ｙ＋１回分のＤＭＡ転送の要求に対するＤＭＡ転送を実
行した時点で動作を終了する。すなわち、合計で（ｘ＋
１）×（ｙ＋１）回のＤＭＡ転送を行う。
【００２７】したがって、１回のＤＭＡ転送要求に対し
てＡ回のＤＭＡ転送を行い、さらにＤＭＡ転送要求がＢ
回繰り返し行われる（すなわち、合計でＡ×Ｂ回のＤＭ
Ａ転送を行う）場合において、ＣＰＵは、ＳＲＣアドレ
スレジスタ９、ＤＳＴアドレスレジスタ１０にそれぞれ
適切なアドレスを設定するとともに、ＣＹＣレジスタ
３、ＴＲＮカウンタ５の値をそれぞれＡ−１、Ｂ−１に
設定するという作業を一度だけ行えばよくなり、ＣＰＵ
の負担が軽減するので、その分、システムの性能低下を
抑制することができる。
てＡ回のＤＭＡ転送を行い、さらにＤＭＡ転送要求がＢ
回繰り返し行われる（すなわち、合計でＡ×Ｂ回のＤＭ
Ａ転送を行う）場合において、ＣＰＵは、ＳＲＣアドレ
スレジスタ９、ＤＳＴアドレスレジスタ１０にそれぞれ
適切なアドレスを設定するとともに、ＣＹＣレジスタ
３、ＴＲＮカウンタ５の値をそれぞれＡ−１、Ｂ−１に
設定するという作業を一度だけ行えばよくなり、ＣＰＵ
の負担が軽減するので、その分、システムの性能低下を
抑制することができる。
【００２８】尚、上述したシーケンサ２−１の動作にお
いて、ＳＲＣカウンタ６に保持されている値を更新する
処理、及び、ＣＹＣカウンタ４に保持されている値を１
減じる処理は、データの書き込み処理を終えてから行う
ようにしてもよい、すなわち、＃１０５と＃１０６との
順番を逆にしてもよい。また、＃１０５は＃１０７の後
に行うようにしてもよい。
いて、ＳＲＣカウンタ６に保持されている値を更新する
処理、及び、ＣＹＣカウンタ４に保持されている値を１
減じる処理は、データの書き込み処理を終えてから行う
ようにしてもよい、すなわち、＃１０５と＃１０６との
順番を逆にしてもよい。また、＃１０５は＃１０７の後
に行うようにしてもよい。
【００２９】本発明の第２実施形態であるＤＭＡコント
ローラのブロック図を図４に示す。本第２実施形態のＤ
ＭＡコントローラは、転送元アドレスあるいは転送先ア
ドレスが１つの固定されたものである場合に対応するも
のである。２−２はシーケンサ、１１はアドレスカウン
タ、１２はアドレスレジスタである。尚、図１にブロッ
ク図を示した上記第１実施形態のＤＭＡコントローラと
同一部分には同一符号を付して説明を省略する。
ローラのブロック図を図４に示す。本第２実施形態のＤ
ＭＡコントローラは、転送元アドレスあるいは転送先ア
ドレスが１つの固定されたものである場合に対応するも
のである。２−２はシーケンサ、１１はアドレスカウン
タ、１２はアドレスレジスタである。尚、図１にブロッ
ク図を示した上記第１実施形態のＤＭＡコントローラと
同一部分には同一符号を付して説明を省略する。
【００３０】シーケンサ２−２は、調停回路１からの指
示に基づいて、ＤＭＡ転送を制御する。シーケンサ２−
２はＤＭＡコントローラ内部のバス１００により各種の
レジスタ及びカウンタにアクセス可能である。ＣＹＣカ
ウンタ４、ＴＲＮカウンタ５、及び、アドレスカウンタ
１１は、シーケンサ２−２からの指示に基づいて、保持
している値を更新する。また、ＣＹＣカウンタ４、アド
レスカウンタ１１に保持されている値は、それぞれ、シ
ーケンサ２−２の制御により、ＣＹＣレジスタ３、アド
レスレジスタ１２に保持されている値に適宜書き換えら
れる。また、アドレスレジスタ１２に保持されている値
が、ＣＰＵによって適宜書き換えられる。
示に基づいて、ＤＭＡ転送を制御する。シーケンサ２−
２はＤＭＡコントローラ内部のバス１００により各種の
レジスタ及びカウンタにアクセス可能である。ＣＹＣカ
ウンタ４、ＴＲＮカウンタ５、及び、アドレスカウンタ
１１は、シーケンサ２−２からの指示に基づいて、保持
している値を更新する。また、ＣＹＣカウンタ４、アド
レスカウンタ１１に保持されている値は、それぞれ、シ
ーケンサ２−２の制御により、ＣＹＣレジスタ３、アド
レスレジスタ１２に保持されている値に適宜書き換えら
れる。また、アドレスレジスタ１２に保持されている値
が、ＣＰＵによって適宜書き換えられる。
【００３１】シーケンサ２−２の動作について図５に示
すフローチャートを用いて説明する。まず、コントロー
ルレジスタ８内のＤＭＡイネーブルフラグがセットされ
ていれば（＃２０１のＹ）、ＣＹＣカウンタ４に保持さ
れている値をＣＹＣレジスタ３に保持されている値で、
アドレスカウンタ１１に保持されている値をアドレスレ
ジスタ１２に保持されている値で、それぞれ更新する
（＃２０２）。
すフローチャートを用いて説明する。まず、コントロー
ルレジスタ８内のＤＭＡイネーブルフラグがセットされ
ていれば（＃２０１のＹ）、ＣＹＣカウンタ４に保持さ
れている値をＣＹＣレジスタ３に保持されている値で、
アドレスカウンタ１１に保持されている値をアドレスレ
ジスタ１２に保持されている値で、それぞれ更新する
（＃２０２）。
【００３２】次に、調停回路１からＤＭＡ転送開始の指
示を受けると（＃２０３のＹ）、コントロールレジスタ
８を参照することにより、転送元アドレスと転送先アド
レスとのどちらが１つのアドレスに固定されているかを
認識する（＃２０４）。
示を受けると（＃２０３のＹ）、コントロールレジスタ
８を参照することにより、転送元アドレスと転送先アド
レスとのどちらが１つのアドレスに固定されているかを
認識する（＃２０４）。
【００３３】次に、転送元アドレスが固定である場合に
は（＃２０４のＳ）、転送元のアドレスのデータをバス
上に読み出すと同時に、アドレスカウンタ１１に保持さ
れている値に対応するアドレスにバス上のデータを書き
込む（＃２０５）。尚、転送元アドレスが固定である場
合には、調停回路１の出力信号ＤＭＡＡＣＫがアサート
することによって、転送元のアドレスのデータがバス上
に読み出される。＃２０５の後は、＃２０７へ移行す
る。
は（＃２０４のＳ）、転送元のアドレスのデータをバス
上に読み出すと同時に、アドレスカウンタ１１に保持さ
れている値に対応するアドレスにバス上のデータを書き
込む（＃２０５）。尚、転送元アドレスが固定である場
合には、調停回路１の出力信号ＤＭＡＡＣＫがアサート
することによって、転送元のアドレスのデータがバス上
に読み出される。＃２０５の後は、＃２０７へ移行す
る。
【００３４】一方、転送先アドレスが固定である場合に
は（＃２０４のＤ）、アドレスカウンタ１１に保持され
ている値に対応するアドレスのデータをバス上に読み出
すと同時に、転送先アドレスにバス上のデータを書き込
む（＃２０６）。尚、転送先のアドレスが固定である場
合には、調停回路１の出力信号ＤＭＡＡＣＫがアサート
になることによって、バス上のデータが転送先のアドレ
スに書き込まれる。＃２０６の後は、＃２０７へ移行す
る。
は（＃２０４のＤ）、アドレスカウンタ１１に保持され
ている値に対応するアドレスのデータをバス上に読み出
すと同時に、転送先アドレスにバス上のデータを書き込
む（＃２０６）。尚、転送先のアドレスが固定である場
合には、調停回路１の出力信号ＤＭＡＡＣＫがアサート
になることによって、バス上のデータが転送先のアドレ
スに書き込まれる。＃２０６の後は、＃２０７へ移行す
る。
【００３５】＃２０７では、ＣＹＣカウンタ４に保持さ
れている値を１だけ減じるとともに、アドレスカウンタ
１１に保持されている値を更新する。＃２０７の後は、
ＴＲＮカウンタ５に保持されている値が０であるか否か
を判定する（＃２０８）。ＴＲＮカウンタ５に保持され
ている値が０であれば（＃２０８のＹ）、＃２０９へ移
行し、一方、ＴＲＮカウンタ５に保持されている値が０
でなければ（＃２０８のＮ）、＃２１０へ移行する。＃
２０９及び＃２１０では、ＣＹＣカウンタ４にアンダー
フローが発生したか否かを判定する。
れている値を１だけ減じるとともに、アドレスカウンタ
１１に保持されている値を更新する。＃２０７の後は、
ＴＲＮカウンタ５に保持されている値が０であるか否か
を判定する（＃２０８）。ＴＲＮカウンタ５に保持され
ている値が０であれば（＃２０８のＹ）、＃２０９へ移
行し、一方、ＴＲＮカウンタ５に保持されている値が０
でなければ（＃２０８のＮ）、＃２１０へ移行する。＃
２０９及び＃２１０では、ＣＹＣカウンタ４にアンダー
フローが発生したか否かを判定する。
【００３６】＃２０９での判定の結果、ＣＹＣカウンタ
４にアンダーフローが発生していれば（＃２０９の
Ｙ）、コントロールレジスタ８のＤＭＡイネーブルフラ
グをリセットした上で、調停回路１に対してＤＭＡ転送
が終了した旨を通知し（＃２１１）、その後、＃２０１
へ移行し、一方、ＣＹＣカウンタ４にアンダーフローが
発生していなければ（＃２０９のＮ）、＃２０４へ移行
する。
４にアンダーフローが発生していれば（＃２０９の
Ｙ）、コントロールレジスタ８のＤＭＡイネーブルフラ
グをリセットした上で、調停回路１に対してＤＭＡ転送
が終了した旨を通知し（＃２１１）、その後、＃２０１
へ移行し、一方、ＣＹＣカウンタ４にアンダーフローが
発生していなければ（＃２０９のＮ）、＃２０４へ移行
する。
【００３７】尚、調停回路１は、シーケンサ２−２から
ＤＭＡ転送が終了した旨の通知を受けると、システムバ
スを解放する（具体的には、出力信号ＢＵＳＲＥＱをネ
ゲートする）とともに、出力信号ＤＭＡＡＣＫをネゲー
トする。
ＤＭＡ転送が終了した旨の通知を受けると、システムバ
スを解放する（具体的には、出力信号ＢＵＳＲＥＱをネ
ゲートする）とともに、出力信号ＤＭＡＡＣＫをネゲー
トする。
【００３８】＃２１０での判定の結果、ＣＹＣカウンタ
４にアンダーフローが発生していれば（＃２１０の
Ｙ）、ＴＲＮカウンタ５に保持されている値を１だけ減
じ、さらに、ＣＹＣカウンタ４に保持されている値をＣ
ＹＣレジスタ３に保持されている値で更新するととも
に、調停回路１に対してＣＹＣカウンタ４にアンダーフ
ローが発生した旨を通知し（＃２１２）、その後、＃２
０３へ移行し、一方、ＣＹＣカウンタ４にアンダーフロ
ーが発生していなければ（＃２１０のＮ）、＃２０４へ
移行する。
４にアンダーフローが発生していれば（＃２１０の
Ｙ）、ＴＲＮカウンタ５に保持されている値を１だけ減
じ、さらに、ＣＹＣカウンタ４に保持されている値をＣ
ＹＣレジスタ３に保持されている値で更新するととも
に、調停回路１に対してＣＹＣカウンタ４にアンダーフ
ローが発生した旨を通知し（＃２１２）、その後、＃２
０３へ移行し、一方、ＣＹＣカウンタ４にアンダーフロ
ーが発生していなければ（＃２１０のＮ）、＃２０４へ
移行する。
【００３９】尚、調停回路１は、シーケンサ２−２から
ＣＹＣカウンタ４にアンダーフローが発生した旨の通知
を受けると、システムバスを解放する（具体的には、出
力信号ＢＵＳＲＥＱをネゲートする）とともに、出力信
号ＤＭＡＡＣＫをネゲートし、さらに、シーケンサ２−
１に対して待機するように指示を与える（具体的には、
シーケンサ２−１に対するスタート信号をネゲートす
る）。
ＣＹＣカウンタ４にアンダーフローが発生した旨の通知
を受けると、システムバスを解放する（具体的には、出
力信号ＢＵＳＲＥＱをネゲートする）とともに、出力信
号ＤＭＡＡＣＫをネゲートし、さらに、シーケンサ２−
１に対して待機するように指示を与える（具体的には、
シーケンサ２−１に対するスタート信号をネゲートす
る）。
【００４０】以上の処理により、本第２実施形態では、
上記第１実施形態と同じ効果を得ることができるととも
に、データ転送が可能な形式が転送元あるいは転送先の
アドレスがある１つの特定のアドレスに固定されている
場合に限定されるが、レジスタ及びカウンタの数を削減
することができる。
上記第１実施形態と同じ効果を得ることができるととも
に、データ転送が可能な形式が転送元あるいは転送先の
アドレスがある１つの特定のアドレスに固定されている
場合に限定されるが、レジスタ及びカウンタの数を削減
することができる。
【００４１】尚、上記第１実施形態におけるＳＲＣアド
レスレジスタ９、ＤＳＴアドレスレジスタ１０、上記第
２実施形態におけるアドレスレジスタ１２は、それぞれ
ＳＲＣアドレスカウンタ６、ＤＳＴアドレスカウンタ
７、アドレスカウンタ１１にＣＰＵから直接データを書
き込むようにすれば、省略できる。
レスレジスタ９、ＤＳＴアドレスレジスタ１０、上記第
２実施形態におけるアドレスレジスタ１２は、それぞれ
ＳＲＣアドレスカウンタ６、ＤＳＴアドレスカウンタ
７、アドレスカウンタ１１にＣＰＵから直接データを書
き込むようにすれば、省略できる。
【００４２】
【発明の効果】以上説明したように、本発明のＤＭＡコ
ントローラによれば、１回のＤＭＡ転送要求に対して所
定回数のＤＭＡ転送を行い、さらに、ＤＭＡ転送要求が
繰り返し行われるような場合において、ＣＰＵは、ＤＭ
Ａコントローラに対して、転送元や転送先のアドレス、
サイクルレジスタ（実施形態での「ＣＹＣレジスタ」）
の値、転送カウンタ（実施形態での「ＴＲＮカウン
タ」）の値をそれぞれ一度だけ設定すればよくなり、Ｃ
ＰＵの負担が軽減するので、その分、システムの性能低
下を抑制することができる。
ントローラによれば、１回のＤＭＡ転送要求に対して所
定回数のＤＭＡ転送を行い、さらに、ＤＭＡ転送要求が
繰り返し行われるような場合において、ＣＰＵは、ＤＭ
Ａコントローラに対して、転送元や転送先のアドレス、
サイクルレジスタ（実施形態での「ＣＹＣレジスタ」）
の値、転送カウンタ（実施形態での「ＴＲＮカウン
タ」）の値をそれぞれ一度だけ設定すればよくなり、Ｃ
ＰＵの負担が軽減するので、その分、システムの性能低
下を抑制することができる。
【図１】 本発明の第１実施形態であるＤＭＡコントロ
ーラのブロック図である。
ーラのブロック図である。
【図２】 本発明の第１実施形態であるＤＭＡコントロ
ーラのシーケンサが行う動作を示すフローチャートであ
る。
ーラのシーケンサが行う動作を示すフローチャートであ
る。
【図３】 本発明の第１実施形態であるＤＭＡコントロ
ーラのシーケンサが行う別の動作を示すフローチャート
である。
ーラのシーケンサが行う別の動作を示すフローチャート
である。
【図４】 本発明の第２実施形態であるＤＭＡコントロ
ーラのブロック図である。
ーラのブロック図である。
【図５】 本発明の第２実施形態であるＤＭＡコントロ
ーラのシーケンサが行う動作を示すフローチャートであ
る。
ーラのシーケンサが行う動作を示すフローチャートであ
る。
１ 調停回路 ２ シーケンサ ３ ＣＹＣレジスタ ４ ＣＹＣカウンタ ５ ＴＲＮカウンタ ６ ＳＲＣカウンタ ７ ＤＳＴカウンタ ８ コントロールレジスタ ９ ＳＲＣレジスタ １０ ＤＳＴレジスタ １１ アドレスカウンタ １２ アドレスレジスタ
Claims (1)
- 【請求項１】 １回のＤＭＡ転送要求に対するデータ転
送回数を設定するためのサイクルレジスタと、データ転
送を行った回数を計数するサイクルカウンタと、前記サ
イクルレジスタに保持されている回数だけデータ転送を
行う毎に保持している値を更新する転送カウンタとを設
け、前記転送カウンタに保持されている値が所定値にな
るまでデータ転送を行うようにしたことを特徴とするＤ
ＭＡコントローラ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000254749A JP2002073527A (ja) | 2000-08-25 | 2000-08-25 | Ｄｍａコントローラ |
| US09/928,978 US6728797B2 (en) | 2000-08-25 | 2001-08-14 | DMA controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000254749A JP2002073527A (ja) | 2000-08-25 | 2000-08-25 | Ｄｍａコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002073527A true JP2002073527A (ja) | 2002-03-12 |
Family
ID=18743636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000254749A Pending JP2002073527A (ja) | 2000-08-25 | 2000-08-25 | Ｄｍａコントローラ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6728797B2 (ja) |
| JP (1) | JP2002073527A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009151487A (ja) * | 2007-12-19 | 2009-07-09 | Panasonic Corp | Ｄｍａ転送制御装置及びデータ転送装置 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007003986A1 (en) * | 2005-06-30 | 2007-01-11 | Freescale Semiconductor, Inc. | Device and method for controlling an execution of a dma task |
| EP1899825B1 (en) * | 2005-06-30 | 2009-07-22 | Freescale Semiconductor, Inc. | Device and method for controlling multiple dma tasks |
| EP1899828B1 (en) * | 2005-06-30 | 2009-11-25 | Freescale Semiconductor, Inc. | Device and method for arbitrating between direct memory access task requests |
| EP1899827B1 (en) * | 2005-06-30 | 2010-09-08 | Freescale Semiconductor, Inc. | Device and method for executing a dma task |
| JP2008083911A (ja) * | 2006-09-27 | 2008-04-10 | Matsushita Electric Ind Co Ltd | Ｄｍａ転送制御装置および半導体集積回路装置 |
| US7433977B2 (en) * | 2006-11-28 | 2008-10-07 | Telefonaktiebolaget Lm Ericsson (Publ) | DMAC to handle transfers of unknown lengths |
| US20100161914A1 (en) * | 2008-12-23 | 2010-06-24 | Eilert Sean S | Autonomous memory subsystems in computing platforms |
| US8521921B1 (en) * | 2009-05-22 | 2013-08-27 | Marvell International Ltd. | Automatic direct memory access (DMA) |
| US20120089759A1 (en) * | 2010-10-08 | 2012-04-12 | Qualcomm Incorporated | Arbitrating Stream Transactions Based on Information Related to the Stream Transaction(s) |
| US8447897B2 (en) * | 2011-06-24 | 2013-05-21 | Freescale Semiconductor, Inc. | Bandwidth control for a direct memory access unit within a data processing system |
| US9128925B2 (en) | 2012-04-24 | 2015-09-08 | Freescale Semiconductor, Inc. | System and method for direct memory access buffer utilization by setting DMA controller with plurality of arbitration weights associated with different DMA engines |
| US9830245B2 (en) | 2013-06-27 | 2017-11-28 | Atmel Corporation | Tracing events in an autonomous event system |
| US9645870B2 (en) * | 2013-06-27 | 2017-05-09 | Atmel Corporation | System for debugging DMA system data transfer |
| US9256399B2 (en) | 2013-06-27 | 2016-02-09 | Atmel Corporation | Breaking program execution on events |
| US9053093B1 (en) | 2013-08-23 | 2015-06-09 | Altera Corporation | Modular direct memory access system |
| US9684615B1 (en) | 2015-01-08 | 2017-06-20 | Altera Corporation | Apparatus and methods for multiple-channel direct memory access |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59136830A (ja) * | 1983-01-26 | 1984-08-06 | Nec Corp | ダイレクトメモリアクセス制御装置 |
| JPH06119289A (ja) * | 1992-10-06 | 1994-04-28 | Sony Corp | データ転送装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5430853A (en) * | 1987-02-26 | 1995-07-04 | Canon Kabushiki Kaisha | Update of control parameters of a direct memory access system without use of associated processor |
| DE69127851T2 (de) * | 1990-05-22 | 1998-04-30 | Nec Corp | Direktspeicherzugriffübertragungssystem und Benutzung |
| AU652371B2 (en) * | 1990-06-29 | 1994-08-25 | Fujitsu Limited | Data transfer system |
| KR0160193B1 (ko) * | 1995-12-30 | 1998-12-15 | 김광호 | 직접메모리접근 제어장치 |
| US6115767A (en) * | 1996-03-04 | 2000-09-05 | Matsushita Electric Industrial Co., Ltd. | Apparatus and method of partially transferring data through bus and bus master control device |
| JPH11184804A (ja) * | 1997-12-22 | 1999-07-09 | Nec Corp | 情報処理装置及び情報処理方法 |
-
2000
- 2000-08-25 JP JP2000254749A patent/JP2002073527A/ja active Pending
-
2001
- 2001-08-14 US US09/928,978 patent/US6728797B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59136830A (ja) * | 1983-01-26 | 1984-08-06 | Nec Corp | ダイレクトメモリアクセス制御装置 |
| JPH06119289A (ja) * | 1992-10-06 | 1994-04-28 | Sony Corp | データ転送装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009151487A (ja) * | 2007-12-19 | 2009-07-09 | Panasonic Corp | Ｄｍａ転送制御装置及びデータ転送装置 |
| US8037216B2 (en) | 2007-12-19 | 2011-10-11 | Panasonic Corporation | DMA transfer control device |
Also Published As
| Publication number | Publication date |
|---|---|
| US6728797B2 (en) | 2004-04-27 |
| US20020026544A1 (en) | 2002-02-28 |
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Legal Events
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