JP2001195384A - 処理装置及び処理装置の入出力ピンを制御する方法 - Google Patents

Abstract

(57)【要約】 【課題】 処理コアが簡単な読出しまたは書込み命令を
もって関連したデータレジスタから情報を読出し書込む
ことのできる汎用Ｉ／Ｏピンをもった処理装置およびそ
の制御方法を提供すること。 【解決手段】 複数のビットをもった複数のマスクレジ
スタと、前記マスクレジスタのそれぞれのビットに対応
する複数の入力／出力ピンと、前記入力／出力ピンから
データを読出し及びそれに書込むデータ入力レジスタ、
データ出力レジスタおよびマスクレジスタを備え、前記
マスクレジスタの状態に応じて前記データ入力または出
力レジスタのアクセスされた１つが前記入力／出力ピン
からデータを読出しまたはそれに書込むようにした処理
装置及びその制御方法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般に処理装置、特
に入出力ピンをもった処理装置及び処理装置の入出力ピ
ンを制御する方法に関する。

【０００２】

【従来の技術】マイクロ処理ユニット（ＭＰＵ）、デジ
タル信号プロセッサ（ＤＰＳ）及び他の装置を含む汎用
処理装置は単一の装置を多くの異なるアプリケーション
に使用することを可能にする。処理装置はプログラムに
より所望のアプリケーションに適合される。１つの処理
装置を個々にあるいは同時に多数のプログラムを実行す
るのに使用することができる。アプリケーションを実行
する順序は前記処理装置の作動中に動的に変化する。

【０００３】多くの処理装置はプログラマが処理装置を
他の装置に接合するのに用いる汎用の入力／出力（Ｉ／
Ｏ）ピンを含む。これらのＩ／Ｏピンは必要に応じて特
定のアプリケーションに使用される。例えば、セルラー
電話に使用される処理装置は第１群のピンは変復調回路
に接続するように指定され、第２群のピンはＬＣＤスク
リン制御器に接続するように指定される。他のアプリケ
ーションにおいてはこれらの同じピンを全く別の目的に
用いることができる。

【０００４】従来技術においては、汎用Ｉ／Ｏピンはレ
ジスタのそれぞれのビット位置の各ピンに関連する値を
格納するＩ／Ｏレジスタに結合されていた。ある機能の
ピン信号を読むため、プロセッサはレジスタの値を読
み、処理装置は上記機能に関係ないビットをマスクす
る。所定の機能のピンに信号を送るため、プロセッサは
該機能に関連のないピンの変更を避けて読出−変調−書
込操作を実行しなければならない。プロセッサは汎用Ｉ
／Ｏピンに関連する出力バッファの値を読出し、手もと
の機能に関連したそれらのビットのみを変調し、その変
調された値を前記出力バッファに再び書込む。この汎用
Ｉ／Ｏピンを処理する機構には相当量の処理時間と電力
を使用し、Ｉ／Ｏピンを正確に操作するには長くて綿密
なプログラムの作成が必要である。

【０００５】他の重要な問題は、多数の独立したタスク
がＩ／Ｏレジスタにアクセスするマルチタスク環境にお
ける汎用Ｉ／Ｏピンの使用を含む。この場合、読出−変
調−書込操作は原子的、すなわち全ての操作が他の操作
が開始する前に完了しなければならない。さもないと、
次のような事象が起こる可能性がある。すなわち、
（１）第１のタスクは汎用Ｉ／Ｏピンのピン０−３にデ
ータを書込むために読出−変調−書込を実行し、（２）
読出の後しかし書込の前に、第２のタスクが第１のタス
クに割込み、汎用Ｉ／Ｏピンのピン４−６に読出−変調
−書込を実行し、（３）第２のタスクの読出−変調−書
込の完了の後に、第１のタスクが制御を再度獲得して、
その読出−変調−書込を終了する。この場合、ピン４−
６を駆動するデータは第１のタスクの読出−変調−書込
の書込操作により上書きされるであろう。この状態の発
生を避けるため、読出−変調−書込の間の処理コアに対
する全ての割込を不可能にすることが必要であり、処理
コアに対する割込を不可能にすることは装置の操作にお
いて不要な待ち時間を発生する可能性がある。

【０００６】従って、処理装置における汎用入力／出力
ピンについて容易にプログラムでき、プロセッサの機能
を妨害しないことが要求される。

【０００７】

【発明の概要】本発明において処理装置は、各々が複数
のビットをもった複数のマスクレジスタを含む。複数の
入力／出力ピンは各マスクレジスタのそれぞれのビット
に対応する。１つまたは複数のデータレジスタが前記入
力／出力ピンに結合され、該データレジスタの各々は、
各マスクレジスタのそれぞれのビットに対応する複数の
ビットをもつ。論理回路は前記マスクレジスタの選択さ
れた１つにより画定される位置においてのみ前記データ
レジスタにアクセスする。

【０００８】本発明は、従来技術より充分に優れた利点
をもつ。前記マスクレジスタと論理回路は、処理コアが
読出−変調−書込操作の実行に巻き込まれることなく、
簡単な読出しまたは書込み命令をもって、前記汎用Ｉ／
Ｏピンに関連したデータレジスタから情報を読出し、書
込むことを許す。さらに、本発明は読込−変調−書込操
作の割込によるエラーの可能性を排除する。また、デー
タのピンへの書込み及び読出しのためのプログラミング
が従来技術よりも格別に簡易化され、エラーを起こり難
くする。

【０００９】

【実施例】本発明は図面の図１−５を参照して最良に理
解される。各図面において同じ数字は同様の要素に用い
られる。

【００１０】図１は本発明による融通性のある汎用入力
／出力構造を用いた処理装置１０のブロック図を示す。
図示のため処理装置１０のブロック図面はデジタル信号
プロセッサ（ＤＳＰ）の特定の実施として示されるが、
本発明は図１に示されるものと相当に異なるプロセッサ
構造についても使用できることを注意すべきである。本
発明は、汎用ピンの設けられた任意の処理装置、例えば
それに限定されるものでないが、マイクロプロセッサ、
デジタル信号プロセッサ、複合アナログ／デジタル信号
プロセッサとコプロセッサを含む処理装置の設計に使用
されるものと考えられる。

【００１１】図１の実施例において、処理装置１０はレ
ベル１命令（Ｌ１Ｉ）キャッシュ１４とレベル１データ
（Ｌ１Ｄ）キャッシュ１６に結合されたＣＰＵ（処理）
コア１２を含む。Ｌ１Ｉキャッシュ１４とＬ１Ｄキャッ
シュ１６はレベル２（Ｌ２）キャッシュ１８に結合され
る。Ｌ２キャッシュ１８は転送制御器２０、構成バス２
２及び転送要求バス２４に結合される。転送制御器２０
はまたＥＭＩＦ（外部メモリインタフェース）２６及び
バッファ管理装置２８に結合される。構成バス２２はＥ
ＭＩＦ２６，監視タイマ３０、ＸＤＭＡ（外部直接メモ
リアクセス（external direct memory access)）制御器
３１、タイマ０ ３２、タイマ１ ３４、割込み選択器
３５、ＧＰＩＯ（汎用入力／出力）回路３６、ＵＡＲＴ
（汎用非同期受信／送信（universal asynchronous rec
eive/transmit)）３８、Ｍc ＢＳＰ（多重チャネルバッ
ファ直列ポート（multi-channel buffered serial por
t)）４０及びバッファ管理装置２８に結合される。バッ
ファ管理装置２８はまたＵＡＲＴ３８，Ｍc ＢＳＰ４
０，ＨＤＬＣ（高レベルデータリンク）制御器４２、Ｍ
ＡＣ（媒体アクセス制御器）４４及びＭＤＩＯ（直列Ｍ
ＩＩ管理直接入力／出力(serial MII management direc
t input/output) ）制御器４６に結合される。転送要求
バス２４はＬ２キャッシュ１８、転送制御器２０、バッ
ファ管理装置２８及びＸＤＭＡ制御器３１に結合され
る。

【００１２】動作において、装置は１組のデータ入力／
出力ユニット（ＭＡＣ４４，ＭｃＢＳＰ４０，ＵＡＲＴ
３８，ＨＤＬＣ制御器４２、ＧＰＩＯ３６，ＭＤＩＯ４
６），データ操作及び処理ユニット（ＣＰＵコア１
２）、データ移動及び格納ユニット（Ｌ１及びＬ２キャ
ッシュ１４−１８、転送制御器２０、バッファ管理装置
２８、ＥＭＩＦ２６）及び支持ユニット（ＸＤＭＡ制御
器３１、割込み選択器３５、タイマ０ ３２、タイマ１
３４、監視タイマ３０）に分割される。転送制御器２
０、ＸＤＭＡ制御器３１の組み合わせは強化ＤＭＡ（Ｅ
ＤＭＡ）として公知である。

【００１３】上述の実施例において、全ての構成要素は
３２ビットのアドレスバスによりアクセスされる記憶ス
ペースを共有する。このスペースの上方半分，アドレス
範囲０×８０００００００−０×ＦＦＦＦＦＦＦは１２
８メガバイトまでの４つの別個のスペースに分割され、
各スペースはＥＭＩＦ２６を介してアクセスされる外部
メモリとして設けられる。下方半分、アドレス範囲０×
００００００００−０×７ＦＦＦＦＦＦＦは内部にマッ
プ（mapped) される。このアドレス範囲はさらに多数の
スペースに細分される。装置のインタフェースと支持要
素はこれらの内部アドレススペースにメモリマップされ
る（memory-mapped)。全メモリスペースを横切る任意の
位置間のデータ移動は、転移要求バス２４を介して受け
取られるバッファ管理装置２８、Ｌ２キャッシュ１８及
び／又はＸＤＭＡ制御器３１からの要求に従って、転移
制御器２０により実行される。加えて、アドレス範囲０
×０１８０００００−０×０１ＦＦＦＦＦＦに延在する
メモリ領域はＣＰＵコア１２に代わって構成バス２２に
よりアクセスされる。この構成バススペースは一次的に
システムの制御と構成に使用されるレジスタをアクセス
するためのものである。ＣＰＵコア１２に必要なデータ
及び命令は、別個の第１のレベルの命令及びデータキャ
ッシュ（それぞれＬ１命令キャッシュ１４とＬ１データ
キャッシュ１６）と統合された第２のレベルのキャッシ
ュ（Ｌ２キャッシュ）１８よりなる２レベルキャッシュ
構成により与えられる。

【００１４】処理装置１０は、毎秒１０または１００メ
ガビット（１０または１００Ｍｂｐｓ）で作動するイー
サネット（登録商標）ＭＡＣインタフェース、１６７ｋ
迄の全ての共通通信速度（baud rates) にセットされる
汎用非同期受信／送信（ＵＡＲＴ）インタフェース３
８、多重チャネルバッファ直列ポート（Ｍc ＢＳＰ）イ
ンタフェース４０、高レベルデータ連結制御（ＨＤＬ
Ｃ）インタフェース４２、直列ＭＩＩ管理（ＭＤＩＯ）
インタフェース４６、外部処理コア割込み源を含む他の
外部装置の接続及び２つの内部タイマ３２と３４の制御
信号のための１６の汎用入力／出力（ＧＰＩＯ）ピンを
含む多数の外部インタフェースを備える。

【００１５】内部資源は各種の計数と計時の目的に使用
される２つの３２−ビットタイマ３２と３４、ＣＰＵに
割込みを起こす全ての装置の事象を取り扱う割込み選択
器３５、割込み事象に反応するＣＰＵに類似した態様で
起動されるＸＤＭＡ制御器３１を含む。割込み選択器３
５は割込み事象に対して、割込みサービス手順にジャン
プする代わりに転送制御器２０に対する予め画定された
データ転送要求の１つを遅らすように反応する。さら
に、バッファ管理装置２８が主内部資源を構成する。こ
のユニットはＭＡＣ４４，ＨＤＬＣ制御器４２、Ｍc Ｂ
ＳＰ４０及びＵＡＲＴ３８が装置のメモリスペースに対
し及びそれからパケット化されたデータを転送する手段
である。このユニットは、それ自身とそれがサーブする
周辺装置の間にデータを移動し、そのデータをパケット
の列（データの流れとして知られる）に組み込み、その
データ列をＣＰＵコア１２がアプリケーションの要求す
るデータにアクセスしそれを処理することのできる外部
メモリに対し及びそれから転送するのに前記転送制御器
を使用するための専用のハードウエアを提供する。

【００１６】以下により詳細に説明するように、多数
（図示の実施例においては１６）の汎用Ｉ／Ｏピンが設
けられる。各ＧＰＩＯピンは入力または出力として独立
に設定できる。ＧＰＩＯピンは１組のメモリマップされ
た（memory mapped)レジスタを読出し及び書込むように
駆動され監視される。図示の実施例において、ＧＰＩＯ
レジスタは構成バス２２のアドレススペースにメモリマ
ップされる。

【００１７】図２は処理装置１０の例示的メモリマップ
を示す。図示の実施例において、処理装置は単一の統合
された（unified)メモリマップであるが、これは本発明
を実行するのに必須なことではない。図示の実施例にお
いて、構成バスアドレススペースは０×０１８００００
０（６進法(hex notation)による全てのアドレス）から
０×０１ＦＦＦＦＦＦのアドレススペースをもつ。構成
バスアドレススペース内で、ＧＰＩＯは０×０１Ｂ８１
０００−０×０１Ｂ８１ＦＦＦのアドレススペースを使
用する。しかし、ＧＰＩＯアドレススペースは処理装置
１０のアドレススペースの任意の好都合の位置にマップ
することができる。

【００１８】図３ａはＧＰＩＯ回路の基本的ブロック図
を示す。論理５０は０×０１Ｂ８１０００から０×０１
Ｂ８１ＦＦＦ（図２の実施例において）の範囲について
ＧＰＩＯ３６に対する読出し及び書込み要求を受け取
る。このアドレスは図３ａにおいて一般にＢＢＢＢＢＭ
ＭＲで表され、ここでＢＢＢＢＢは“基本”フィール
ド、ＭＭは“マスク”フィールド、Ｒは“レジスタ”フ
ィールドである。従って、論理５０は基本アドレスがＢ
ＢＢＢＢ＝０１Ｂ８１のアドレスに対する読出し及び書
込み要求を受け取る。１６の汎用Ｉ／Ｏピン５２をもつ
構成に対して、ＧＰＩＯハードウエア３６は１６−ビッ
トデータ入力レジスタ５４（各ピンについて１ビッ
ト）、１６−ビットデータ出力レジスタ５６、１６−ビ
ットデータエネーブルレジスタ５８及び図示の実施例に
おいては３２の１６−ビットマスクレジスタ６０（個々
にマスクレジスタ６０_0-６０_1Fで示される）を含む。デ
ータ入力レジスタ５４の１６ビットの各ビットは対応す
るピン５２に結合される。出力エネーブルレジスタ５８
の各ビットは対応する３−状態バッファ６２の制御ゲー
トに結合される。データ出力レジスタ５６の各ビットは
対応するバッファ６２の入力に結合される。３−状態バ
ッファ６２の出力はピン５２に結合される。

【００１９】マスクレジスタ６０、データ入力レジスタ
５４、データ出力レジスタ５６、出力エネーブルレジス
タ５８について、レジスタビットとピン５２の間には直
接の対応がある。データ入力レジスタ５４はそれらの最
後のサンプル点におけるＧＰＩＯピンの状態を格納す
る。データ出力レジスタ５６は、出力レジスタ５６にお
いて出力エネーブルレジスタビットがセットされている
ピン５２に駆動されるべきデータを画定する。データ出
力レジスタ５６は３−状態バッファを制御して、それに
よりデータ出力レジスタ５６からピン５２に駆動される
データを画定する。

【００２０】都合により、ここに記載される各レジスタ
は３２ビットレジスタに形成されその下位１６ビットの
みが使用されるものとする。ここに示される実施例は追
加のＧＰＩＯピンを設け、レジスタにおいて追加のビッ
トを使用することにより容易に拡大される。

【００２１】図３ｂはＧＰＩＯ回路３６の論理回路を示
す。レジスタ５４、５６、５８、６０の各々はＧＰＩＯ
アドレススペースにメモリマップされる。一方好ましい
実施例において、マスクレジスタ６０はアドレススペー
スに独特にマップされ（すなわち各マスクレジスタ６０
は単一のアドレスによりアクセスされる）、データ入力
レジスタ５４、データ出力レジスタ５６、出力エネーブ
ルレジスタ５８はアドレススペースに３２度マップされ
る（各マスクレジスタについて１度）。従って、データ
入力レジスタ５４は多重アドレスの１つをアクセスする
ことにより読出され、データ出力レジスタ５６は多重ア
ドレスの何れか１つにアクセスして書込まれ、出力エネ
ーブルレジスタ５８は多重アドレスの何れか１つにアク
セスしてそれから読出し、またはそれに書込まれる。図
示の実施例は３２マスクレジスタ６０を用いた構成を示
すが、任意の数のマスクレジスタをマスクレジスタの数
に等しい数のデータ入力レジスタ５４、データ出力レジ
スタ５６、出力エネーブルレジスタ５８への論理マッピ
ングと共に使用することができる。

【００２２】図示の実施例において、アドレスのマスク
フィールド（ＭＭ）は与えられたマスクに関連した１組
の（論理）レジスタを一意的に画定する。ここにＭＭ＝
００に対して、Ｒ＝０はマスクレジスタ０６０₀に対応
し、Ｒ＝４は論理データ入力レジスタ０に対応し、Ｒ＝
８は論理データ出力レジスタ０に対応し、Ｒ＝Ｃは論理
出力エネーブルレジスタ０に対応する。同様に、ＭＭ＝
１Ｆに対して、Ｒ＝０はマスクレジスタ１Ｆ６０_1Fに対
応し、Ｒ＝４は論理データ入力レジスタ１Ｆに対応し、
Ｒ＝８は論理データ出力レジスタ１Ｆに対応し、Ｒ＝Ｃ
は論理出力エネーブルレジスタ１Ｆに対応する。論理デ
ータ入力レジスタ０と論理データ入力レジスタ１Ｆは例
えば、図３ａに示されると同様な物理的データ入力レジ
スタ５４であるが、多重マップされたレジスタ５４、５
６、５８の各々にアクセスするのに使用されるアドレス
は、関連するマスクレジスタ６０を識別することにより
レジスタがどのようにアクセスされるかを画定する。

【００２３】動作において、多重マップされたレジスタ
がアクセスされるとき、関連するマスクレジスタ６０の
対応するビットにおいて、エネーブルされたビットのみ
がその動作により影響される。各マスクレジスタ６０と
その関連する（論理）データ入力レジスタ５４、データ
出力レジスタ５６、出力エネーブルレジスタ５８がＧＰ
ＩＯマスクレジスタ組を構成する。特定のデータ入力レ
ジスタ、データ出力レジスタ、または出力エネーブルレ
ジスタ位置がアクセスされるとき、そのアクセスにより
影響される対応するハードウエアレジスタ内のビットは
そのアクセスされた位置と同じ組のマスクレジスタ６０
により決められる。アクセスされるレジスタがデータ入
力レジスタ５４、データ出力レジスタ５６または出力エ
ネーブルレジスタ５８であるとき、論理５０は該レジス
タにアクセスするのに使用されたアドレスに対応するマ
スクレジスタ６０の状態に従ってレジスタにアクセスす
る。データ入力レジスタ５４、データ出力レジスタ５６
または出力エネーブルレジスタ５８は、適当なビット
（関連するマスクレジスタ６０のビットの組に対応す
る）のみが影響されるようにアクセスされる。処理コア
１２による読出し動作について、論理５０は対応するマ
スクビットがセットされているビットに対してのみ正し
いハードウエアレジスタ値に戻し、その他のビットは
“０”に戻る。処理コア１２による書込動作に対して、
論理５０は対応するセットされたマスクビットをもった
レジスタのビットに直接書込み、対応するセットされた
マスクビットをもたないレジスタのビットは書込動作に
より影響されない。

【００２４】レジスタにアクセスするこの構造はＧＰＩ
Ｏインタフェースを、多重ソフトウエア処理が互いに独
立に異なるＧＰＩＯピンにアクセスすることができるよ
うに構成する。ＧＰＩＯピン５２の１つまたは複数を使
用するタスクはどのピンが使用されるかを画定するよう
にマスクレジスタを設定することのみが必要であり、そ
の後それは適当なアドレスへの簡単な読出し、書込み命
令を用いて（アクセスされるデータレジスタと関連する
マスクレジスタに基づいて）上記ピンにアクセスするこ
とができる。プログラミングはこのようにして非常に簡
易化される。さらに、ＣＰＵコア１２がソフトウエアを
介してデータレジスタに書込むよりはむしろ、論理５０
がハードウエアを介してデータレジスタに書込むので、
コア１２は論理５０が書込を実行するときにさえ、異な
るタスクによりデータを上書する危険無しに割り込まれ
る。

【００２５】図４は、図３ａ，３ｂに示されるＧＰＩＯ
回路３６の動作を示すフローチャートである。ブロック
８０において、読出しまたは書込み要求に関連して論理
５０がアドレスを受け取る。基本アドレスＢＢＢＢＢ＝
０１Ｂ８１（図示の実施例において）をもったアドレス
のみがＧＰＩＯ回路３６に与えられる。もし、決定ブロ
ック８２においてマスクフィールドが０と１Ｆの間にあ
れば（すなわち０≦ＭＭ≦１Ｆ），要求はマスクレジス
タ組のレジスタの１つに向けられる。マスクフィールド
範囲外のアドレスに対するアクセスは正規にブロック８
４において処理される。もしアクセスがマスク組のデー
タレジスタに対するならば、ブロック８６においてレジ
スタが識別される。マスクレジスタ６０（Ｒ＝０）に対
するアクセスは正規に処理され、ブロック８４において
データがマスクレジスタから読出し、またはそれに書込
まれる。

【００２６】もしアクセスされるレジスタがデータ入力
レジスタ５４（Ｒ＝４）であるなら、ブロック８８で関
連するマスクレジスタビットのセットされているビット
のみが正しいハードウエアレジスタ値に戻され、他のビ
ットは０に戻される。データ入力レジスタ５４は読出専
用メモリである。もしアクセスされるレジスタがデータ
出力レジスタ５６（Ｒ＝８）で、アクセスが読出しであ
るなら、ブロック９０で対応するマスクレジスタビット
のセットされているビットのみにデータが戻され、他の
ビットは０に戻される。データ出力レジスタ５６に対す
る書込動作に対して、書込データは対応するマスクビッ
トのセットされているハードウエアレジスタビットにの
み書き込まれる。データ出力レジスタ５６の他のビット
は影響されない。もしアクセスされるデータレジスタが
出力エネーブルレジスタ５８（Ｒ＝Ｃ）であるなら、ブ
ロック９２においてデータはこのレジスタから対応する
マスクビットのセットされているビットについてのみ読
み取られ、他のビットは０に戻される。出力エネーブル
レジスタ５８に対する書込動作に対しては、書込データ
は対応するマスクビットがセットされているハードウエ
アレジスタビットにのみ書込まれ、他のビットは影響さ
れない。

【００２７】図５ａから５ｄはマスクレジスタ６０、デ
ータ入力レジスタ５４、データ出力レジスタ５６、出力
エネーブルレジスタ５８の詳細構造を示す。各レジスタ
の動作はそれぞれ表Iから表IVに示される。

【００２８】

【表１】

【００２９】

【表２】

【００３０】

【表３】

【００３１】

【表４】

【００３２】動作において、プロセッサ１０により実行
される各ソフトウエア手順は１つまたは複数のマスクレ
ジスタをセットしてその手順により監視され、または駆
動されるピン５２を画定する。例えば、１つの手順があ
る装置への入力／出力ポートとしてピン３−０にアクセ
スするなら、“０,,,,０１１１１”の値がマスク０に書
込まれる。このポートに対する全てのアクセスはアドレ
ス０×１Ｂ８１００４によりアクセスされるデータ入力
レジスタ５４、アドレス０×１Ｂ８１００８によりアク
セスされるデータ出力レジスタ５６、アドレス０×１Ｂ
８１００Ｃによりアクセスされる出力エネーブルレジス
タを用いてなされる。マスクレジスタ６０₀をセットし
た後は、マスクにより画定されるピンに対する書込はマ
スクレジスタにより使用不能にされたピンの使用に影響
しないので、ソフトウエア手順は他の汎用ピンの使用に
係わる必要がない。

【００３３】本発明は従来技術に較べて大きな利点を与
える。従って、処理コア１２による簡単な書込命令が論
理５０によるアクセスされるレジスタの特定のビット、
書込アドレスにより画定される関連するマスクレジスタ
６０に設定される特定のビットに対するハードウエアの
書込を開始する。論理５０による書込はコア１２に明ら
かであり、それによりタスクのコーデングが簡易化さ
れ、割込みによるエラーを受けることがない。

【００３４】本発明の詳細な説明は特定の例示的実施例
に向けられたが、この実施例の各種変形及び他の実施例
が当業者には明らかであろう。例えば、ここに示される
アドレス、レジスタの大きさ、マスクレジスタ（及び論
理的データ入力レジスタ、データ出力レジスタ、出力エ
ネーブルレジスタ）の数、ピンの数は特定の実施例を説
明するためのもので、当業者に良く知られているように
容易に各種の変更をこれら要素になすことができる。同
様に、ここに示されるマスク組は４つのレジスタ（マス
ク、データ入力、データ出力、出力エネーブル）からな
るが、ある実施例においては望ましい機能を与えるため
必要に応じて各マスク組のレジスタの数を増加または減
少することができる。本発明は添付の請求項の範囲内の
任意の修正、変形を含むものである。

【００３５】以上の説明に関して更に以下の項を開示す
る。 （１）それぞれが複数のビットをもった複数のマスクレ
ジスタと；各マスクレジスタのそれぞれのビットに対応
する複数の入力／出力ピンと；前記入力／出力ピンに結
合され、各々が各マスクレジスタのそれぞれのビットに
対応する複数のビットをもった１つまたは複数のデータ
レジスタと；前記マスクレジスタの選択された１つによ
り画定される位置において前記データレジスタにアクセ
スする論理回路と；を含む処理装置。 （２）前記１つまたは複数のデータレジスタが前記入力
／出力ピンに印加される信号に対応した値を格納するデ
ータ入力レジスタを含む、第１項に記載の処理装置。 （３）前記１つまたは複数のデータレジスタが前記入力
／出力ピンに印加されるべき値を格納するデータ出力レ
ジスタを含む、第１項に記載の処理装置。 （４）前記１つまたは複数のデータレジスタが前記デー
タ出力レジスタと前記入力／出力ピンの間に結合された
バッファに印加される信号に対応した値を格納する出力
エネーブルレジスタを含む、第３項に記載の処理装置。 （５）前記データレジスタがメモリマップされている第
１項に記載の処理装置。 （６）前記選択されたマスクレジスタが前記データレジ
スタをアクセスするのに使用されるアドレスにより画定
される、第５項に記載の処理装置。

【００３６】（７）プロセッサの１組の入力／出力ピン
を制御する方法にして、前記プロセッサが処理コアと、
前記ピンのそれぞれに結合された複数のビットをもった
１つまたは複数のデータレジスタとを含むものにおい
て、前記方法が、論理回路において前記処理コアから前
記データレジスタの１つに向けられたアクセス要求を受
け取ること；複数のマスクレジスタの関連する１つを識
別すること；前記関連するマスクレジスタの状態により
画定されるビット位置においてのみ、前記１つのデータ
レジスタにアクセスすること；の各工程を含む前記方
法。 （８）前記アクセスを受け取る工程が、前記データ入力
レジスタに向けられたアクセス要求を受け取り、前記入
力／出力ピンに与えられるべき値を格納する工程を含
む、第７項に記載の方法。 （９）前記アクセスを受け取る工程が、前記データ出力
レジスタに向けられたアクセス要求を受け取り、前記入
力／出力ピンに与えられるべき値を格納する工程を含
む、第７項に記載の方法。 （１０）前記アクセスを受け取る工程が、前記出力エネ
ーブルレジスタに向けられたアクセス要求を受け取り、
前記データ出力レジスタと前記入力／出力ピンの間に結
合されたバッファに与えられるべき信号に対応する値を
格納する工程を含む、第７項に記載の方法。 （１１）前記データレジスタがメモリマップされてい
る、第７項に記載の方法。 （１２）前記識別する工程が、前記データレジスタにア
クセスするのに使用されるアドレスに基づき関連するマ
スクレジスタを識別する工程を含む、第１１項に記載の
方法。

【００３７】（１３）１組の入力／出力ピンと；処理コ
アと；それぞれのピンに結合された複数のビットをもっ
た１つまたは複数のデータレジスタと；複数のマスクレ
ジスタと；前記データレジスタの１つに向けられたアク
セス要求を前記処理コアから受け取り、前記マスクレジ
スタの関連する１つを識別し、前記１つのデータレジス
タを前記関連するマスクレジスタの状態により画定され
るビット位置においてアクセスするようにした論理回路
と；を含む処理装置。 （１４）前記データレジスタが前記入力／出力ピンに与
えられる信号に対応する値を格納するデータ入力レジス
タを含む、第１３項に記載の処理装置。 （１５）前記データレジスタが前記入力／出力ピンに与
えられる値を格納するデータ出力レジスタを含む、第１
３項に記載の処理装置。 （１６）前記データレジスタが前記データ出力レジスタ
と前記入力／出力ピンの間に結合されたバッファに与え
られる信号に対応する値を格納する出力エネーブルレジ
スタを含む、第１３項に記載の処理装置。 （１７）前記データレジスタがメモリマップされている
第１３項に記載の処理装置。 （１８）前記論理回路が前記データレジスタにアクセス
するのに使用されるアドレスに基づいて前記関連するマ
スクレジスタを認識する、第１７項に記載の処理装置。

【００３８】（１９）処理装置（１０）は必要に応じて
ソフトウエア手順により使用する汎用入力／出力ピン
（５２）を備える。データ入力レジスタ（５４）は各ピ
ン（５２）上の信号の値を格納するため前記ピンに対応
するビットをもつ。データ出力レジスタ（５６）はピン
（５２）上の信号を所望の値に駆動するため各ピンに対
応するビットをもつ。出力エネーブルレジスタ（５８）
は前記出力レジスタ（５６）と前記ピン（５２）の間に
結合された出力バッファ（６２）を制御する。複数のマ
スクレジスタ（６０）は個々に前記マスクに関連する１
組のピンを画定するようにセットされる。前記データレ
ジスタ、データ入力レジスタ（５４）、データ出力レジ
スタ（５６）及び出力エネーブルレジスタ（５８）の各
々は複数のアドレスによりアクセスされ、ここにアドレ
スはアクセスされるデータレジスタと関連するマスクレ
ジスタの両者を特定するものである。論理（５０）は関
連するマスクレジスタ（６０）の状態を考慮して前記デ
ータレジスタをアクセスする。

【図面の簡単な説明】

【図１】汎用入力／出力回路を組み込んだ処理装置のブ
ロック図面。

【図２】図１の処理装置の例示的メモリマップを示す。

【図３ａ】汎用入力／出力回路の物理的な斜視図。

【図３ｂ】汎用入力／出力回路の論理的な斜視図。

【図４】汎用入力／出力回路の動作を説明するフローチ
ャート。

【図５ａ】マスクレジスタの詳細な接続を示す図面。

【図５ｂ】データ入力レジスタの詳細な接続を示す図
面。

【図５ｃ】データ出力レジスタの詳細な接続を示す図
面。

【図５ｄ】出力エネーブルレジスタの詳細な接続を示す
図面。

【符号の説明】

５２ 汎用入力／出力ピン ６２ ３−状態バッファ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード シンプソン イギリス国 ベドフォード、カールトン、 ザ マーシュ 21

Claims (2)

【特許請求の範囲】
1. 【請求項１】 それぞれが複数のビットをもった複数の
   マスクレジスタと；前記各マスクレジスタのそれぞれの
   ビットに対応する複数の入力／出力ピンと；前記入力／
   出力ピンに結合され、各々が各マスクレジスタのそれぞ
   れのビットに対応する複数のビットをもった１つまたは
   複数のデータレジスタと；前記マスクレジスタの選択さ
   れた１つにより画定される位置において前記データレジ
   スタにアクセスする論理回路と；を含む処理装置。
2. 【請求項２】 プロセッサの１組の入力／出力ピンを制
   御する方法にして、前記プロセッサが処理コアと、前記
   ピンのそれぞれに結合された複数のビットをもった１つ
   または複数のデータレジスタとを含むものにおいて、前
   記方法が、 論理回路において前記処理コアから前記データレジスタ
   の１つに向けられたアクセス要求を受け取ること；複数
   のマスクレジスタの関連する１つを識別すること；前記
   関連するマスクレジスタの状態により画定されるビット
   位置においてのみ、前記１つのデータレジスタにアクセ
   スすること；の各工程を含む前記方法。