JPH05165641A

JPH05165641A - シングルチップマイクロコンピュータ

Info

Publication number: JPH05165641A
Application number: JP4110092A
Authority: JP
Inventors: Akira Nishimura; 明西村; Sunao Ogawa; 直小川; Yasuo Yamada; 泰生山田; Akiyoshi Kanuma; 安喜良加沼
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-04-30
Filing date: 1992-04-28
Publication date: 1993-07-02

Abstract

(57)【要約】（修正有）【目的】内蔵ＲＡＭの利用及びレジスタバンク間のデ
ータの引渡しを容易にする。【構成】中央処理装置２は内蔵ＲＡＭ間を接続してデ
ータを転送する専用データバスＳＤＢＵＳ、及び中央処
理装置２と内蔵ＲＡＭ間を接続して専用データバスＳＤ
ＢＵＳで転送されるデータに対応したアドレス情報を転
送するバンクアドレスバスＢＡＢＵＳとに接続し、汎用
レジスタとして使用され内部のデータを専用データバス
ＳＤＢＵＳに出力するデータメモリＲＦ、及びデータメ
モリＲＦの内容が内蔵ＲＡＭ内に写像される時の写像領
域の位置情報を保持しバンクアドレスバスＢＡＢＵＳに
出力するバンク指示レジスタＢＰを有する。内蔵ＲＡＭ
は、バンク指示レジスタＢＰの内容をもとに実アドレス
を生成するバンクアドレス制御回路及びバンクアドレス
制御回路の生成する実アドレスと本業のアドレスバス上
のアドレスとを選択する選択回路を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はシングルチップマイクロ
コンピュータに関し、特にレジスタバンク機能を持ち、
チップ面積が小さく、また性能の高いシステムの構築が
可能で、高速動作の可能なシングルチップマイクロコン
ピュータに関する。

【０００２】

【従来の技術】組み込み制御機器向けの汎用のマイクロ
コンピュータやマイクロプロセッサ（ＭＣＵ／ＭＰＵ）
においては、割り込み処理の高速化やマルチタスク／マ
ルチプログラミングシステムに対応するため、レジスタ
バンクと呼ばれる機能を内蔵することが多くなってきて
いる。

【０００３】通常、ＭＣＵ／ＭＰＵは内部にデータを保
持するために、汎用レジスタと呼ばれる１組のレジスタ
群（例えば、８本の１６ビットのレジスタ等）およびプ
ログラムカウンタ、プロセッサステータスワードなどの
レジスタを持っている。これらのレジスタはユーザのプ
ログラムから指定され、演算結果やプログラムステータ
ス等の各種情報の保持・格納のために利用される。しか
し、プログラムの実行中に割り込み事象が発生し、割り
込み処理プログラムを実行する必要が生じたり、マルチ
タスク環境下で他の緊急度の高いプログラムを実行する
必要が生じたり（タスクスイッチと呼ぶ）、メインプロ
グラムからサブルーチンプログラムへプログラムの制御
を移すサブルーチンコールが発生した場合、ＭＣＵ／Ｍ
ＰＵは現在実行しているプログラムを一時的に中断し、
新しいプログラムへ実行の制御を移す必要がある。この
時、これらレジスタが保持しているデータを一時的に別
の場所（通常は外部メモリ）に退避し、新たなプログラ
ムで必要となるデータがあれば、外部から改めてレジス
タに読み込むことが行なわれる。そして、割り込みや緊
急度の高いプログラムの処理が終わった後、中断したプ
ログラムの処理を再開するために、退避されたデータを
レジスタに復帰することが行なわれる。

【０００４】レジスタバンク機能を持たないＭＣＵ／Ｍ
ＰＵでは、このレジスタファイルの退避先として、外部
メモリ（シングルチップマイクロコンピュータの場合は
内蔵ＲＡＭの場合もある）が使用される。しかしなが
ら、外部メモリのアクセスは一般的に低速な場合が多
く、複数のデータを転送しなければならないレジスタ群
の退避／復帰には非常に時間がかかってしまう。従っ
て、割り込みへの高速な反応等、リアルタイムな反応が
必要とされる組み込み制御機器では、性能上のネックと
なるだけでなく、システムとしての信頼性を低下させる
要因となる。

【０００５】この問題を解決し、システムとしての性能
を上げるために、レジスタバンク機能が利用される。レ
ジスタバンク機能を持つＭＣＵ／ＭＰＵは、複数組の汎
用レジスタを内部に持つ。例えば、１組の汎用レジスタ
が１６本の１６ビットレジスタから構成され、８個のレ
ジスタバンクを持つＭＣＵの場合、そのＭＣＵは内部に
８組の汎用レジスタ、即ち総計８×１６＝１２８本の１
６ビットレジスタを持つことになる。

【０００６】この複数個の汎用レジスタ（その１組をレ
ジスタバンクと呼ぶ）を、割り込み発生時や、タスクス
イッチが発生した時にうまく切り替えながら使用するこ
とにより、割り込みの応答時間やタスクスイッチに要す
る時間を短縮し、システムとしての性能を向上すること
ができる。即ち、レジスタバンクの機能を利用すること
により、割り込みやタスクスイッチによりレジスタファ
イルの退避回復の必要が生じた場合でも汎用レジスタの
内容を動作スピードの遅い外部メモリに退避したり、レ
ジスタファイルの復帰のために外部メモリからデータを
復帰したりするような、遅い外部メモリのスピードに律
速される動作が不必要となり、内部的に汎用レジスタを
切り替えるという高速な動作で置き換えられる。これに
より、レジスタバンクの切り替え時間が短縮されるの
で、割り込みに対しての高速な反応や、高速なタスクス
イッチが実現される。

【０００７】このような従来技術によるレジスタバンク
機能を用いたシングルチップマイクロコンピュータの構
成図を図９に、また該シングルチップマイクロコンピュ
ータ上に搭載されるＣＰＵコアの構成図を図１０に示
す。

【０００８】シングルチップマイクロコンピュータ１０
０は図９に示すように、ワンチップの中に、ＣＰＵコア
１０１、内蔵ＲＡＭ１０３、内蔵ＲＯＭ１０５、バスコ
ントローラ１０７、割り込みコントローラ１０９、タイ
マ１１１、およびシリアルＩ／Ｏ１１３等が搭載され、
これらブロックは、チップ内のシステムバスＳＹＳＢＵ
Ｓ（アドレスバスＡＢＵＳ及びデータバスＤＢＵＳを含
む）を介してデータのやり取りを行なう。また、チップ
外部とのデータのやり取りは、バスコントローラ１０７
を通じてＩ／Ｏパッドから行なわれる。

【０００９】図１０に示すように、従来技術では、レジ
スタバンクを構成する複数組の汎用レジスタＲＦ１〜Ｒ
Ｆ８はＣＰＵコア１０１内部に存在する。そして、これ
らの汎用レジスタＲＦ１〜ＲＦ８はＣＰＵコア１０１内
部の複数の内部データバスＩＤＢＵＳ１〜ＩＤＢＵＳ３
に接続され、この内部デーダバスＩＤＢＵＳ１〜ＩＤＢ
ＵＳ３を介してＡＬＵ（論理演算ユニット）等１２５に
データが転送されて演算が行なわれる。通常、ＣＰＵコ
ア１０１内部で効率的に演算処理を行なうには、汎用レ
ジスタＲＦ１〜ＲＦ８がＣＰＵコア１０１内部の複数デ
ータバスＩＤＢＵＳ１〜ＩＤＢＵＳ３からアクセス可能
であることが重要である。一般的には、汎用レジスタを
構成するメモリのポート数としては、読み出しに２ポー
ト、書き込みに１ポートの最低３ポートは必要である。
更に書き込みポートを１つ増やして計４ポートの構成を
取るとデータの処理効率は改善される。通常は、３ポー
トまたは４ポートのＲＡＭによりレジスタファイルを構
成するのが普通である。また、どのレジスタバンク（ど
のレジスタファイル）を使用するかはＣＰＵコア１０１
内部のバンク指示レジスタ１２７によって指示される。
バンク指示レジスタ１２７は現在使用されている汎用レ
ジスタの番号を保持し、レジスタバンクの切り替えはバ
ンク指示レジスタ１２７の内容を書き換えることにより
行なわれる。バンク指示レジスタ１２７の内容を書き換
えることにより、指定した番号を持つ新しい汎用レジス
タが使用されるようになる。この時、古い汎用レジスタ
は使用されなくなるだけで、その内容は保持される。

【００１０】従って割り込みが発生し、レジスタを退避
する手順は、プロセッサステータスワードプログラムカウンタ、バ
ンク指示レジスタ等をシステムバスを介してスタックに
退避する。

【００１１】バンク指示レジスタを更新し使用する汎
用レジスタを切りかえる。

【００１２】という手順になる。

【００１３】また、割り込みの処理が終了し元のプログ
ラムに復帰する場合の手順は、システムバスを介して外部メモリからプログラムカウ
ンタ、プロセッサステータスワード、バンク指示レジス
タのデータを読み込み内容を復帰するという手順にな
る。

【００１４】この方法により、汎用レジスタをスピード
の遅いシステムバスを介して外部メモリに書き込んだ
り、読み込んだりする処理が不要になり、高速にＣＰＵ
内部のレジスタの内容を切り替えることが可能になる。

【００１５】

【発明が解決しようとする課題】組み込み制御用のＭＣ
Ｕ／ＭＰＵへの高機能化の要求は高くなってきており、
レジスタバンクの数も４〜８バンク程度でよかったもの
が、最近では１６、３２、６４、更には２５６バンクへ
と増加してきている。このように、レジスタバンクのバ
ンク数が増大してくると、従来技術によるレジスタバン
クの構成方法では以下に示す如き種々の問題が発生す
る。

【００１６】一般に、多ポートメモリの回路設計におい
て、単位メモリセルの占有面積は、ポート数に比例した
数だけ余分のトランジスタ及び配線が必要となるため、
ポート数が多いほど大きくなる。従って、多ポートの汎
用レジスタの占有面積が大きいことは回路設計的に避け
られない。しかし、４バンク程度のレジスタバンク数な
らば、少々メモリセルが大きくても、メモリのビット数
がそれほど多くない（汎用レジスタの大きさが１６ビッ
ト×１６本の場合、４バンクで高々１０２４ビットであ
る）ので、多ポートメモリを使用しても、チップ全体に
対する面積オーバヘッドはそれほど問題にならない。し
かし、バンク数が多いと、これに比例して必要なメモリ
セルのビット数も多くなり、多ポートメモリを使用する
ことに伴う面積増加は無視できないものとなってくる。
また、ビット数の大きな多ポートメモリは、設計そのも
のが難しく、消費電力も大きく、また、動作スピードも
余り速くないので、ＬＳＩ設計上好ましくない。

【００１７】従って、従来技術のレジスタバンクの構成
を用いた場合、多ポートのメモリセルを用いてレジスタ
バンク用のメモリを構築しなければならないので、多数
のレジスタバンクを実現しようとすると、チップ面積や
消費電力が非常に大きくなってしまうという欠点があ
る。また、大規模な多ポートメモリは設計そのものが難
しく、動作スピードも余り速くないという欠点があるの
でチップの動作スピードを律速してしまうこともある。
また、従来技術のレジスタバンクの構成では、レジスタ
バンク用のメモリはレジスタバンクとしてしか使用でき
ないため、レジスタバンク機能を利用せず１組の汎用レ
ジスタのみを使用する時には、使用されないレジスタバ
ンクは全く無駄になってしまうという問題もある。

【００１８】また、Ｃ言語などの高級言語で書かれたプ
ログラムをＭＣＵ／ＭＰＵで実行する場合に、メインプ
ログラムからサブルーチンプログラムにサブルーチンコ
ールを行なう際に、レジスタバンクの機能が利用でき
る。この時、メインプログラムからサブルーチンプログ
ラムに引数としてデータを受け渡したり、サブルーチン
からメインプログラムに演算結果を返したりすることが
多い。従って、サブルーチンコールに伴うレジスタバン
ク切り替えの際には、１部のデータをレジスタバンク間
で共有できる（引き渡せる）ようにすると都合がよい。
しかし、従来技術のレジスタバンクの構成方式では、異
なるレジスタバンクは異なるレジスタファイルで実装さ
れており、それぞれのレジスタバンクは全く異なる物理
的な記憶素子から構成されており、レジスタバンク間で
のデータの引き渡し機構を実現するのは困難であった。

【００１９】以上のように、従来のレジスタバンクを構
成するシングルチップマイクロコンピュータでは、 (1) バンク数の大きいレジスタバンクを実現しようとす
ると、チップ面積や消費電力が非常に大きくなってしま
い、またチップの動作スピードを律速してしまうことも
ある。

【００２０】(2) レジスタバンクを使用しない時には、
使用されないレジスタバンクは全く無駄になってしま
う。

【００２１】(3) レジスタバンク間でのデータの引き渡
し機構を実現するのが難しい。

【００２２】という欠点があった。

【００２３】本発明は、上記問題点を解決するもので、
その目的は、レジスタバンクの構成において、効率的な
チップ面積を実現し、効率的にオンチップ内蔵ＲＡＭを
使用でき、異なるレジスタバンク間のデータの引き渡し
が容易に可能なシングルチップマイクロコンピュータを
提供することである。

【００２４】

【課題を解決するための手段】本発明の第１の特徴は、
シングルチップマイクロコンピュータにして、(a) プロ
グラムの処理を行なうための中央処理装置のブロック；
(b) 内蔵ＲＡＭのブロック；(c) 内蔵ＲＯＭのブロッ
ク；(d) これら各ブロック間を接続してデータを転送す
る第１のバス；(e) 前記第１のバスで転送されるデータ
に対応したアドレス情報を転送する第２のバス；(f) 前
記第１のバスのビット数以上のビット数を備え前記中央
処理装置と前記内蔵ＲＡＭ間を接続してデータを転送す
る第３のバス；and (g) 前記中央処理装置と前記内蔵Ｒ
ＡＭ間を接続して前記第３のバスで転送されるデータに
対応したアドレス情報を転送する第４のバスを有し、
(h) 前記中央処理装置は、現在実行しているプログラム
を一時的に中断し、新しいプログラムへ実行の制御を移
す場合に、上記中央処理装置の保持しているデータを前
記第３のバスを介して前記内蔵ＲＡＭ内の前記第４のバ
スのアドレスにより指定される位置へ退避させると共
に、上記新しいプログラムが終了し、上記中断されてい
たプログラムを再開する場合に、前記第４のバスの保持
するアドレスにより指定される前記内蔵ＲＡＭの位置か
ら前記退避されたデータを前記内蔵ＲＡＭから前記中央
処理装置へ前記第３のバスを介して復帰させる様に構成
されていることである。

【００２５】さらに、前記中央処理装置は、演算デー
タを保持する為に使用される汎用レジスタおよび実行
中のプログラムのアドレスを保持するプログラムカウン
タ、中央処理装置の状態値を保持するプロセッサステ
ータスワードレジスタおよびバンク指示レジスタを持
ち、レジスタバンクにデータを退避／回復する場合に
バンク指示レジスタの保持するアドレスが前記第４のバ
スに出力され、前記第３のバスには、汎用レジスタも
しくはプログラムカウンタ／プロセッサステータス
ワードを選択的に接続する。

【００２６】さらに、前記第４のバスにのせるバンク指
示レジスタの値は、汎用レジスタの総バイト数より小さ
い値で指定可能であり、前記内蔵ＲＡＭ上にレジスタバ
ンクの写像領域を確保する場合、異なるレジスタバンク
の写像領域を、前記内蔵ＲＡＭ上で部分的に重ね合せる
ことが可能である。

【００２７】上述の如き第１の特徴のシングルチップマ
イクロコンピュータでは、中央処理装置と内蔵ＲＡＭの
間に、ビット幅の広い専用の第３のバスＳＤＢＵＳと、
この第３のバスＳＤＢＵＳで転送されるデータに対応し
たアドレス情報を転送する第４のバスＢＡＢＵＳとを設
け、中央処理装置と内蔵ＲＡＭの間で高速にデータ転送
を可能にする。

【００２８】また、中央処理装置内に、汎用レジスタと
して使用され内部のデータを前記第３のバスＳＤＢＵＳ
に出力する１組または少数組のデータメモリＲＦおよび
専用レジスタとしてプログラムカウンタ、プロセッサス
テータスワードを設け、ＣＰＵコア内部のデータ処理は
これらのレジスタだけを用いて行う。中央処理装置内部
のこれらのレジスタは内蔵ＲＡＭ上のメモリ領域から第
３のバスＳＤＢＵＳを用いてデータが写像（マッピン
グ）される。内蔵ＲＡＭ内の異なった位置から写像を行
なうことにより、異なったデータが中央処理装置内のレ
ジスタに写像されるので、この処理を高速に行えば、中
央処理装置が内部に複数組の汎用レジスタ（レジスタバ
ンク）を持つように見える。レジスタバンクの切り替え
に伴うデータの退避／復帰の処理は、第３のバスＳＤＢ
ＵＳを用いて、内蔵ＲＡＭとデータメモリＲＦの間で高
速にデータ転送することにより実現する。中央処理装置
内部には、１組もしくは少数組の汎用レジスタとプログ
ラムカウンタとプロセッサステータスワードレジスタＲ
Ｆを持てばよいので、汎用レジスタを構成するデータメ
モリを多ポート化しても大きな面積を占有しない。

【００２９】また、中央処理装置内部には、レジスタバ
ンクの番号を指定するバンク指示レジスタＢＰおよび、
バンクアドレス制御回路を持ち、バンクアドレス制御回
路は、バンク指示レジスタのデータを用いて、内蔵ＲＡ
Ｍ上のレジスタバンクの写像領域と中央処理装置との間
のデータ転送のアドレスを生成し第４のバスＢＡＢＵＳ
に出力する。また、バンクアドレス制御回路は、汎用レ
ジスタ／プログラムカウンタ／ＢＷへのリード／ライト
指示を出す。特に、このシングルチップマイクロコンピ
ュータでは、写像領域の開始アドレス（バイトアドレ
ス）は、汎用レジスタのサイズ（全バイト数）より小さ
い間隔で設定可能であり、この開始アドレスを適当な値
に設定することにより、内蔵ＲＡＭ上の汎用レジスタの
写像範囲を、異なるレジスタバンク間でオーバラップさ
せることができる。これにより、異なるレジスタバンク
間でデータを共有することが可能であり、レジスタバン
クの切り替えにより１部のデータをレジスタバンクから
レジスタバンクへ引き渡すことが可能になる。

【００３０】この構成方法により、バンク数の大きい場
合も、チップ面積を抑えつつレジスタバンクを容易に構
成できる。またレジスタバンクを内蔵ＲＡＭ上でオーバ
ラップさせることにより、異なるバンク間でデータを受
け渡すことが可能となり、サブルーチンコールのパラメ
ータ渡しの機能を容易に実現できる。

【００３１】本発明の第２の特徴は、プログラムの処理
を行うための中央処理装置において、(a) 現在実行して
いるプログラムを一時的に中断し、新しいプログラムへ
実行の制御を移す場合および上記新しいプログラムが終
了し、上記中断されていたプログラムを再開する場合
に、データおよびそのアドレス情報の出し入れを行うた
めの第１の出し入れ手段；および(b) 現在実行している
プログラムを一時的に中断し、新しいプログラムへ実行
の制御を移す場合および上記新しいプログラムが終了
し、上記中断されていたプログラムを再開する場合以外
の通常の場合に、データおよびそのアドレス情報の出し
入れを行うための第２の出し入れ手段を具備することで
ある。

【００３２】本発明の第３の特徴は、シングルチップマ
イクロコンピュータにおいて、(a)プログラムの処理を
行なうための中央処理装置のブロック；(b) 内蔵ＲＡＭ
のブロック；(c) 内蔵ＲＯＭのブロック；(d) これら各
ブロック間を接続してデータを転送する第１のバス；
(e) 前記第１のバスで転送されるデータに対応したアド
レス情報を転送する第２のバス；(f) 前記第１のバスの
ビット数以上のビット数を備え前記中央処理装置と前記
内蔵ＲＡＭ間を接続してデータを転送する第３のバス；
and (g) 前記中央処理装置と前記内蔵ＲＡＭ間を接続し
て前記第３のバスで転送されるデータに対応したアドレ
ス情報を転送する第４のバスを有することである。

【００３３】さらに、前記中央処理装置は、汎用レジス
タとして使用される複数組のデータメモリと、前記複数
組のデータメモリの出力を選択して前記第３のバスに出
力する第１のマルチプレクサと、前記複数組のデータメ
モリの内容がそれぞれ前記内蔵ＲＡＭ内に写像される時
の写像領域の位置情報をそれぞれ保持する複数のバンク
指示レジスタと、前記複数のバンク指示レジスタの出力
を選択して前記第４のバスに出力する第２のマルチプレ
クサと、前記複数組のデータメモリの何れが現在使用さ
れているかを示すバンク指示フラグとを有する。

【００３４】

【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。

【００３５】図１に本発明の第１の実施例に係るシング
ルチップマイクロコンピュータの構成図を示す。

【００３６】図１において、シングルチップマイクロコ
ンピュータ１は、ＣＰＵコア（中央処理装置）２、内蔵
ＲＡＭ（データメモリ）３、内蔵ＲＯＭ（プログラムメ
モリ）５、バスコントローラ７、割り込みコントローラ
９、タイマ１１、及びシリアルＩ／Ｏ１３から構成さ
れ、これらブロックは、チップ内の３２ビットのシステ
ムバスＳＹＳＢＵＳ（１６ビットのアドレスバスＡＢＵ
Ｓと１６ビットのデータバスＤＢＵＳ）を介してデータ
のやり取りを行なう。また、チップ外部とのデータのや
り取りは、バスコントローラ７を通じてＩ／Ｏパッドか
ら行なわれる。ここで、ＣＰＵコア２と内蔵ＲＡＭ３が
専用のバスで接続されていることが本発明の特徴の１つ
であり、本実施例では、この専用バスは６４ビットの幅
を持つ双方向性の専用データバスＳＤＢＵＳと内蔵ＲＡ
Ｍのアドレスを示す８ビットのバンクアドレスバスＢＡ
ＢＵＳである。

【００３７】図２に、ＣＰＵコア２内部の構成例を示
す。ＣＰＵコア２内部には、レジスタファイルＲＦ（１
６ビットのレジスタ１６本から構成される）、ＡＬＵ２
５、３本の１６ビット内部データバスＩＤＢＵＳ１〜Ｉ
ＤＢＵＳ３、デコーダ／制御回路２１、コントローラ２
３、プログラムカウンタ（ＰＣ）、プロセッサステータ
スワード（ＰＳＷ）等が存在する。デコーダ／制御回路
２１は命令をデコードしたりＣＰＵコア２の全体の動作
を制御する。コントローラ２３はシステムバスＳＹＳＢ
ＵＳとのインターフェスを行い、また、ＣＰＵコア２の
動作に必要な命令やデータを読み込んだり、必要なデー
タをシステムバスＳＹＳＢＵＳに出力したりする。汎用
レジスタＲＦは、３本の１６ビット内部データバスＩＤ
ＢＵＳ１〜ＩＤＢＵＳ３及び６４ビットの専用データバ
スＳＤＢＵＳに接続されている。また、プログラムカウ
ンタは現在実行中のプログラムのアドレスを保持し、ま
た、プロセッサステータスワードは中央処理装置の内部
状態を規定する。ＰＣ，ＰＳＷもＳＤＢＵＳに接続され
る。また、ＣＰＵコア２内には、コントローラ２３の指
示に従い現在のレジスタバンクのバンク番号を示すバン
クポインタＢＰおよびバンクアドレス制御回路が用意さ
れており、バンクアドレス制御回路はバンク指示レジス
タの値に従って、バンクアドレスバスに出力するアドレ
スを制御する。また、バンクアドレス制御回路は、バン
クデータの転送を行う為にＰＣ／ＰＳＷ／汎用レジスタ
にリード／ライトの指示および汎用レジスタのリード／
ライトのアドレスを生成する。これらのアドレス・ワー
ド／ライト指示に基づき、バンクアドレスバスＢＡＢＵ
Ｓを介して内蔵ＲＡＭ３をアクセスする。すなわち、こ
のＣＰＵコア２は、データの出入口として、システムバ
スＳＹＳＢＵＳと専用データバスＳＤＢＵＳの２つを有
しているものである。

【００３８】より正確に言い換えれば、このＣＰＵコア
２は、通常のアドレスおよびデータの出入口としてのシ
ステムバスＳＹＳＢＵＳと、バンク番号出力のための出
口としてのバンクアドレスバスＢＡＢＵＳと、汎用レジ
スタやＰＣ／ＰＳＷの退避／復帰に伴なうデータの出入
口としての専用データバスＳＤＢＵＳとを有している。

【００３９】通常の状態でＣＰＵコア２がデータを処理
している時には、汎用レジスタは３本の１６ビット内部
データバスＩＤＢＵＳ１〜ＩＤＢＵＳ３を通じて、ＡＬ
Ｕ２５等とデータのやり取りを行う。６４ビットの幅の
広い専用データバスＳＤＢＵＳは、汎用レジスタを構成
するレジスタ４本分（１６ビット×４＝６４ビット）の
データを１度に転送することができ、汎用レジスタ／Ｐ
Ｃ／ＰＳＷと内蔵ＲＡＭ３間の高速データ転送に使用さ
れる。またバンクポインタＢＰは、８ビットのレジスタ
であり、このレジスタ内の値から内蔵ＲＡＭ３内の写像
位置の開始アドレスが決定される。本実施例では、バン
クポインタＢＰの値を８倍した値（バンクポインタＢＰ
の下位側に”０００”を付けた値）がこの開始位置のバ
イトアドレスとなり、内蔵ＲＡＭ３のアドレスマップ上
で、８バイト間隔で写像領域の開始アドレスが設定でき
る。

【００４０】バンクアドレス制御回路は、中央処理装置
が内蔵ＲＡＭとデータ転送を行う時のアドレスを生成す
るもので、バンクアドレス制御回路は、バンクポインタ
の値をインクリメントを行い、その値を８倍したアドレ
スを、データ転送の為のアドレスとしてバンクアドレス
バスＢＡＢＵＳに出力する。

【００４１】図３に、ＣＰＵコア２内の汎用レジスタの
構成図を示す。

【００４２】汎用レジスタは、メモリセル（６４ビット
×４）のブロック２６と、上記メモリセル２６に対する
読み出し書き込みの制御部２７と、ＸＢＵＳへ読み出す
汎用レジスタのアドレスＸＡＤ（３：２）と内蔵ＲＡＭ
３に対するデータ転送を行う際の汎用レジスタのアドレ
スＢＮＫＡＤ（１：０）との内の１つを、内蔵ＲＡＭ３
に対するデータ転送を行うことを示す信号ＢＮＫＴＸに
従って選択し、上記制御部２７へ出力する第１のアドレ
スセレクタ２８と、内蔵ＲＡＭ３に対するデータ転送を
行う際の汎用レジスタＲＦのアドレスＢＮＫＡＤ（１：
０）とＺＢＵＳへ読み出す汎用レジスタＲＦのアドレス
ＺＡＤ（３：２）との内の１つを、内蔵ＲＡＭ３に対す
るデータ転送を行うことを示す信号ＢＮＫＴＸに従って
選択し、上記制御部２７へ出力する第２のアドレスセレ
クタ２９と、内蔵ＲＡＭ３から汎用レジスタＲＦへの書
き込みを行うことを示す信号ＢＮＫＷＲとＺＢＵＳから
汎用レジスタＲＦへの書き込みを示す信号ＺＷＲＩＴＥ
との内の１つを、内蔵ＲＡＭ３に対するデータ転送を行
うことを示す信号ＢＮＫＴＸに従って選択し、上記制御
部２７へ出力する第３のセレクタ３０と、レジスタ部分
２６よりの６４ビットのデータを、それぞれアドレスＸ
ＡＤ（１：０）およびＹＡＤ（１：０）に従って、１６
ビットのデータへ変換して、ＸＢＵＳおよびＹＢＵＳへ
出力する第４および第５のセレクタ３２，３４とを有し
ている。

【００４３】そして、６４ビットのＢＮＫ−ＢＵＳは、
専用データバス（第３のバス）ＳＤＢＵＳに接続されて
おり、その専用データバスＳＤＢＵＳによって、汎用レ
ジスタＲＦのデータの退避／復帰を行う場合における高
速のデータ転送が行われる。また、上記ＺＢＵＳ，ＸＢ
ＵＳ，ＹＢＵＳは、それぞれ、図２に示すＩＤＢＳＵ
１，ＩＤＢＵＳ２，ＩＤＢＵＳ３に接続されており、そ
のＩＤＢＵＳ１，ＩＤＢＵＳ２，ＩＤＢＵＳ３によっ
て、通常の場合（汎用レジスタＲＦのデータの退避／復
帰以外の場合）におけるデータの転送が行われる。これ
らＢＮＫＡＤ（１：０），ＢＮＫＷＲ，ＢＮＫＴＸの信
号はバンクアドレス制御回路により生成され、ＸＡＤ
（３：０），ＹＡＤ（３：０），ＺＡＢ（３：０），Ｚ
ＷＲＩＴＥの信号はＣＰＵ内のコントローラにより生成
される。

【００４４】図４に、内蔵ＲＡＭ３のブロック内部の構
成図を示す。内蔵ＲＡＭブロック３はメモリセルアレイ
３１のブロックと、アドレスデコード回路３３、選択回
路３７及び３９等の周辺ブロックとから構成される。ま
た、上記内蔵ＲＡＭ３のブロック内部には、１６ビット
のアドレスバスＡＢＵＳとデータバスＤＢＵＳからなる
システムバスＳＹＳＢＵＳ及びＣＰＵコア２に直接接続
される１１ビットのバンクアドレスバスＢＡＢＵＳ、６
４ビット幅の専用データバスＳＤＢＵＳおよびリードラ
イト信号等の信号線が設けられている。

【００４５】そして、通常のメインメモリとして使用さ
れる時は、システムバスＳＹＳＢＵＳを介して、バスア
クセスの規定に従って１６ビット単位で、比較的低速に
データアクセスが行われる。しかし、ＣＰＵコア２がレ
ジスタバンクの切り替えに伴うレジスタの退避／復帰を
行う時には、バンクアドレスバスにあるアドレスに従っ
て、専用データバスＳＤＢＵＳを介して６４ビット単位
で高速にデータ転送が行われる。

【００４６】このため、１サイクルで８バイト（１６ビ
ット×４本）分のレジスタの転送が可能であり、従って
１６ビット×１６本のレジスタから構成された汎用レジ
スタの場合、４サイクルで全データの転送が完了する。

【００４７】次に、割り込みが発生しバンク切り替えを
行うときの動作を説明する。レジスタバンクの切り替え
の処理手順は、以下のようになる。

【００４８】(1-1) プログラムの実行中に割り込み事象
が発生し、割り込み処理プログラムを実行する必要が生
じたり、マルチタスク環境下で他の緊急度の高いプログ
ラムを実行する必要が生じたり（タスクスイッチと呼
ぶ）、メインプログラムからサブルーチンプログラムへ
プログラムの制御を移すサブルーチンコールが発生し、
現在実行しているプログラムを一時的に中断し、新しい
プログラムへ実行の制御を移す場合、まず、プログラム
カウンタ（２４ビット）とＰＳＷ（３２ビット）のデー
タを専用データバスにのせて、バンクポインタ×８のア
ドレスに書き込む。このバンクアドレス制御回路はＰＣ
／ＰＳＷをＳＤＢＵＳに読み出す指示を出し、また、バ
ンクポインタを８倍してバンクアドレスに出力する。

【００４９】(1-2) 次にバンクアドレス制御回路は、バ
ンクポインタの値を＋１した値を８倍したデータ（（Ｂ
Ｐ＋１）×８）をバンクアドレスバスにのせ、汎用レジ
スタのＲ０〜Ｒ８の６４ビット分データをＳＤＢＵＳに
読み出す指示を出し、Ｒ０〜Ｒ８のデータを内蔵ＲＡＭ
の（ＢＰ＋１）×８のアドレスに書き込む。

【００５０】(1-3) バンクアドレス制御回路は、（ＢＰ
＋２）×８というアドレスをバンクアドレスバスにの
せ、Ｒ４〜Ｒ７の６４ビット分のデータをＳＤバスを介
して内蔵ＲＡＭに書き込む。

【００５１】(1-4) （ＢＰ＋３）×８のアドレスに同様
のことを行なう。

【００５２】(1-5) （ＢＰ＋４）×８のアドレスに同様
のことを行なう。

【００５３】こうして、５回のサイクルによりプログラ
ムカウンタ、プロセッサステータスワード、汎用レジス
タ（Ｒ０〜Ｒ１５）のデータが内蔵ＲＡＭに退避され
る。

【００５４】退避後の内蔵ＲＡＭは図８の様になる。

【００５５】(2) コントローラ２３により、バンクポイ
ンタＢＰの値が更新される。

【００５６】(3) 必要であれば、６４ビットの専用デー
タバスＳＤＢＵＳを経て、ＣＰＵコア２内のプログラム
カウンタ／ＰＳＷ／汎用レジスタＲＦへ新たなバンクポ
インタＢＰで示されるアドレスから開始する４０バイト
の内蔵ＲＡＭ３のメモリ領域に存在するデータ、すなわ
ち、サブルーチンプログラムのために必要なデータ、あ
るいは割り込み処理プログラムのために必要なデータ、
あるいは緊急度の高いプログラムのために必要なデータ
が読み込まれる。

【００５７】ここで上記データの読み込みは、後述する
如くに、上記手順(1) で退避されたデータの一部がオー
バラップされて内蔵ＲＡＭ３のメモリ領域から読み出さ
れることが可能な様になっている。これにより、例え
ば、サブルーチンプログラムの処理に関連のあるメイン
ルーチンプログラムデータの一部を一括して読み込む
（レジスタバンク間でのデータの引き渡し）ことが可能
となり、データ処理の効率がアップするものである。

【００５８】(4) 上記サブルーチンプログラム、あるい
は割り込み処理プログラム、あるいは緊急度の高いプロ
グラムが終了した場合、復帰命令が出され、コントロー
ラ２３によりバンクポインタＢＰの値が上記手順(1) で
データ退避されたアドレス値に復帰され、その変えられ
たバンクポインタの値を元にバンクアドレス生成回路は
バンクアドレスを生成し、バンクアドレスバスＢＡＢＵ
Ｓを介して内蔵ＲＡＭ３へバンクアドレスを出力し、上
記手順(1) で書き込まれた退避データが、６４ビットの
専用データバスＳＤＢＵＳを経て、ＣＰＵコア２内のプ
ログラムカウンタとＰＳＷと汎用レジスタＲＦへ読み込
まれ（データ復帰）、中断されていたプログラムが再開
される。

【００５９】上記データ読み込みのオーバラップについ
て、より詳しく説明すると、本発明のレジスタバンクの
構成を用いて、上記レジスタバンク間でデータの引き渡
しを実現するには、内蔵ＲＡＭ３上でレジスタバンクの
写像範囲をオーバラップさせればよく、それにはバンク
ポインタＢＰを適当な値に設定すれば良い。本実施例の
場合、バンクポインタＢＰは８の倍数のバイトアドレス
に設定可能であり、またプログラムカウンタ（２４ビッ
ト）、ＰＳＷ（３２ビット）および１６ビット×１６本
の汎用レジスタＲＦは内蔵ＲＡＭ３上で４０バイト分の
領域を占める。従って、上記手順（１）でのバンクポイ
ンタＢＰの値をｎとすると、内蔵ＲＡＭ３内の書き込み
開始アドレスはを８ｎ番地であり、レジスタファイルＲ
Ｆの内容は８ｎ〜８ｎ＋３９番地のバイトアドレスを持
つ内蔵ＲＡＭ３内のメモリ位置に書き込まれる。次に、
手順（２）でバンクポインタＢＰに書き込む値をｍとす
る。すると、手順（３）では、８ｍ〜８ｍ＋３９番地の
アドレスにある内蔵ＲＡＭ３内のデータがレジスタファ
イルに読み込まれる。

【００６０】従って、バンクポインタの値ｎとｍとの大
小関係によっては、異なるレジスタバンク間で内蔵ＲＡ
Ｍ３上の写像位置をオーバラップさせ、オーバラップし
た部分にあるデータをレジスタバンク間で引き渡すこと
ができる。本実施例では、８ｎ≦８ｍ≦８ｎ＋３９また
は８ｍ≦８ｎ≦８ｍ＋３９の関係を満たせば良い。図５
にｎ＝３、ｍ＝６の場合、図６にｎ＝６，ｍ＝４の場合
の異なるレジスタバンク間でレジスタファイルの写像範
囲がオーバラップしている図を示す。このように、本実
施のレジスタバンクの構成方法により異なるレジスタバ
ンク間やレジスタバンク切り替えの前後でデータを引き
渡すことが容易に可能となり、データ処理の効率アップ
につながるものである。

【００６１】次に、図７に本発明の第２の実施例を示
す。本実施例は、ＣＰＵコア２を内部に２組のレジスタ
ファイルＲＦ０及びＲＦ１を持つ構成としたもので、図
７は、そのＣＰＵコア２内部の構成図を示したものであ
る。尚、他の部分の構成は第１の実施例と同様である。
ＣＰＵコア２内部には、２組のレジスタファイル（１組
のレジスタファイルは１６ビットのレジスタ１６本から
構成され、それぞれレジスタファイルＲＦ０、レジスタ
ファイルＲＦ１と呼ぶ）、ＡＬＵ２５、３本の１６ビッ
ト内部データバスＩＤＢＵＳ１〜ＩＤＢＵＳ３等から構
成されている。また、レジスタファイルＲＦ０のレジス
タバンクの番号を示すバンクポインタＢＰ０、レジスタ
ファイルＲＦ１のレジスタバンクの番号を示すバンクポ
インタＢＰ１、及び２組のレジスタファイルＲＦ０及び
ＲＦ１のどちらが現在有効であるかを示す１ビットのバ
ンク指示Ｆ／Ｆ４１（この内容が”１”の時はレジスタ
ファイルＲＦ１が、”０”の時はレジスタファイルＲＦ
０が有効であることを示す）を持つ。２組のレジスタフ
ァイルは、３本の１６ビット内部データバスＩＤＢＵＳ
１〜ＩＤＢＵＳ３及び６４ビットの専用データバスＳＤ
ＢＵＳに接続される。また、２組のレジスタファイルＲ
Ｆ０及びＲＦ１はマルチプレクサＭＵＸ１を介して選択
的に６４ビットの専用データバスＳＤＢＵＳと接続さ
れ、２組のバンクポインタＰ０及びＢＰ１はマルチプレ
クサＭＵＸ２を介して選択的にバンクアドレス生成回路
に入力する。バンクアドレス生成回路は、バンクポイン
タの値を＋１したり８倍したりして、バンクアドレスを
生成するとともに、汎用レジスタ／ＰＣ／ＰＳＷのＳＤ
ＢＵＳへの読み出し／書き込みを制御する。マルチプレ
クサＭＵＸ１およびＭＵＸ２は、バンク指示Ｆ／Ｆ４１
の内容に基づいて上記各選択を行う。

【００６２】ＣＰＵコア２が通常にプログラムを実行し
ている時には、バンク指示Ｆ／Ｆ４１で指定される１組
の汎用レジスタＲＦｉが使用され、１６ビット内部デー
タバスＩＤＢＵＳ１〜ＩＤＢＵＳ３を通じてレジスタフ
ァイルＲＦｉとＡＬＵ２５間でデータが処理される。

【００６３】レジスタバンクの切り替え時には、以下の
手順でレジスタファイルＲＦｉの退避・復帰が行われ
る。

【００６４】(1) プログラムの実行中に割り込み事象が
発生し、割り込み処理プログラムを実行する必要が生じ
たり、マルチタスク環境下で他の緊急度の高いプログラ
ムを実行する必要が生じたり（タスクスイッチと呼
ぶ）、メインプログラムからサブルーチンプログラムへ
プログラムの制御を移すサブルーチンコールが発生し、
現在実行しているプログラムを一時的に中断し、新しい
プログラムへ実行の制御を移す場合、コントローラ２３
により、バンク指示Ｆ／Ｆ４１の値が切り替えられ、レ
ジスタファイルＲＦＯが無効となる。

【００６５】(2) 必要であれば６４ビットの専用データ
バスＳＤＢＵＳを経て、バンク指示Ｆ／Ｆ４１で指示さ
れているレジスタファイルＲＦ１へ対応するバンクポイ
ンタＢＰ１で示される内蔵ＲＡＭ３のアドレス位置から
データすなわち、サブルーチンプログラムのために必要
なデータ、あるいは割り込み処理プログラムのために必
要なデータ、あるいは緊急度の高いプログラムのために
必要なデータがレジスタファイルＲＦ１へ読み込まれ
る。

【００６６】(3) 現在無効となっているレジスタファイ
ルＲＦ０のデータが対応するバンクポインタＢＰ０で示
される内蔵ＲＡＭ３のアドレス位置に６４ビットの専用
データバスＳＤＢＵＳを経て書き込まれる（データ退
避）。

【００６７】(4) 上記サブルーチンプログラム、あるい
は割り込み処理プログラム、あるいは緊急度の高いプロ
グラムが終了した場合、復帰命令が出され、コントロー
ラ２３によりバンクポインタＢＰの値が上記手順(3) で
データ退避されたアドレス値に変えられ、その変えられ
たバンクポインタの値がバンクアドレスバスＢＡＢＵＳ
を介して内蔵ＲＡＭ３へ送られ、上記手順(3) で書き込
まれた退避データが、６４ビットの専用データバスＳＤ
ＢＵＳを経て、ＣＰＵコア２内のレジスタファイルＲＦ
へ読み込まれ（データ復帰）、中断されていたプログラ
ムが再開される。

【００６８】手順(3) の処理は、レジスタバンク切り替
えの際にすぐ行う必要はなく、バンク切り替えが終了し
新しいプログラムの実行が開始された後の適当な時に実
行してもよい。これは、無効となったレジスタファイル
ＲＦ０の内容は、次のレジスタバンク切り替えが起こる
まで保持されている為である。従って、レジスタバンク
の切り替えに要する時間は手順(1) と(2) の処理時間の
和となる。

【００６９】本実施例では、第１の実施例と比較して、
手順(3) のレジスタファイルＲＦ０の退避の処理が見か
け上レジスタバンクの切り替え時間に含まれないように
する事ができる分だけ高速な処理が可能である。

【００７０】

【発明の効果】以上のように本発明によれば、レジスタ
バンクの機能を、内蔵ＲＡＭからデータメモリへデータ
をマッピング（写像）することにより実現することと
し、また、このマッピングに伴う物理的なデータの転送
を高速に行うために、内蔵ＲＡＭとデータメモリとの間
に多ビット幅の第３のバス（専用データバスＳＤＢＵ
Ｓ）を設けることとしている。これによって、ＣＰＵコ
ア内部には多ポートのデータメモリを最低１組のみ持て
ばよいという構成が可能となり、大規模な多ポートメモ
リによりレジスタバンク用のメモリをインプリメントす
る必要がない。従って、チップ面積が小さく、また設計
も比較的に容易で、高速動作の可能なシングルチップマ
イクロコンピュータを提供することができる。

【００７１】すなわち、内蔵ＲＡＭにはシステムバス
（Ａ（２３：０），Ｄ（１５：０））及びバンク専用バ
ス（ＳＤＢＵＳ，ＢＡＢＵＳ）からデータのリード／ラ
イトが可能であるが、システムバスとバンク専用バスか
ら同時に内蔵ＲＡＭをアクセスしない様に制御する為、
内蔵ＲＡＭのメモリセルのポート数が１ポートでたり
る。

【００７２】また、レジスタバンクの切り替えに伴うデ
ータメモリの内容の退避・回復の処理を多ビット幅の第
３のバスで行うため、高速にレジスタバンクの切り替え
を行うことができる。また、第３のバスを設けたため、
この期間第１のバスを占有しなくてすむので、内蔵ＲＯ
Ｍから中央処理装置への命令の読み込み等他の目的に第
１のバスを使用したり、システム内の他のバスマスタに
第１、第２のバス権を与えて、それらのバスを使用させ
ることができ、結果としてシステム性能の高いシステム
を構築可能なシングルチップマイクロコンピュータを提
供することができる。

【００７３】すなわち、従来のシステムバスは、チップ
内の様々なエレメント（内蔵ＲＯＭ，シリアルＩＯ）に
接続されているため、負荷容量や配線容量が大きい。こ
のため、高速のドライブができないので、データの転送
時間が遅い。これに対し、本願発明では、コアとビルト
インＲＡＭとの間に専用バス（例えば，コアとビルトイ
ンＲＡＭにのみ接続される）を設けた。この専用バスで
は、従来のシステムバスよりも負荷容量・配線容量が小
さいので、高速ドライブが可能である。さらに、シング
ルチップマイクロコンピュータの設計時（ブロックレイ
アウト時）に、ＣＰＵコアとビルトインＲＡＭとをでき
るだけ隣接させて配置することにより、専用バスの配線
長を短くすることができ、配線容量をきわめて小さくす
ることが可能である。

【００７４】また、バンク指示レジスタに適当な値を設
定することにより、内蔵ＲＡＭ上で、異なるレジスタバ
ンクが写像される範囲をオーバラップさせることがで
き、異なるレジスタバンク間もしくはレジスタバンク切
り替え前後で１部のデータを共有（引き渡し）すること
ができる。これにより、ソフトウェアのサブルーチンコ
ール時のパラメータの受け渡しが容易に実現可能なシン
グルチップマイクロコンピュータを提供することができ
る。

【００７５】更に、レジスタバンクのデータの実体は内
蔵ＲＡＭ上にあるが、内蔵メモリは通常のメインメモリ
として使用することも可能なので、レジスタバンク機能
が不要な時もオンチップメモリを有効に利用できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るシングルチップマ
イクロコンピュータの構成図である。

【図２】本発明の第１の実施例に係るシングルチップマ
イクロコンピュータのＣＰＵコアの構成図である。

【図３】本発明の第１の実施例に係るシングルチップマ
イクロコンピュータのＣＰＵコア内のレジスタファイル
の構成図である。

【図４】本発明の第１の実施例に係るシングルチップマ
イクロコンピュータの内蔵ＲＡＭの構成図である。

【図５】本発明のシングルチップマイクロコンピュータ
の内蔵ＲＡＭにおいて、異なるレジスタバンク間でレジ
スタファイルの写像範囲がオーバラップしている状態
（ｎ＝３、ｍ＝６の場合）を示すメモリマップである。

【図６】本発明のシングルチップマイクロコンピュータ
の内蔵ＲＡＭにおいて、異なるレジスタバンク間でレジ
スタファイルの写像範囲がオーバラップしている状態
（ｎ＝６，ｍ＝４の場合）を示すメモリマップである。

【図７】本発明の第２の実施例に係るシングルチップマ
イクロコンピュータのＣＰＵコアの構成図である。

【図８】退避後の内蔵ＲＡＭの状態を示す図である。

【図９】従来のレジスタバンク機能を用いたシングルチ
ップマイクロコンピュータの構成図である。

【図１０】従来のシングルチップマイクロコンピュータ
上に搭載されるＣＰＵコアの構成図である。

【符号の説明】

１シングルチップマイクロコンピュータ２ＣＰＵコア（中央処理装置）３内蔵ＲＡＭ５内蔵ＲＯＭ７バスコントローラ９割り込みコントローラ１１シリアルＩ／Ｏ１３タイマＤＢＵＳデータバス（第１のバス）ＡＢＵＳアドレスバス（第２のバス）ＳＹＳＢＵＳシステムバスＳＤＢＵＳ専用データバス（第３のバス）ＢＡＢＵＳバンクアドレスバス（第４のバス）ＲＦ，ＲＦ０，ＲＦ１レジスタファイル（データメモ
リ）ＢＰ，ＢＰ０，ＢＰ１バンクポインタ（バンク指示レ
ジスタ）２１デコーダ／制御回路２３コントローラ２５ＡＬＵ３１メモリセルアレイ（記憶要素アレイ）３３アドレスデコード回路３５バンクアドレス制御回路３７，３９選択回路ＭＵＸ１第１のマルチプレクサＭＵＸ２第２のマルチプレクサ４１バンク指示フラグ

───────────────────────────────────────────────────── フロントページの続き (72)発明者加沼安喜良神奈川県川崎市幸区堀川町580番１号株式会社東芝半導体システム技術センター内

Claims

【特許請求の範囲】

【請求項１】シングルチップマイクロコンピュータに
して、 (a) プログラムの処理を行なうための中央処理装置のブ
ロックと、 (b) 内蔵ＲＡＭのブロックと、 (c) 内蔵ＲＯＭのブロックと、 (d) これら各ブロック間を接続してデータを転送する第
１のバスと、 (e) 前記第１のバスで転送されるデータに対応したアド
レス情報を転送する第２のバスと、 (f) 前記第１のバスのビット数以上のビット数を備え前
記中央処理装置と前記内蔵ＲＡＭ間を接続してデータを
転送する第３のバスと、 (g) 前記中央処理装置と前記内蔵ＲＡＭ間を接続して前
記第３のバスで転送されるデータに対応したアドレス情
報を転送する第４のバスとを具備し、 (h) 前記中央処理装置は、現在実行しているプログラム
を一時的に中断し、新しいプログラムへ実行の制御を移
す場合に、アドレス情報を前記第４のバスを介して前記
内蔵ＲＡＭへ転送し、上記中央処理装置の保持している
データを前記第３のバスを介して前記内蔵ＲＡＭへ退避
させると共に、上記新しいプログラムが終了し、上記中
断されていたプログラムを再開する場合に、前記退避デ
ータの読み出し復帰のために前記退避されたデータのア
ドレス情報を前記第４のバスを介して前記内蔵ＲＡＭに
転送すると共に、前記退避されたデータを前記内蔵ＲＡ
Ｍから前記中央処理装置へ前記第３のバスを介して復帰
させる様に構成されていることを特徴とするシングルチ
ップマイクロコンピュータ。
【請求項２】前記中央処理装置は、汎用レジスタとし
て使用され、前記内蔵ＲＡＭに対する前記第３のバスを
介してのデータの退避および復帰の場合に前記第３のバ
スに対してデータの出し入れを行うためのデータメモリ
と、前記内蔵ＲＡＭに対する前記第３のバスを介しての
データの退避および復帰に伴なうアドレス情報を保持し
前記第４のバスへ出力するバンク指示レジスタと、上記
データメモリおよびバンク指示レジスタを制御する制御
手段とを有していることを特徴とする請求項１に記載の
シングルチップマイクロコンピュータ。
【請求項３】前記中央処理装置の制御手段により、前
記データメモリがレジスタバンクとして使用され、前記
バンク指示レジスタに異なる値が指定され、前記内蔵Ｒ
ＡＭ上に複数個のレジスタバンクに対応した写像領域を
確保する場合、前記複数の写像領域が前記内蔵ＲＡＭ上
で部分的に重ね合わされていることを特徴とする請求項
２に記載のシングルチップマイクロコンピュータ。
【請求項４】プログラムの処理を行うための中央処理
装置にして、 (a) 現在実行しているプログラムを一時的に中断し、新
しいプログラムへ実行の制御を移す場合および上記新し
いプログラムが終了し、上記中断されていたプログラム
を再開する場合に、データおよびそのアドレス情報の出
し入れを行うための第１の出し入れ手段と、 (b) 現在実行しているプログラムを一時的に中断し、新
しいプログラムへ実行の制御を移す場合および上記新し
いプログラムが終了し、上記中断されていたプログラム
を再開する場合以外の通常の場合に、データおよびその
アドレス情報の出し入れを行うための第２の出し入れ手
段とを具備することを特徴とする中央処理装置。
【請求項５】シングルチップマイクロコンピュータに
して、 (a) プログラムの処理を行なうための中央処理装置のブ
ロックと、 (b) 内蔵ＲＡＭのブロックと、 (c) 内蔵ＲＯＭのブロックと、 (d) これら各ブロック間を接続してデータを転送する第
１のバスと、 (e) 前記第１のバスで転送されるデータに対応したアド
レス情報を転送する第２のバスと、 (f) 前記第１のバスのビット数以上のビット数を備え前
記中央処理装置と前記内蔵ＲＡＭ間を接続してデータを
転送する第３のバスと、 (g) 前記中央処理装置と前記内蔵ＲＡＭ間を接続して前
記第３のバスで転送されるデータに対応したアドレス情
報を転送する第４のバスとを具備することを特徴とする
シングルチップマイクロコンピュータ。
【請求項６】前記中央処理装置は、汎用レジスタとし
て使用され内部のデータを前記第３のバスに出力するデ
ータメモリと、前記データメモリの内容が前記内蔵ＲＡ
Ｍ内に写像される時の写像領域の位置情報を保持し前記
第４のバスに出力するバンク指示レジスタとを有するこ
とを特徴とする請求項５に記載のシングルチップマイク
ロコンピュータ。
【請求項７】前記中央処理装置は、汎用レジスタとし
て使用される複数組のデータメモリと、前記複数組のデ
ータメモリの出力を選択して前記第３のバスに出力する
第１のマルチプレクサと、前記複数組のデータメモリの
内容がそれぞれ前記内蔵ＲＡＭ内に写像される時の写像
領域の位置情報をそれぞれ保持する複数のバンク指示レ
ジスタと、前記複数のバンク指示レジスタの出力を選択
して前記第４のバスに出力する第２のマルチプレクサ
と、前記複数組のデータメモリの何れが現在使用されて
いるかを示すバンク指示フラグとを有することを特徴と
する請求項５に記載のシングルチップマイクロコンピュ
ータ。
【請求項８】前記内蔵ＲＡＭは、記憶要素アレイとア
ドレス選択回路を有し、アドレス選択回路は、前記第４
のバスと前記第２のバスに接続されて記憶要素アレイに
選択的にアドレスを供給することを特徴とする請求項５
に記載のシングルチップマイクロコンピュータ。