JPS62221062A

JPS62221062A - シングルチツプマイクロコンピユ−タ

Info

Publication number: JPS62221062A
Application number: JP61064346A
Authority: JP
Inventors: Wataru Okamoto; 渉岡本
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-03-20
Filing date: 1986-03-20
Publication date: 1987-09-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、複数の中央処理装置（以下、ＣＰＵと略記す
る）を内蔵したシングルチップマイクロコンピュータに
関するもので、特に、同一半導体基盤上に複数のＣＰＵ
を備え、各ＣＰＵごとにアドレス・テ°−クバスおよび
メモリ・人出力インターフェイスを内蔵し、かつ前記複
数のＣＰＵの共有する外部アドレス・データバスへのア
クセスを各ＣＰＵに対し可能とするバス制御装置を内蔵
したシングルチップマイクロコンピュータに関する。

従来の技術集積回路の集積密度増大に伴いマイクロコンビ二一りの
機能・性能は急速に向上し、多種多様な周辺回路（Ａ／
Ｄ変換器、タイマ、ＤＭＡ制御回路など）の集積回路化
と相伴って様々な形態のマイクロコンピュータシステム
が構成され、使用されるにいたっている。

しかし、周辺集積回路の制御（Ｉ１０処理）に要求され
るリアルタイム処理の高度化およびデータ処理量の増大
に伴い、ＣＰＵに要求される処理能力も飛躍的に増大し
ているため、単−ＣＰｔＪでの処理は物理的限界に達し
つつある。

例えば、周辺集積回路からの処理要求は通常は割込みの
形態でＣＰＵへ通知され、ＣＰＬＩは対応したＩ１０処
理・データ処理を行うが、周辺集積回路の増大に伴い、
割込み数も増加しＣＰＵの実行する対応したＩ１０処理
・データ処理量も増大している。

ＣＰＵはこれらの処理をリアルタイムに実行する必要が
あるが、単一のＣＰＵで処理する場合には負担が大きす
ぎるため、リアルタイム性をある程度犠牲にして処理せ
ざるをえない状況にある。

リアルタイム１生を犠１生（こしないため１こは、ＣＰ
Ｕに対する負荷を何らかの方法で軽減する必要がある。

そこで従来は、複数のＣＰＵを用いた分散処理システム
でこの問題の解決をはかっていた。

分散処理システムは、ＣＰＵの行う処理をその機能によ
ってＩ１０処理、データ処理等に分割し、各処理に専用
ＣＰＵを割り当てたシステムを構成することによりシス
テムの処理能力を向上させたものである。ｉ　Ａ　Ｐ　
Ｘ８６フアミリ・ユーザーズマニュアル（ｐ、　５８３
インテルジヤパン■）にこの方法の一例が示されている
。

上述した従来のマイクロコンピュータシステムの構成を
第７図に示す。以下同図に基づき説明する。

第７図において、メモリ１は読み出しのみ可能なもの、
もしくは読出し、書込みともに可能なものまたは両者の
混在したものとする（以下メモリと記した場合、前記メ
モリ１と同意味とする）。

データ処理を行なうＣＰＵ２は、自身のアドレス・デー
タバス８を介しアドレス・データバス７に結合される。

Ｉ１０処理を行うＣＰＵ３は、自身のアドレス・データ
バス９を介してアドレス・データバス７に結合される。

アドレス・データバス７にはメモリｌとＩ１０インター
フェイス６が接続されている。ＣＰＵ３はＩ１０インタ
ーフェイス６にデータの書込み、読出しを行うことによ
り、外部機器とのデータのやりとりを行う。

第７図に示すマイクロコンピュータシステムに右いては
、ＣＰＵ２、ＣＰＵ３のプログラムおよびデータはアド
レス・データバス７上のメモリ１に格納される。また、
Ｉ１０インターフェイス６はアドレス・データバス７に
接続されていることから、命令コードのフェッチ、各種
演算データのメモリに対する読み出し書込みの際、さら
には■１０インターフェイス６に対するデータの読出し
書込みの際には、ＣＰＵ２はメモリ１にアドレス・デー
タバス７を介しアクセスし、ＣＰＩＪ３はメモリ１、■
１０インターフェイス６にアドレス・データバス７を介
してアクセスする。

しかし、アドレス・データバス７へは同時に１つのＣＰ
ＬＩＬかアクセスできないため、ＣＰＵ２、ＣＰｔＪ３
はホールド解除信号線４．５によって互いにアドレス・
データバス７の割り当てを行う。

いま、ＣＰＵ２がデータ処理を実行中であるとする。そ
のときＣＰＵ３はホールド状態にある。

ＣＰＵ２はデータ処理を終了すると自身をホールド状態
にしてアドレス・データバス７を解放すると同時に、ホ
ールド解除信号線４に信号を出力する。

ホールド解除信号を受けるとＣＰＵ３はホールド状態を
解除されてアドレス・データバス７を獲得し、Ｉ１０処
理を実行する。

Ｉ１０処理が終了するとＣＰＵ３は自身をホールド状態
にしてアドレス・データバス７を解放すると同時に、ホ
ールド解除信号線５に信号を出力する。

ホールド解除信号を受けてＣＰｔＪ２はホールド状態よ
り解除されてアドレス・データバスを獲得し、データ処
理を再開する。

上記動作においてＣＰＵが自身をホールド状態にしてホ
ールド解除信号線４．５を操作する動作は、ＣＰＵの命
令によって実行する。

発明が解決しようとする問題点上述した従来のマイクロコンピュータシステムにおいて
は、アドレス・データバス８、アドレス・データバス９
が１つのアドレス・データバス７に結合されていて、Ｃ
ＰＵ２、ＣＰＵ３は、動作する時に必ずアドレス・デー
タバス７にアクセスするため、常時アドレス・データバ
ス７の奪い合いが起こる。従って、ＣＰＵ２、ＣＰＵ３
は同時にプログラムを実行することが不可能である。例
えばＣＰＵ３がＩ１０処理を実行中にはＣＰＵ２のデー
タ処理実行が停止する。このため、マイクロコンピュー
タシステムの処理能力が著しく低下する欠点があった。

そこで本発明は、複数のＣＰＵ間でのアドレス・データ
バスの奪い合いによるオーバヘプトをなくし、マイクロ
コンピュータシステムの処理能力を向上させることので
きるマイクロコンピュータを提供することを目的とする
。

問題点を解決するための手段上記問題点を解決するための本発明は、同一半導体基盤
上に複数のＣＰＵを集積したシングルチップマイクロコ
ンピュータにおいて、前記複数のＣＰＵのそれぞれに対
応した内蔵のメモリ・入出力インターフェイス装置と、
　前記複数のＣＰＵのそれぞれに対応し、それぞれのＣ
ＰＵを対応する内蔵のメモリ・入出力インターフェイス
装置に結合するそれぞれ専用のアドレス・データバスと
、外部メモリ・人出力インターフェイス装置と結合して
いる前記複数のＣＰＵに共通のアドレス・データバスと
、前記複数のＣＰＬＩのそれぞれに対応した内蔵のメモ
リ・入出力インターフェイス装置へのアクセスと、ペー
ジ単位で指定された任意アドレス領域における、前記Ｃ
ＰＬＩの前記共通のアドレス・データバスへのアクセス
とを同時に可能とするバス制御装置とを備える。

作用本発明のシングルチップマイクロコンピュータは、各Ｃ
ＰｔＪが独立の内部アドレス・データバスを備え、しか
も、各ＣＰＵが外部ハードウェア資源を共有できるよう
に、１個の外部アドレス・データバスに対し各ＣＰＵの
内部アドレス・データバスを接続し、高速にバス切換え
を行うバス制御装置を備えることを特徴とする。

ＣＰＵが２個の場合で説明を行う。

両方のＣＰＵがともに内部アドレス・データバスへのア
クセスを行っている場合、またはＣＰＵの一方が内部ア
ドレス・データバスへのアクセスヲ行い、他方が外部ア
ドレス・データバスへ（７）７クセスを行っている場合
にはバスの競合は起こらない。

問題となるのは、両方のＣＰＵがともに外部アドレス・
データバスへのアクセスを行う場合である。この場合、
バスの競合が起こって一方のＣＰＵがホールド状態とな
るためオーバヘッドが生じる。しかし、バス制御装置は
高速にバスを切換えるので、バス切換えによるオーバヘ
ッドはない。

以上の説明かられかるように、バスの競合は限られた場
合のみに起る。例えバスの競合が起った場合でも高速に
バス切換えが行われるため、データ処理能力が大きく向
上する。

実施例以下、本発明の実施例を添付の図面を参照して説明する
。

第１図に本発明に係るシングルチップマイクロコンピュ
ータのブロック図を示す。

ＣＰＩＪｌｏｏは、内部アドレス・データバス１０２を
介して内部メモリ１０４、内部Ｉ１０インターフェイス
１０５にアクセスする。

ＣＰ’Ｕ　１００はまた、バス制御装置１１３によって
結合された内部アドレス・データバス１０２．１０８、
さらにバッファ１０９で結合された外部アドレス・デー
タバス１１０を介して外部メモＵｌｌｌ、外部Ｉ／○イ
ンターフェイス１１２にアクセスする。

同様に、ＣＰＵｌ０Ｉは、内部アドレス・データバス１
０３を介して内部メモリ１０７、内部Ｉ１０インターフ
ェイス１０６にアクセスする。

ＣＰＬＩＩＯＩはまた、バス制御装置１１３によって結
合された内部アドレス・データバス１０３．１０８、さ
らに、バッファ１０９で結合された外部アドレス・デー
タバス１１０を介して外部メモリ１１１、外部Ｉ１０イ
ンターフェイス１１２にアクセスする。

バス制御装置１１３は内部アドレス・データバス１０８
を内部アドレス・データバス１０２または内部アドレス
・データバス１０３へ結合スる。

バス制御装置１１３はまた、ホールド信号線１１４．１
１５をハイレベルとして、各々ＣＰｔＪ１００、ＣＰｔ
Ｊｌｏｌをホールド状態にする機能を有する。

レジスタ書込み信号線１１６．１１７は各々ＣＰ　Ｕｌ
ｏｏ、ＣＰＵｌ０Ｉがバス制御装置１１３内のレジスタ
にデータを書込む時ハイレベルにする。

内部ハードウェア資源アクセス信号線１１８．１１９は
各々ＣＰＵ１００、ＣＰＵｌ０Ｉが内部ハードウェア資
源にアクセスする時、ハイレベルにする。内部ハードウ
ェア資源としては、ＣＰＵ１００には内部メモリ　１０
４、内部Ｉ１０インターフェイス１０５が対応し、ＣＰ
ｔＪｌｏｌには内部メモリ１０７、内部Ｉ１０インター
フェイス１０６が対応している。

次に、バス制御装置１１３の構成を、第２図に基づき説
明する。

バス制御装置１１３はバススイッチ信号発生部２００．
２旧とバススイッチ付きアービタ部２０２とから構成さ
れる。

バススイッチ信号発生部２００．２０１は各々内蔵して
いるレジスタの値に基づき内部アドレス・データバス１
０２を内部アドレス・データバス１０８に、内部アドレ
ス・データバス１０３を内部アドレス・データバス１０
８に結合するかどうか判別し、バス結合を行う場合には
対応するバス結合要求信号線をハイレベルにする。即ち
、内部アドレス・データバス１０２にと内部アドレス・
データバス１０８を結合する際はバス結合要求信号線２
０３をノ１イレベルにする。また、内部アドレス・デー
タバスＩＱ３と内部アドレス・データバス１０８を結合
する際にはバス結合要求信号線２０４をハイレベルにす
る。

バススイッチ信号発生部２００．２０１内のレジスタは
各々ＣＰＵ１００、ＣＰＵｌ０Ｉの命令により書換えら
れ、この時ＣＰＵ１００、ＣＰＬＩＩＯＩは先に述べた
ようにレジスタ書込み信号線１１６．１１７を各々ハイ
レベルにする。

バススイッチ付きアービタ部２０２はバス結合要求信号
線２０３．２０４の信号レベルに従いバス結合を行うと
同時に、内部ハードウェア資源アクセス信号線１１８．
１１９のレベルに従いＣＰＵ１００、ＣＰＬＩＩＯＩを
各々ホールド状態にする機能を有する。

バス制御装置１１３はＣＰＬＩｌｏｏの内部アドレス・
データバス１０２、ＣＰＵ　１０１の内部アドレス・デ
ータバス１０３を内部アドレス・データバス１０８に結
合する。その際のバス結合の様子を第３図にまとめて示
す。

ｃ　ｐ　ｕｔｏｏ　、ｃ　Ｐ　ＬＩＩＯＬが点線で囲ま
れた領域３０で示されるバスアクセスを行っている時、
即ち、ｃ　ｐ　ｕｔｏｏとＣＰ　ＵＩＯＩの両方がとも
に内部アドレス・データバスへのアクセスを行っている
時、およびＣＰＵ１００とＣＰ　ＵＩＯＩの一方が内部
アドレス・データバスへのアクセスを行い、他方カ外部
アドレス・データバスへのアクセスを行っている時には
、ＣＰＵ１００、ＣＰＵｌ０Ｉの少なくとも一方は自身
の内部アドレス・データバスをアクセスしているため、
バス競合は起らない。

これに対し、ＣＰＵ１００、ＣＰＬｌｌｏｌが点線で囲
まれた領域３１で示されるバスアクセスを行っている時
には、両方のＣＰＵからのバスアクセスが外部アドレス
・データバスへ集中するため、バスの競合が起る。この
時、バス制御装置１１３は例えばＣＰｔＪｌｏｌをホー
ルド状態とするため、オーバヘッドが生じる。

上述したように、本発明に係るシングルチップマイクロ
コンピュータにおいては、バス競合が起るのは、各ＣＰ
Ｕが同時に外部アドレス・データバスにアクセスした時
のみで、他の場合には起らない。

しかも、製造プロセス技術の進歩により内蔵メモリ量は
増加の一途をたどっている結果各ＣＰ（Ｊは内蔵メモリ
により必要なメモ’Ｊ　ｆｆｉの大部分をまかなえるよ
うになっているため、外部アドレス・データバスへのア
クセスは頻歩となると考えられる。

従って、外部アドレス・データバスへのアクセスは、主
としてＣＰＵ間での同期・通信処理が行われる時になさ
れることになる。しかし、マルチＣＰＵシステムにおい
ては、上記同期・通信処理に費される時間は、ＣＰ口口
実待時間ごく１部にすぎない。

上述の説明からかわかるように、発明に係るシングルチ
ップマイクロコンピュータにおいては、コンピュータシ
ステムの処理能力が大巾に向上している。

次に、第４図に基づきバス制御装置１１３内のバススイ
ッチ付きアービタ部２０２の構成・動作をより詳細に述
べる。

バススイッチ付きアービタ部２０２は、バススイッチ３
００．３０１、アービタ制御部３０２から構成されてい
る。

ハス切換え信号線３０３．３０４、バス結合要求信号線
２０３．２０４がロウレベルで、ＣＰＵＩＱＯｌＣＰＵ
ＩＯＩが各々内部アドレス・データバス１０２．１０３
にアクセスしているとする。

バス結合要求信号線２０３がハイレベルになると、アー
ビタ制御部３０２は、内部ハードウェア資源アクセス信
号Ｗ１１９がハイレベルなのでホールド信号線１１５を
操作せず、バス切換え信号線３０３をハイレベルにして
、内部アドレス・データバス１０２を内部アドレス・デ
ータバス１０８に結合する。内部アドレス・データバス
１０８はバッファ１０９ヲ介して外部アドレス・データ
バス１１０と結合しているので、ＣＰＵ１００は外部ハ
ードウェア資源にアクセスすることができる。

その後、バス結合要求信号線２０３がロウレベルになる
と、アービタ制御部３０２はバス結合信号線３０３をロ
ウレベルにして、内部アドレス・データバス１０２　と
内部アドレス・データバス１０８との結合を解除する。

前記初期状態において、内部ハードウェア資源アクセス
信号線１１９がロウレベルの時には、アービタ制御部３
０２は内部アドレス・データバス１０２を内部アドレス
・データバス１０８に結合する際、ホールド信号線１１
５をハイレベルにして、ＣＰ［Ｊｌｏｌをホールド状態
にする。そして、内部アドレス・データバス１０２と内
部アドレス・データバス１０８との結合を解除する際に
は、内部アドレス・データバス１０３を内部アドレス・
データバス１０８に結合し、さらにホールド信号線１１
５をロウレベルにして、ＣＰＵｌ０Ｉに命令実行を再開
させる。

逆に、初期状態において内部ハードウェアア゛クセス信
号線１１８がロウレベルである場合も同様に片方のＣＰ
Ｕがホールド状態にされる。ただし、この場合ホールド
状態にされるＣＰＬＪはＣＰ　ＵＩＯＩのままである。

内部ハードウェアアクセス信号線１１８．１１９が同時
にロウレベルとなる場合には、アービタ制御部３０２は
、ＣＰＵ１００の外部ハードウェア資源に対するアクセ
スを優先する。

前記状態をＣＰＵＩＱＱ、ＣＰＵ１（１１のアドレス空
間図によって第５図に示した。

第５図は、ＣＰＵ１００のアドレス空間図４０１とＣＰ
Ｕｌ０Ｉのアドレス空間図４０２から構成されている。

アドレス空間図４０１において斜線で示された第７番目
のアドレス領域４０３が内部レジスタによって指定され
たアドレス領域である。

また、アドレス空間図４０１．４０２において矢印４０
４で示された領域がＣＰＵ１００、ＣＰＵ１０１が共に
アクセス可能なアドレス領域である。

内部レジスタには、ＣＰＵ１００の命令によって任意の
データを書こむことができる。このとき、ＣＰＵ１００
は、レジスタ書込み信号線１１６をハイレベルとする。

ＣＰＵ１００が前記アドレス領域４０３にアクセスする
際には、バス制御装置１１３が動作し外部ハードウェア
資源に対し自動的にアクセスが行われる。

その時、ＣＰＵｌ０Ｉが外部ハードウェア資源に対しア
クセスを行っていた場合は、バス制御装置１１３はホー
ルド信号線１１５をハイレベルにすることによりＣＰＵ
ｌ０Ｉをホールド状態にしてＣＰＵ１００のアクセスを
優先させる。

次に、バス制御装置１１３内のバススイッチ信号発生部
２００のより詳細な構成および動作を述べる。

バススイッチ信号発生部２００．２旧は同一構成とする
。

バススイッチ信号発生部２００はその内部レジスタで指
定されるアドレス領域をＣＰＵ１００がアクセスする時
、ｃｕｐｌｏｏを外部アドレス領域に自動的にアクセス
するようバス結合要求信号線２０３をハイレベルにする
。

以下、第６図に基づいて説明する。

バススイッチ信号発生部２００は、アドレスデコーダ５
０１　と、レジスタ５０２　と、ＡＮＤゲート５０３と
ＯＲゲート５０４とで構成されている。

アドレスデコーダ５０１は内部アドレス・データバス１
０２のアドレスバス部分の上位３ビツトをデコードする
。レジスタ５０２は、ＣＰＵ１００のアドレス空間８分
割のそれぞれにビット対応した８ビツトレジスタで、Ｃ
ＰＵ１００の命令で書込まれたデータを保持する。２人
力ＡＮＤゲート５０３はデコーダ５０１の出力とレジス
タ５０２で対応するビットの出力の間のＡＮＤを出力す
る。８人力ＯＲゲート５０４は、８つのＡＮＤゲート５
０３の出力のＯＲを出力する。

レジスタ書込み信号線１１６は、ＣＰＵ１００がレジス
タ５０２にデータを書込む時ハイレベルにする。

いま、レジスタ５０２の第６ビツトのみ１で、他のビッ
トは全て０とする。

ＣＰＬＩｌｏｏは、８分割されたアドレス空間の７番目
のアドレス領域以外の領域をアクセスする際には、デコ
ーダ５０１はその第６ビツトが常に０なので対応したレ
ジスタ５０２のビットとのＡＮＤ出力は全て０であり、
ＯＲゲート５０４の出力は０となる。

よって、バス切換え要求信号線２０３はロウレベルとな
り、バススイッチ付きアービタ部２０２によるバス切換
えは起らない。

ＣＰＵ１００が８分割されたアドレス空間の第７番目の
アドレス領域をアクセスする時には、デコーダ５０１の
出力のうち第６ビツトのみ１となるためレジスタ５０２
との第６ビット間のＡＮＤ出力が１となる。

よって、８人力ＯＲゲート５０４の出力はハイレベルと
なり、バス切換え要求信号線２０３がハイレベルとなる
。

バススイッチ付きアービタ部２０２は、内部ハードウェ
ア資源アクセス信号線１１９がロウレベルの時のみホー
ルド信号線ｆ１５をハイレベルにして、ＣＰＵｌ０Ｉを
ホールド状態にすると同時に内部アドレス・データバス
１０２を内部アドレス・データバス１０８に結合させる
。すると、ＣＰＵ１００は外部アドレス・データバス１
１０上のハードウェア資源にアクセスする。

前記状態を再び第５図に示したＣＰＵ１００、ＣＰＵｌ
０Ｉのアドレス空間図を用いて説明すると以下のようで
ある。

ＣＰＵ１００が前記アドレス領域４０３にアクセスした
際には、対応するＣＰＵｌ０Ｉの第７番目のアドレス領
域に矢印４０４で示されるように自動的にアクセスが行
なわれる。

上述のように、バススイッチ信号発生部２００は、アド
レスバスの上位３ビツトを自動的にデコードした後、Ａ
ＮＤゲーと、ＯＲゲートを用いた小規模回路によりバス
切換え要求信号線２０３の操作を行うことにより高速な
バス切換えを実現している。

レジスタ５０２にはＣＰＵ１００の命令によりデータを
書込むことができ、ｃｐｕｉｏｏは８分割された任意ア
ドレス空間領域に対しＣＰＵｌ０Ｉの対応したアドレス
空間領域へアクセスできる。

上記実施例においては、デコーダ５０１の入力ビツト数
が３、レジスタを８ビツトレジスタとしたが、これらは
異なった値でもよい。

また、バススイッチ信号発生部２００．２０１を同一と
考えたが異っていてもよい。

次に、具体的に第１図と第３図に基づき本発明に係るシ
ングルチップマイクロコンピュータ全体の動作を説明す
る。

ｃｐｕｔｏｏが自身の内部アドレス・データバス１０２
にアクセスし、ＣＰＵ　１０１が外部ハードウェア資源
にアクセスしている時、ＣＰＵ１０１の内部アドレス・
データバス１０３はバス制御袋Ｒ１１３によって内部ア
ドレス・データバス１０８に結合されている。この時ホ
ールド信号線１１４．１１５はロウレベノペバス制御装
置１１３内レジスタへの書込み信号線１１６．１１７は
ロウレベルである。

また、内部ハードウェア資源アクセス信号線１１８はハ
イレベル、内部ハードウェア資源アクセス信号線１１９
はロウレベルである。

この時には、ＣＰＵ１００は内部アドレス・データバス
１０２を介して内部メモリ１０４、内部■／○インター
フェイス１０５にアクセスし、一方ＣＰＵ１０１は外部
アドレス・データバス１１０を介して外部メモリ　１１
１と外部Ｉ１０インターフェイス１１２にアクセスを行
うためバスの競合は起らない。

この時、コンビニータシステムは第３図の点線で囲まれ
た領域３０で示されるバスアクセスを行っている。

上記状態でＣＰＵ１００がバス制御装置１１３内のレジ
スタで指定されるアドレス領域をアクセスすると、バス
制御装置１１３はホールド信号線１１５をハイレベルに
してＣＰＵｌ０Ｉをホールド状態にすると同時に、内部
アドレス・データバス１０２を内部アドレス１０８に結
合させる。この場合ＣＰＵ１００、ＣＰ［Ｊｌｏｌは、
第３図の点線で囲まれた領域３１でこの状態ではＣＰＵ
１００は、外部アドレス・データバス１１０上の外部ハ
ードウェア資源に対しアクセスを行う。

このとき、内部アドレス・データバス１０８の奪い合い
がｃｐｕｔｏｏ、ｃｐｕｔｏｉの間で起り、その結果Ｃ
ＰＵｌ０Ｉがホールド状態となるためオーバヘッドが生
じるが、バス制御装置１１３は高速にバスを切換えるの
で、バス切換えによるオーバヘッドはない。

次に、ＣＰＵ１００がバス制御装置１１３内のレジスタ
で指定されたアドレス領域へのアクセスを終了すると、
バス制御装置１１３はホールド信号線１１５をロウレベ
ルとし、ＣＰＵｌ０Ｉを実行状態にすると同時に、内部
アドレス・データバス１０３を内部アドレス・データバ
ス１０８に結合させる。するとＣＰＵ１００、ＣＰＵｌ
０Ｉは点線で囲まれた領域３０で示されるバスアクセス
を行う。よってこの時、バスの競合は起らない。

初期状態において、ＣＰＵ１００、ＣＰＵｌ０Ｉが各自
の内部アドレス・データバス１０２．１０３にアクセス
している時、ＣＰＵ　１０１は内部ハードウェア資源ア
クセス信号線１１９をハイレベルとし、内部ハードウェ
ア資源にアクセスを行っており、バス競合が起らないた
めバス制御装置１１３はバス切換えのみ行って、ホール
ド信号線１１５の操作は行わない。

上記記述は、ｃｐｕｉｏｉがバス制御装置１１３内のレ
ジスタで指定されるアドレス領域をアクセスする時も、
外部ハードウェア資源へのアクセスは、ＣＰＵ１００が
優先されるという事実を除いて成立する。

ｃｐｕｔｏｏ、ＣＰＵｌ０Ｉが同時にバス制御装置１１
３内のレジスタで指定されるアドレス領域をアクセスす
る場合は、ＣＰＪＪｌｏｏ、ＣＰＵ　ｌ旧は第３図の点
線で囲まれた領域３１で示されるバスアクセスを行う。

バス制御装置１１３は内部アドレス・データバス１０２
を内部アドレス・データバス１０８へ結合すると同時に
ホールド信号線１１５をハイレベルにして、ＣＰＵｌ０
Ｉをホールド状態とする。

ｃｐｕｉｏｏの外部ハードウェア資源へのアクセスが終
了すると、バス制御装置１１３はホールド信号線１１５
をロウレベルにして、内部アドレス・データバス１０３
を内部アドレス・データバス１０Ｂに結合し、　ＣＰＵ
１０１に外部ハードウェア資源へのアクセスを行わせる
。

上記実施例においては、バス競合が起る場合、ＣＰＵ１
００のアクセスが優先されるとしたが、ＣＰｔＪｌｏｌ
のアクセスを優先させても良い。

その場合、バス競合が起きた時、ホールド状態になるＣ
ＰＵが入れ替るのみで他の記述部分は変化しない。

また、上記実施例においては内部アドレス・データバス
上のアドレス値に対応して自動的にハードウエアにより
バス切換えを行うので、ＣＰＵの命令による実行に比べ
高速なバス切換えが実現される。

発明の詳細な説明したように本発明に係る複数のＣＰＵを内蔵した
シングルチップマイクロコンピュータにふいては、各Ｃ
ＰＵが独立に内部アドレス・データバスを所有している
ので、バスの奪い合いによるオーバヘッドが生じず、コ
ンピュータシステムの°処理能力が大巾に向上する効果
がある。

また、各ＣＰＵが他のＣＰＵと外部ハードウェア資源を
共有できるよう、１個の外部アドレス・データバスに対
し各ＣＰＵの内部アドレス・データバスを接続し、かつ
高速にバス切換えを行うバス制御装置を内蔵しているの
で、複数のＣＰＵが同時に外部アドレス・データバスに
アクセスした時のみバス競合が起り、ホールド状態とな
るＣＰＵが現われるが、他の場合にはバス競合は起らな
い。よって処理能力が大巾に向上する効果がある。

ＣＰＵが、命令によって値を設定できるレジスタ値で決
る任意のアドレス領域にアクセスすると、バス制御装置
が自動的に外部アドレス・データバスにＣＰＵの内部ア
ドレス・データバスを結合するので、バス切換えを行う
命令を実行する必要がなく、ソフトウェアのオーバヘッ
ドが大巾に減少する。

さらに、バス切換えがハードウェアにより自動的に行わ
れるのでＣＰＵの命令で実行する場合に比べ高速な切換
えが実現される。

また、バス切換えを行うアドレス空間領域の指定が柔軟
に行えるため、コンピュータシステムの設計も容易にな
る。

【図面の簡単な説明】

第１図は、本発明のシングルチップマイクロコンビ二一
夕の一実施例のブロック図、第２図は、バス制御装置のブロック図、第３図は、バス
アクセスの状態を示す図、第４図は、バススイッチ付き
アービタ部のブロック図、第５図は、ＣＰＵのアドレス空間図、第６図は、バススイッチ信号発生部のブロック図、第７図は、従来のコンピュータシステムのブロック図で
ある。（主な参照番号）１・・メモリ、　　２．３・・ＣＰＵ。４．５・・ホールド解除信号線、６・・Ｉ１０インターフェイス、？、８．９・・アドレス・データバス、１００、１０１
・・ｃｐｕ。１０２、１０３．　１０８　　・・内部アドレス・デー
タバス、１０４、１０？・・内部メモリ、１０５、　１０６・・内部Ｉ１０インターフェイス、１
０９　　・　・バッファ、１１０　　・・外部アドレス・データバス、１１１　　
・・外部メモリ、１１２　　・・外部Ｉ１０インターフェイス、１１３　
　・・バス制御装置、１１４、１１５・・ホールド信号線、１１６、　１１７・・レジスタ書込み信号線、１１８、
１１９・・内部ハードウェア資源アクセス信号線、２０
０、２０１・・バススイッチ信号発生部、２０２　　・
・バススイッチ付きアービタ部、２０３、２０４・・バ
ス切換え要求信号線、３００、３０１・・バススイッチ
、３０２　　・・アービタ制御部、３０３、３０４・・バス結合信号線、４０１、４０２・・アドレス空間、４０３　　・・アドレス領域、５０１　　・・アドレスデコーダ、５０２　　・・レジスタ、５０３　　・・２人力ＡＮＤゲーと、５０４　　・・８人力ＯＲゲート１０２．１０３．１０８　　・・６部アドレス・デ゛−
タバス１１０　・・　タト郁アドレス・デ〜タノ、＼゛
ス１１４．１１５・・　ホールド゛信号線１１６．１１
７　　　レジスタ書き込み信号線１１８．１１９　　・
・内部バーＦ゛ウヱア資源アクセス信号繰第２図２０３
，２０４・・・・・バス結合要求信号線ＰＵ１０１第３図

Claims

【特許請求の範囲】同一半導体基盤上に複数の中央処理装置を集積したシン
グルチップマイクロコンピュータにおいて、前記複数の中央処理装置のそれぞれに対応した内蔵のメ
モリ・入出力インターフェイス装置と、前記複数の中央
処理装置のそれぞれに対応し、それぞれの中央処理装置
を対応する内蔵のメモリ・入出力インターフェイス装置
に結合するそれぞれ専用のアドレス・データバスと、外部メモリ・入出力インターフェイス装置と結合してい
る前記複数の中央処理装置に共通のアドレス・データバ
スと、前記複数の中央処理装置の前記内蔵のメモリ・入出力イ
ンターフェイス装置へのアクセスと、ページ単位で指定
された任意アドレス領域における、前記中央処理装置の
前記共通のアドレス・データバスへのアクセスとを同時
に可能とするバス制御装置と、を備えることを特徴とするシングルチップマイクロコン
ピュータ。