JPH03109644A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH03109644A JPH03109644A JP1246704A JP24670489A JPH03109644A JP H03109644 A JPH03109644 A JP H03109644A JP 1246704 A JP1246704 A JP 1246704A JP 24670489 A JP24670489 A JP 24670489A JP H03109644 A JPH03109644 A JP H03109644A
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- signal
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- interrupt request
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- 238000012360 testing method Methods 0.000 claims abstract description 33
- 230000002093 peripheral effect Effects 0.000 abstract description 19
- 238000010586 diagram Methods 0.000 description 13
- 238000000034 method Methods 0.000 description 6
- 239000013256 coordination polymer Substances 0.000 description 5
- 230000008569 process Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
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- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2231—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test interrupt circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7828—Architectures of general purpose stored program computers comprising a single central processing unit without memory
- G06F15/7832—Architectures of general purpose stored program computers comprising a single central processing unit without memory on one IC chip (single chip microprocessors)
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Microcomputers (AREA)
- Bus Control (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、周辺ハードウェアの出力する割込み要求信号
に応じて、中央処理装置に対し割込み処理を要求する割
込みコントローラ内蔵する、マイクロコンピュータに関
する。
に応じて、中央処理装置に対し割込み処理を要求する割
込みコントローラ内蔵する、マイクロコンピュータに関
する。
近年、マイクロコンピュータは多くの分野において使用
されるようになり、なかでもシングルチップマイクロコ
ンピュータは、中央処理装置（以下ＣＰＵと記す）、Ｒ
ＡＭ、ＲＯＭ、周辺装置をワンチップに搭載した安価な
マイクロコンピュータとして、エアコン、炊販器などの
民生分野、ロボット、モータ制御装置などの各種制御装
置等において広く使用されている。
されるようになり、なかでもシングルチップマイクロコ
ンピュータは、中央処理装置（以下ＣＰＵと記す）、Ｒ
ＡＭ、ＲＯＭ、周辺装置をワンチップに搭載した安価な
マイクロコンピュータとして、エアコン、炊販器などの
民生分野、ロボット、モータ制御装置などの各種制御装
置等において広く使用されている。
こうしたシングルチップマイクロコンピュータは、ＣＰ
Ｕと周辺ハードウェアを内蔵しているため、通常周辺ハ
ードウェアからの割込みを制御するために割込みコント
ローラ（以下、ＩＮＴＣと記す）も内蔵している。
Ｕと周辺ハードウェアを内蔵しているため、通常周辺ハ
ードウェアからの割込みを制御するために割込みコント
ローラ（以下、ＩＮＴＣと記す）も内蔵している。
通常、このようなＩＮＴＣは以下の機能を有する。
■ 各周辺ハードウェアの割込み要求を受は付けてＣＰ
Ｕに対して割込み処理を要求する。
Ｕに対して割込み処理を要求する。
■ ＣＰＵに割込みプログラムの先頭番地の格納先（以
下、ベクタコードと記す）を通知する。
下、ベクタコードと記す）を通知する。
■ 複数の割込み要求が同時に発生した場合、または割
込み処理実行中に他の割込み要求が発生した場合に優先
順位判別を行ない、最も優先順位の高い割込み要求を受
は付ける。
込み処理実行中に他の割込み要求が発生した場合に優先
順位判別を行ない、最も優先順位の高い割込み要求を受
は付ける。
以下、第５図、第６図を用いて従来のマイクロコンピュ
ータを説明する。ここではマイクロコンピュータが内蔵
するＩＮＴＣを割込み要求ソース数８．優先順位レベル
数３のものとして説明する。
ータを説明する。ここではマイクロコンピュータが内蔵
するＩＮＴＣを割込み要求ソース数８．優先順位レベル
数３のものとして説明する。
第５図は従来のマイクロコンピュータを示すブロック図
、図６は従来のＩＮＴＣを示すブロック図である。
、図６は従来のＩＮＴＣを示すブロック図である。
マイクロコンピュータ５００は、ＣＰＵ５５０と、ＩＮ
ＴＣ５／Ｏと、周辺ハードウェア５２０と、マイクロコ
ンピュータ５００の外部装置とデータの受渡しを行うた
めの工／Ｏインタフェース５３０と外部端子５７２〜５
７４，５８０〜５９５で構成し、ＣＰＵ５５０とＩＮＴ
Ｃ５／Ｏと周辺ハードウェア５２０とＩ／Ｏ受インタフ
ェース５３０とはビット０〜ビツト１５で構成される１
６ビツトの内部アドレス／データマルチプレックスバス
（以下、内部バスと記す）５６０と、内部バス５６０に
アドレス情報が出力していることを示す内部アドレスラ
ッチイネーブル信号（以下、アドレスラッチ信号と記す
）５５１と、内部バス５６０にデータを読み出すための
リード信号５５２と、内部バス５６０に出力しているデ
ータを書き込むためのライト信号５５３とで接続されて
おり、更に、ＩＮＴＣ５／ＯはＣＰＵ５５０に対して割
込み要求信号５１１を出力し、ＣＰＵ ５５０はＩＮＴ
Ｃ５／Ｏに対して、ベクタコードを出力要求するベクタ
コード出力イネーブル信号５５４、ＣＰＵ５５０が割込
み要求を受付は可能な状態にあることを示す割込みイネ
ーブル信号（以下、ＥＩ倍信号記す）５５５、ＩＮＴＣ
５／Ｏからの割込みを受付けた後、その受付けた割込み
をクリアするための割込み要求クリア信号５５６、ＣＰ
Ｕ５５０が割込み処理を終了する際、受付けていた優先
順位レベルをクリアするための優先順位レベルクリア信
号５５７を出力する。周辺ハードウェア５２０は、ＩＮ
ＴＣ５／Ｏに対してＣＰＵ５５０にデータ転送またはデ
ータ書込みを要求するための割込み要求信号５２１〜５
２８を出力する。
ＴＣ５／Ｏと、周辺ハードウェア５２０と、マイクロコ
ンピュータ５００の外部装置とデータの受渡しを行うた
めの工／Ｏインタフェース５３０と外部端子５７２〜５
７４，５８０〜５９５で構成し、ＣＰＵ５５０とＩＮＴ
Ｃ５／Ｏと周辺ハードウェア５２０とＩ／Ｏ受インタフ
ェース５３０とはビット０〜ビツト１５で構成される１
６ビツトの内部アドレス／データマルチプレックスバス
（以下、内部バスと記す）５６０と、内部バス５６０に
アドレス情報が出力していることを示す内部アドレスラ
ッチイネーブル信号（以下、アドレスラッチ信号と記す
）５５１と、内部バス５６０にデータを読み出すための
リード信号５５２と、内部バス５６０に出力しているデ
ータを書き込むためのライト信号５５３とで接続されて
おり、更に、ＩＮＴＣ５／ＯはＣＰＵ５５０に対して割
込み要求信号５１１を出力し、ＣＰＵ ５５０はＩＮＴ
Ｃ５／Ｏに対して、ベクタコードを出力要求するベクタ
コード出力イネーブル信号５５４、ＣＰＵ５５０が割込
み要求を受付は可能な状態にあることを示す割込みイネ
ーブル信号（以下、ＥＩ倍信号記す）５５５、ＩＮＴＣ
５／Ｏからの割込みを受付けた後、その受付けた割込み
をクリアするための割込み要求クリア信号５５６、ＣＰ
Ｕ５５０が割込み処理を終了する際、受付けていた優先
順位レベルをクリアするための優先順位レベルクリア信
号５５７を出力する。周辺ハードウェア５２０は、ＩＮ
ＴＣ５／Ｏに対してＣＰＵ５５０にデータ転送またはデ
ータ書込みを要求するための割込み要求信号５２１〜５
２８を出力する。
ＩＮＴＣ５／Ｏは、割込み要求信号５２１〜５２８の夫
々に対して割込み要求の発生を記憶する割込みフラグレ
ジスタ（以下割込みフラグと記す）６／Ｏ、各割込み要
求ソース毎に割込み要求の発生を禁止する割込みマスク
レジスタ（以下マスクレジスタと記す）６２０、割込み
要求ソースの優先順位を指定する優先順位レベル０指定
フラグ（以下レベル０フラグと記す）６３０、レベル１
フラグ６３１ルベル２フラグ６３２、ＣＰＵ５５０が現
在受付けている割込みの優先順位レベルを保持するレジ
スタ（以下、レベル保持レジスタと記す）６４０、現在
受け付け可能な優先順位レベルの割込み要求だけが割込
みを要求する許可要求信号６５１〜６５８、同一レベル
の要求に対する優先順位裁定を行なう優先順位裁定回路
６６０、優先順位裁定回路６６０がどの割込み要求信号
を選択したかを示す割込み受諾信号６６１〜６６８、各
割込み要求ソース対してのベクタコードを記憶する先頭
番地格納テーブル（以下、ベクタテーブルと記す）６７
０．ベクタコードを内部バスにドライブするバッファ６
８０、そして内部バス５６０に出力されたアドレスをア
ドレスラッチ信号５５１でラッチするアドレスラッチ６
９０、アドレスラッチ６９０の値を解読するアドレスデ
コード６９５を有する。なお、割込みフラグ６／Ｏ、マ
スクレジスタ６２０、レベル０フラグ６３０、レベル１
フラグ６３１、レベル２フラグ６３２は割込み要求ソー
スに対応して８ビツト、レベル保持レジスタ６４０は優
先順位レベル数に対応して３ビツトの幅を持つ。
々に対して割込み要求の発生を記憶する割込みフラグレ
ジスタ（以下割込みフラグと記す）６／Ｏ、各割込み要
求ソース毎に割込み要求の発生を禁止する割込みマスク
レジスタ（以下マスクレジスタと記す）６２０、割込み
要求ソースの優先順位を指定する優先順位レベル０指定
フラグ（以下レベル０フラグと記す）６３０、レベル１
フラグ６３１ルベル２フラグ６３２、ＣＰＵ５５０が現
在受付けている割込みの優先順位レベルを保持するレジ
スタ（以下、レベル保持レジスタと記す）６４０、現在
受け付け可能な優先順位レベルの割込み要求だけが割込
みを要求する許可要求信号６５１〜６５８、同一レベル
の要求に対する優先順位裁定を行なう優先順位裁定回路
６６０、優先順位裁定回路６６０がどの割込み要求信号
を選択したかを示す割込み受諾信号６６１〜６６８、各
割込み要求ソース対してのベクタコードを記憶する先頭
番地格納テーブル（以下、ベクタテーブルと記す）６７
０．ベクタコードを内部バスにドライブするバッファ６
８０、そして内部バス５６０に出力されたアドレスをア
ドレスラッチ信号５５１でラッチするアドレスラッチ６
９０、アドレスラッチ６９０の値を解読するアドレスデ
コード６９５を有する。なお、割込みフラグ６／Ｏ、マ
スクレジスタ６２０、レベル０フラグ６３０、レベル１
フラグ６３１、レベル２フラグ６３２は割込み要求ソー
スに対応して８ビツト、レベル保持レジスタ６４０は優
先順位レベル数に対応して３ビツトの幅を持つ。
割込みフラグ６／Ｏは、割込み要求信号５２１〜５２８
が発生すると対応するビットが“１′となり、ＣＰＵ５
５０が受付た割込み要求に対応するビットは“０”とな
る。
が発生すると対応するビットが“１′となり、ＣＰＵ５
５０が受付た割込み要求に対応するビットは“０”とな
る。
マスクレジスタ６２０は、割込みフラグ６／Ｏによる割
込みの発生を許可／禁止するレジスタでマスクレジスタ
６２０が“ｌ”の時、割込みフラグ６／Ｏによる割込み
の発生を禁止し、マスクレジスタ６２０が“０″の時、
割込みフラグ６／Ｏによる割込みの発生を許可する。
込みの発生を許可／禁止するレジスタでマスクレジスタ
６２０が“ｌ”の時、割込みフラグ６／Ｏによる割込み
の発生を禁止し、マスクレジスタ６２０が“０″の時、
割込みフラグ６／Ｏによる割込みの発生を許可する。
レベル０フラグ６３０は、割込み要求信号５２１〜５２
８の各割込み要求信号の優先順位レベルをレベル０に指
定するフラグであり、レベル０フラグ６３０のビットが
“１″の割込み要求信号は、レベル０に指定される。
８の各割込み要求信号の優先順位レベルをレベル０に指
定するフラグであり、レベル０フラグ６３０のビットが
“１″の割込み要求信号は、レベル０に指定される。
同様に、各割込み優先順位レベル１．２に関してレベル
１フラグ６３１．レベル２フラグ６３１があり、夫々各
別込み優先順位レベルに指定する割込み要求信号を示す
。
１フラグ６３１．レベル２フラグ６３１があり、夫々各
別込み優先順位レベルに指定する割込み要求信号を示す
。
レベル保持レジスタ６４０は、受付けた割込み要求の優
先順位レベルを保持するレジスタで、割込みを受付ける
と受付けた割込み要求の各レベルフラグの値を取込み、
割込み処理が終了するまで値を保持し、割込み処理が終
了するとその割込み・処理の優先順位レベルをクリアす
る。
先順位レベルを保持するレジスタで、割込みを受付ける
と受付けた割込み要求の各レベルフラグの値を取込み、
割込み処理が終了するまで値を保持し、割込み処理が終
了するとその割込み・処理の優先順位レベルをクリアす
る。
割込みレジスタ６／Ｏ、マスクレジスタ６２０、レベル
０フラグ６３０、レベル１フラグ６３１、レベル２フラ
グ６３２、レベル保持レジスタ６４０はアドレスラッチ
信号５５１、アドレスラッチ６９０、アドレスデコーダ
６９５、リード信号５５２、ライト信号５５３によりＣ
ＰＵ５５０からリード／ライト可能である。
０フラグ６３０、レベル１フラグ６３１、レベル２フラ
グ６３２、レベル保持レジスタ６４０はアドレスラッチ
信号５５１、アドレスラッチ６９０、アドレスデコーダ
６９５、リード信号５５２、ライト信号５５３によりＣ
ＰＵ５５０からリード／ライト可能である。
許可要求信号６５１〜６５８は、前述の割込み要求信号
５２１〜５２８に対して指定した優先順位レベルがレベ
ル保持レジスタ６４０の保持している優先順位レベルよ
りも高い場合にのみ割込みを要求する。即ちこの時“ｌ
”となる。
５２１〜５２８に対して指定した優先順位レベルがレベ
ル保持レジスタ６４０の保持している優先順位レベルよ
りも高い場合にのみ割込みを要求する。即ちこの時“ｌ
”となる。
優先順位裁定回路６６０は、ＥＩ信号５５５が“１″で
ある場合に限り、前述の許可要求信号６５１〜６５８を
受付け、それらの２つ以上が“１”になった場合、受付
ける割込み要求を決定するものである。
ある場合に限り、前述の許可要求信号６５１〜６５８を
受付け、それらの２つ以上が“１”になった場合、受付
ける割込み要求を決定するものである。
ここでは、割込み要求信号の番号が小さいほうが優先順
位が高いものとする。
位が高いものとする。
即ち、許可要求信号６５１と６５２が同時にｌ”になっ
た場合は、許可要求信号６５１の方を受付ける。
た場合は、許可要求信号６５１の方を受付ける。
ここで、ＣＰＵ５５０がプログラムのメインルーチンを
実行中に、周辺ハードウェア５２０が優先順位レベル０
に設定された割込み要求信号５２１を発生し、割込み処
理要求信号５１１を“１″にするまでの各部の動作につ
いて説明する。
実行中に、周辺ハードウェア５２０が優先順位レベル０
に設定された割込み要求信号５２１を発生し、割込み処
理要求信号５１１を“１″にするまでの各部の動作につ
いて説明する。
割込み要求信号５２１が発生したことにより、割込みフ
ラグ６／Ｏの対応するビット（この場合ビットＯとする
）を“Ｉ Ｉ＋にセットし、このとき、マスクレジスタ
６２００ビツトＯが“０°′の時、割込みフラグ６／Ｏ
による割込みの発生を許可し、許可要求信号６５１を優
先順位裁定回路６６０に対して出力する。逆に、マスク
レジスタ６２０のビット０が１″の時、割込みフラグ６
／Ｏによる割込みの発生を禁止し、ＣＰＵ５５０がビッ
トに“０″をライトするまで優先順位裁定回路６６０へ
許可要求信号６５１の出力を禁止する。
ラグ６／Ｏの対応するビット（この場合ビットＯとする
）を“Ｉ Ｉ＋にセットし、このとき、マスクレジスタ
６２００ビツトＯが“０°′の時、割込みフラグ６／Ｏ
による割込みの発生を許可し、許可要求信号６５１を優
先順位裁定回路６６０に対して出力する。逆に、マスク
レジスタ６２０のビット０が１″の時、割込みフラグ６
／Ｏによる割込みの発生を禁止し、ＣＰＵ５５０がビッ
トに“０″をライトするまで優先順位裁定回路６６０へ
許可要求信号６５１の出力を禁止する。
優先順位裁定回路６６０は、ＥＩ信号５５５が′“１”
である場合に限り、許可要求信号６５１を受付け、割込
み処理要求信号５５１を゛ｌパにするとともに、割込み
要求信号５２１を受付けたことを示す割込み受諾信号６
６１を“１”にし、ベクタテーブル６７０、レベル０フ
ラグ６３０、レベル１フラグ６３１、レベル２フラグ６
３２、割込みフラグ６／Ｏに出力する。ＥＩ信号５５５
が“０′”の場合には、“１”になるまで許可要求信号
６５１の受付けを禁止する。
である場合に限り、許可要求信号６５１を受付け、割込
み処理要求信号５５１を゛ｌパにするとともに、割込み
要求信号５２１を受付けたことを示す割込み受諾信号６
６１を“１”にし、ベクタテーブル６７０、レベル０フ
ラグ６３０、レベル１フラグ６３１、レベル２フラグ６
３２、割込みフラグ６／Ｏに出力する。ＥＩ信号５５５
が“０′”の場合には、“１”になるまで許可要求信号
６５１の受付けを禁止する。
ここで、ベクタテーブル６７０は割込み受諾信号６６１
に基すき、割込み要求信号５２１に対応するベクタコー
ドをバッファ６８０に供給スる。
に基すき、割込み要求信号５２１に対応するベクタコー
ドをバッファ６８０に供給スる。
ＣＰＵ５５０は優先順位裁定回路６６０から割込み処理
要求信号５１１が１″になったことを検知すると、割込
み処理プログラムを実行するため、ＩＮＴＣ５／Ｏに対
して、ベクタコードを要求し、ベクタコード出力イネー
ブル（ｉ５５４を出力する。ベクタコード出力イネーブ
ル信号５５４が“１”になることで、バッファ６８０が
ベクタコードを内部バス５６０に出力するとともに、レ
ベル保持レジスタ６４０は、受付けた割込み要求５２１
の優先順位レベル（レベル０）を保持する。
要求信号５１１が１″になったことを検知すると、割込
み処理プログラムを実行するため、ＩＮＴＣ５／Ｏに対
して、ベクタコードを要求し、ベクタコード出力イネー
ブル（ｉ５５４を出力する。ベクタコード出力イネーブ
ル信号５５４が“１”になることで、バッファ６８０が
ベクタコードを内部バス５６０に出力するとともに、レ
ベル保持レジスタ６４０は、受付けた割込み要求５２１
の優先順位レベル（レベル０）を保持する。
ＣＰＵ５５０は内部バス５６０上のベクタコードを受取
り、受付けた割込み要求をクリアするための割込み要求
クリア信号５５７を出力する。これにより、ＣＰＵ５５
０は、割込みフラグ６／Ｏの内、割込み受諾信号６６１
〜６６８が゛ｌパになっているビット、この場合ビット
０をクリアし、割込み処理プログラムの実行を開始する
。
り、受付けた割込み要求をクリアするための割込み要求
クリア信号５５７を出力する。これにより、ＣＰＵ５５
０は、割込みフラグ６／Ｏの内、割込み受諾信号６６１
〜６６８が゛ｌパになっているビット、この場合ビット
０をクリアし、割込み処理プログラムの実行を開始する
。
ＣＰＵ５５０が割込み処理プログラムの実行を終了する
と、受付けていた割込みの優先順位レベルをクリアする
ために、優先順位レベルクリア信号５５６を出力し、レ
ベル保持レジスタ６４０をリセット （“００”）する
。
と、受付けていた割込みの優先順位レベルをクリアする
ために、優先順位レベルクリア信号５５６を出力し、レ
ベル保持レジスタ６４０をリセット （“００”）する
。
次に割込み優先順位制御に関して説明する。
尚、ここでは“優先順位レベルＯの方が優先順位が高く
、レベル２の方が優先順位が低い゛ものとして説明する
。
、レベル２の方が優先順位が低い゛ものとして説明する
。
通常、割込みコントローラにはハードウェア的に決めら
れた優先順位（以後デフォルト優先順位と記す）があり
、優先順位裁定回路６６０の優先順位がこれに相当する
。従って、許可要求信号６５１〜６５８が同時に発生し
た場合は、優先順位裁定回路６６０においてデフォルト
の優先順位に従って受付けられる。
れた優先順位（以後デフォルト優先順位と記す）があり
、優先順位裁定回路６６０の優先順位がこれに相当する
。従って、許可要求信号６５１〜６５８が同時に発生し
た場合は、優先順位裁定回路６６０においてデフォルト
の優先順位に従って受付けられる。
以下では、割込み要求信号５２１に関して優先順位の指
定方法を説明する。ユーザが割込み要求信号５２１の優
先順位をレベルＯに設定したい場合は、レベル０フラグ
６３０のビットＯを°“１′′に設定する。同様に、優
先順位をレベル１に設定したければレベルｌフラグ６３
１のビットＯを“１″に、優先順位レベルを２に指定す
る場合はレベル２フラグ６３２のビットＯを“１”を設
定する。他の割込み要求信号５２２〜５２８に関しても
同様に、レベル０〜２の設定を行なう。
定方法を説明する。ユーザが割込み要求信号５２１の優
先順位をレベルＯに設定したい場合は、レベル０フラグ
６３０のビットＯを°“１′′に設定する。同様に、優
先順位をレベル１に設定したければレベルｌフラグ６３
１のビットＯを“１″に、優先順位レベルを２に指定す
る場合はレベル２フラグ６３２のビットＯを“１”を設
定する。他の割込み要求信号５２２〜５２８に関しても
同様に、レベル０〜２の設定を行なう。
割込みフラグ６／Ｏは割込み要求信号５２１が発生する
とセット“１′し、現在受は付けている割込みの優先順
位レベルを保持しているレベル保持レジスタ６４０の値
と、レベルＯフラグ６３０〜レベル２フラグ６３２へ設
定された割込み要求信号５２１の優先順位レベルとを比
較し、割込み要求信号５２１の優先順位レベルの方が優
先順位が高ければ許可要求信号６５１を優先順位裁定回
路６６０に対して“１”にする。
とセット“１′し、現在受は付けている割込みの優先順
位レベルを保持しているレベル保持レジスタ６４０の値
と、レベルＯフラグ６３０〜レベル２フラグ６３２へ設
定された割込み要求信号５２１の優先順位レベルとを比
較し、割込み要求信号５２１の優先順位レベルの方が優
先順位が高ければ許可要求信号６５１を優先順位裁定回
路６６０に対して“１”にする。
従って、ＣＰＵ ５５０が優先順位レベルｌに指定され
た割込み要求信号５２２０割込み処理プログラムを実行
中、すなわち、レベル保持レジスタ６４０が優先順位レ
ベル１を保持しているときに、優先順位レベル２に指定
された割込み要求信号５２１が発生しても、割込み要求
信号５２１の優先順位レベルはレベル保持レジスタ６４
０の保持している優先順位レベル１より低いので、ＣＰ
Ｕ５５０が割込み要求信号５２２の割込み処理プログラ
ムを終了するまで、すなわち、レベル保持レジスタ６４
０の優先順位レベル１をクリアするまで、許可要求信号
６５１は“１″とならない。また、同じ状況で、割込み
要求信号５２１が優先順位レベル０に指定された場合に
は、割込み要求信号５２１の優先順位レベルがレベル保
持レジスタ６４０の保持している優先順位レベル１より
高いので、優先順位裁定回路６６０に許可要求信号６５
１を１′″にする。このとき、ＣＰＵ５５０が割込みを
受付は可能な状態（ＥＩ信号５５５が１″）であれば、
優先順位裁定回路６６０は割込み処理要求信号５１１を
“１”にし、ＣＰＵ５５０は割込み要求信号５２２の割
込み処理プログラムの実行を保留し、割込み要求信号５
２１の割込み処理プログラムの実行を開始する。このと
きレベル保持レジスタ６４０は、割込み要求信号５２２
の優先順位レベル１と割込み要求信号５２１の優先順位
レベルＯが保留する。
た割込み要求信号５２２０割込み処理プログラムを実行
中、すなわち、レベル保持レジスタ６４０が優先順位レ
ベル１を保持しているときに、優先順位レベル２に指定
された割込み要求信号５２１が発生しても、割込み要求
信号５２１の優先順位レベルはレベル保持レジスタ６４
０の保持している優先順位レベル１より低いので、ＣＰ
Ｕ５５０が割込み要求信号５２２の割込み処理プログラ
ムを終了するまで、すなわち、レベル保持レジスタ６４
０の優先順位レベル１をクリアするまで、許可要求信号
６５１は“１″とならない。また、同じ状況で、割込み
要求信号５２１が優先順位レベル０に指定された場合に
は、割込み要求信号５２１の優先順位レベルがレベル保
持レジスタ６４０の保持している優先順位レベル１より
高いので、優先順位裁定回路６６０に許可要求信号６５
１を１′″にする。このとき、ＣＰＵ５５０が割込みを
受付は可能な状態（ＥＩ信号５５５が１″）であれば、
優先順位裁定回路６６０は割込み処理要求信号５１１を
“１”にし、ＣＰＵ５５０は割込み要求信号５２２の割
込み処理プログラムの実行を保留し、割込み要求信号５
２１の割込み処理プログラムの実行を開始する。このと
きレベル保持レジスタ６４０は、割込み要求信号５２２
の優先順位レベル１と割込み要求信号５２１の優先順位
レベルＯが保留する。
このようにして、レベル０フラグ６３０〜レベル２フラ
グ６３２に各割込み信号について値を設定することで、
ユーザは各割込み処理の優先順位を制御する。
グ６３２に各割込み信号について値を設定することで、
ユーザは各割込み処理の優先順位を制御する。
このようなシングルチップマイクロコンピュタが内蔵す
るＩＮＴＣをＬＳＩテスターによりテストする際、テス
トパターンはＣＰＵ５５０に命令を実行させ、 ■ ＩＮＴＣ５／Ｏが周辺ハードウェア５２０の割込み
要求５２１〜５２８を受は付けてＣＰＵ５５０に対して
割込み処理を要求したかどうかは、ＣＰＵ５５０が割込
み処理を受付け、その割込み処理プログラム中で、命令
実行により■／Ｏインタフェース５３０に特定の値をラ
イトし外部端子５７２〜５７４，５８０〜５９５の値が
割込み処理プログラム通りに変化することで確認する。
るＩＮＴＣをＬＳＩテスターによりテストする際、テス
トパターンはＣＰＵ５５０に命令を実行させ、 ■ ＩＮＴＣ５／Ｏが周辺ハードウェア５２０の割込み
要求５２１〜５２８を受は付けてＣＰＵ５５０に対して
割込み処理を要求したかどうかは、ＣＰＵ５５０が割込
み処理を受付け、その割込み処理プログラム中で、命令
実行により■／Ｏインタフェース５３０に特定の値をラ
イトし外部端子５７２〜５７４，５８０〜５９５の値が
割込み処理プログラム通りに変化することで確認する。
■ 優先順位制御については、各割込みソース毎に割込
み処理プログラムの内容を変え、どの割込み処理プログ
ラムをＣＰＵ５５０が実行するかで確認する。
み処理プログラムの内容を変え、どの割込み処理プログ
ラムをＣＰＵ５５０が実行するかで確認する。
■ また、レベル保持レジスタ６４０、割込み要求クリ
ア信号による割込みフラグ６／Ｏの変化は、命令実行に
よりレベル保持レジスタ３２０、割込みフラグ６／Ｏを
リードしたのち■／○インタフェース５３０にライトし
、外部端子５７２〜５７４，５８０〜５９５を変化させ
ることで確認する。
ア信号による割込みフラグ６／Ｏの変化は、命令実行に
よりレベル保持レジスタ３２０、割込みフラグ６／Ｏを
リードしたのち■／○インタフェース５３０にライトし
、外部端子５７２〜５７４，５８０〜５９５を変化させ
ることで確認する。
といった要領で作成される。
上述した従来のマイクロコンピュータでは、内部のＩＮ
ＴＣのテストにおいて、 ■ Ｉ／Ｏインタフェースにデータをライトし、外部端
子にデータを出力することを必要とするので、あらかじ
め外部端子にデータの変化が容易に判断できるようにＩ
／Ｏインタフェースに初期設定しておく必要があり、テ
ストパターン数が長くなってしまう。
ＴＣのテストにおいて、 ■ Ｉ／Ｏインタフェースにデータをライトし、外部端
子にデータを出力することを必要とするので、あらかじ
め外部端子にデータの変化が容易に判断できるようにＩ
／Ｏインタフェースに初期設定しておく必要があり、テ
ストパターン数が長くなってしまう。
■ ＩＮＴＣが割込み処理要求信号をＣＰＵに対して出
力してからＣＰＵがその割込み処理プログラムの最始の
命令を実行するまでには十数クロック必要とするため、
ＩＮＴＣ内部のテストとは関係のないパターンが多く存
在してしまう。
力してからＣＰＵがその割込み処理プログラムの最始の
命令を実行するまでには十数クロック必要とするため、
ＩＮＴＣ内部のテストとは関係のないパターンが多く存
在してしまう。
■ マイクロコンピュータの実行スピードを上げてテス
トし、ＩＮＴＣ内部におけるクリティカルバスのスピー
ド不良の検出を行う際、ＣＰＵの命令実行のタイミング
を常に把握しておかなければならず、テストパターンの
作成が困難になり、テストパターンの作成に時間ががが
ってしまう。
トし、ＩＮＴＣ内部におけるクリティカルバスのスピー
ド不良の検出を行う際、ＣＰＵの命令実行のタイミング
を常に把握しておかなければならず、テストパターンの
作成が困難になり、テストパターンの作成に時間ががが
ってしまう。
■ 上記した点は周辺ハードウェアが発生する割込み信
号数の増加に伴ってさらに増大し、テスト時間が長く、
且つテストパターンの作成に時間がかかってしまう。
号数の増加に伴ってさらに増大し、テスト時間が長く、
且つテストパターンの作成に時間がかかってしまう。
といった問題点を有し、その結果として、マイクロコン
ピュータトータルのチップコストを上ケてしまうという
欠点を有している。
ピュータトータルのチップコストを上ケてしまうという
欠点を有している。
本発明の割込みコントローラ内蔵マイクロコンピュータ
は、中央処理装置と、複数の割込み要求信号と、複数の
割込み要求信号が発生した事を記憶し、中央処理装置に
よって読み出し／書き込み可能な割り込み要求フラグと
、複数の割込み要求信号による割込み発生を禁止し、中
央処理装置によって読み出し／書き込み可能な割込みマ
スクレジスタと、複数の割込み要求信号の優先順位を制
御する優先順位制御部と、中央処理装置が現在量け付け
可能な優先順位レベルを示し、中央処理装置によって読
み出し／書き込み可能な優先順位レベルレジスタと、複
数の割込み要求信号毎の割込み処理プログラムの先頭番
地データを記憶する先頭番地データテーブルと、中央処
理装置に対して割込み処理を要求する割込み信号を有し
、優先順位制御部は、中央処理装置によって読み出し／
書き込み可能な優先順位指定レジスタと、優先順位指定
レジスタと優先順位レベルレジスタの値により、優先順
位判別を行なう優先順位判別回路からなり、さらに優先
順位判別回路の出力により、割込み要求信号の罐先順位
を制御する割込みコントローラと、中央処理装置の指令
により、外部装置とのデータの受渡しを行う工／Ｏイン
タフェース部と、中央処理装置と割込みコントローラと
Ｔ／Ｏインタフ工−ス部との接続する内部バスと、外部
装置との接続するための入出力端子とを有し、入出力端
子に入力するテストモードを指示する信号によって、中
央処理装置のプログラムの実行を停止させる手段と、入
出力端子から割込み要求フラグと割込みマスクレジスタ
と優先順位レベルレジスタと優先順位指定レジスタを読
み出し／書き込み可能にする手段と、入出力端子から先
頭番地データテーブルを読み出し可能にする手段と、入
出力端子からの書き込み手段の度に、入出力端子から割
込み要求フラグの値ならびに優先順位指定レジスタの値
を内部バスを経由して変更する手段と、入出力端子から
割込みコントローラに中央処理装置が現在受付は可能な
状態を表す信号を内部バスを経由して出力する手段を備
える。
は、中央処理装置と、複数の割込み要求信号と、複数の
割込み要求信号が発生した事を記憶し、中央処理装置に
よって読み出し／書き込み可能な割り込み要求フラグと
、複数の割込み要求信号による割込み発生を禁止し、中
央処理装置によって読み出し／書き込み可能な割込みマ
スクレジスタと、複数の割込み要求信号の優先順位を制
御する優先順位制御部と、中央処理装置が現在量け付け
可能な優先順位レベルを示し、中央処理装置によって読
み出し／書き込み可能な優先順位レベルレジスタと、複
数の割込み要求信号毎の割込み処理プログラムの先頭番
地データを記憶する先頭番地データテーブルと、中央処
理装置に対して割込み処理を要求する割込み信号を有し
、優先順位制御部は、中央処理装置によって読み出し／
書き込み可能な優先順位指定レジスタと、優先順位指定
レジスタと優先順位レベルレジスタの値により、優先順
位判別を行なう優先順位判別回路からなり、さらに優先
順位判別回路の出力により、割込み要求信号の罐先順位
を制御する割込みコントローラと、中央処理装置の指令
により、外部装置とのデータの受渡しを行う工／Ｏイン
タフェース部と、中央処理装置と割込みコントローラと
Ｔ／Ｏインタフ工−ス部との接続する内部バスと、外部
装置との接続するための入出力端子とを有し、入出力端
子に入力するテストモードを指示する信号によって、中
央処理装置のプログラムの実行を停止させる手段と、入
出力端子から割込み要求フラグと割込みマスクレジスタ
と優先順位レベルレジスタと優先順位指定レジスタを読
み出し／書き込み可能にする手段と、入出力端子から先
頭番地データテーブルを読み出し可能にする手段と、入
出力端子からの書き込み手段の度に、入出力端子から割
込み要求フラグの値ならびに優先順位指定レジスタの値
を内部バスを経由して変更する手段と、入出力端子から
割込みコントローラに中央処理装置が現在受付は可能な
状態を表す信号を内部バスを経由して出力する手段を備
える。
次に、本発明の実施例を図面を参照して説明する。
以下の説明では、マイクロコンピュータが内蔵するＩＮ
ＴＣを割込み要求ソース数８．優先順位レベル数３のも
のとして説明する。
ＴＣを割込み要求ソース数８．優先順位レベル数３のも
のとして説明する。
第１図は本発明の一実施例を示すマイクロコンピュータ
のブロック図、第２図は本実施例を示すＩＮＴＣのブロ
ック図、第３図は本実施例のＩＮＴＣが内蔵する切り換
え回路のブロック図である。
のブロック図、第２図は本実施例を示すＩＮＴＣのブロ
ック図、第３図は本実施例のＩＮＴＣが内蔵する切り換
え回路のブロック図である。
マイクロコンピュータ／Ｏ０は、ＣＰＵ１５０と、ＩＮ
ＴＣＩＩＯと、周辺ハードウェア１２０と、マイクロコ
ンピュータ／Ｏ０の外部装置とデータの受渡しを行うた
めのＩ／Ｏインタフェース１３０と外部端子１７１〜１
７４，１８０〜１９５とで構成し、ＣＰＵ １５０とＩ
ＮＴＣＩＩＯと周辺ハードウェア１２０とＩ／Ｏインタ
フェース１３０とはビットＯ〜１５で構成される１６ビ
ツト内部アドレス／データマルチプレックスパス（以下
、内部バスと記す）１６０とで接続されている。更に、
ＣＰＵ １５０とＩ／Ｏインタフェース１３０とは内部
バス１６０に７ドレス情報が出力していることを示す内
部アドレスラッチイネーブル信号（以下、アドレスラッ
チ信号と記す）１５１と、内部バス１６０にデータを読
み出すためのリード信号１５２と、内部バス１６０に出
力しているデータを書き込むためのライト信号１５３と
で接続されており、Ｉ／Ｏインタフェース１３０とＩＮ
ＴＣ１／Ｏと周辺ハードウェア１２０とはアドレスラッ
チ信号１３１、リード信号１３２、ライト信号１３３と
で接続され、外部端子１７１とＩ／Ｏインタフェース１
３０とＣＰＵ１５０とＩＮＴＣＩＩＯはテスト信号１７
５を介して接続されている。また、ＩＮＴＣＩＩＯはＣ
ＰＵ １５０に対し割込み処理要求信号１１１を出力し
、ＣＰＵ １５０はＩＮＴＣＩＩＯに対して、ベクタコ
ードを出力要求するベクタコード出力イネーブル信号１
５４と、ＣＰＵ ｌ ５０が割込み要求を受付は可能な
状態にあることを示すＥｌ信号１５５と、ＩＮＴＣ１／
Ｏからの割込みを受付けた後、その受付けた割込みをク
リアするための割込み要求クリア信号１５７、割込み処
理を終了する際、受付けた割込みの優先順位レベルをク
リアする優先順位レベルクリア信号１５６を出力する。
ＴＣＩＩＯと、周辺ハードウェア１２０と、マイクロコ
ンピュータ／Ｏ０の外部装置とデータの受渡しを行うた
めのＩ／Ｏインタフェース１３０と外部端子１７１〜１
７４，１８０〜１９５とで構成し、ＣＰＵ １５０とＩ
ＮＴＣＩＩＯと周辺ハードウェア１２０とＩ／Ｏインタ
フェース１３０とはビットＯ〜１５で構成される１６ビ
ツト内部アドレス／データマルチプレックスパス（以下
、内部バスと記す）１６０とで接続されている。更に、
ＣＰＵ １５０とＩ／Ｏインタフェース１３０とは内部
バス１６０に７ドレス情報が出力していることを示す内
部アドレスラッチイネーブル信号（以下、アドレスラッ
チ信号と記す）１５１と、内部バス１６０にデータを読
み出すためのリード信号１５２と、内部バス１６０に出
力しているデータを書き込むためのライト信号１５３と
で接続されており、Ｉ／Ｏインタフェース１３０とＩＮ
ＴＣ１／Ｏと周辺ハードウェア１２０とはアドレスラッ
チ信号１３１、リード信号１３２、ライト信号１３３と
で接続され、外部端子１７１とＩ／Ｏインタフェース１
３０とＣＰＵ１５０とＩＮＴＣＩＩＯはテスト信号１７
５を介して接続されている。また、ＩＮＴＣＩＩＯはＣ
ＰＵ １５０に対し割込み処理要求信号１１１を出力し
、ＣＰＵ １５０はＩＮＴＣＩＩＯに対して、ベクタコ
ードを出力要求するベクタコード出力イネーブル信号１
５４と、ＣＰＵ ｌ ５０が割込み要求を受付は可能な
状態にあることを示すＥｌ信号１５５と、ＩＮＴＣ１／
Ｏからの割込みを受付けた後、その受付けた割込みをク
リアするための割込み要求クリア信号１５７、割込み処
理を終了する際、受付けた割込みの優先順位レベルをク
リアする優先順位レベルクリア信号１５６を出力する。
周辺ハードウェア１２０は、ＩＮＴＣＩＩＯに対してＣ
ＰＵ １５０にデータ転送またはデータ書込みを要求す
るための割込み要求信号１２１〜１２８を出力する。
ＰＵ １５０にデータ転送またはデータ書込みを要求す
るための割込み要求信号１２１〜１２８を出力する。
ＩＮＴＣＩＩＯは、テスト信号１７５によってベクタコ
ード出力イネーブル信号１５４、ＥＩ信号１５５、優先
順位レベルクリア信号１５６、割込み要求クリア信号１
５７と内部バス１６０に出力しているテストデータとの
どちらかを選択し、それぞれベクタコード出力イネーブ
ル信号２０４、ＥＩ信号２０５、優先順位レベルクリア
信号２０６、割込み要求クリア信号２０７に出力する切
り換え回路２００、割込み要求信号１２１〜１２８の夫
々に対して割込み要求の発生を記憶する割込みフラグ２
／Ｏ、割込み要求ソース毎に割込み要求の発生を禁止す
るマスクレジスタ２２０、各割込み要求ソース間の優先
順位を指定するレベル０フラグ２３０、レベル１フラグ
２３１、レベル２フラグ２３２、現在受付けている割込
みの優先順位レベルを保持するレベル保持レジスタ２４
０、現在受付は可能な優先順位レベルの割込み要求だけ
が割込みを要求する許可要求信号２５１〜２５８、同一
レベルの要求に対する優先順位裁定を行なう優先順位裁
定回路１６０、優先順位裁定回路１６０がどの割込み要
求信号を選択したかを示す割込み受諾信号２６１〜２６
８、各割込みソースのベクタコードを格納するベクタテ
ーブル２７０、ベクタコードを内部バスにドライブする
バッファ２８０、そして内部バス１６０に出力されたア
ドレスをアドレスラッチ信号１３１でラッチするアドレ
スラッチ２９０、アドレスラッチ２９０の値を解読する
アドレスデコーダ２９５、アドレスデコード２９５の出
力であるアドレス線２９６とベクタコード出力イネーブ
ル信号２０４との論理和をバッファ２８０に供給するＯ
Ｒゲート２０１を有する。なお、割込みフラグ２／Ｏ．
マスクレジスタ２２０、レベル０フラグ２３０、レベル
１フラグ２３１、レベル２フラグ２３２は割込み要求ソ
ース数に対応して８ビツト、レベル保持レジスタ２４０
は優先順位レベル数に対応して３ビツトの幅を持つ。
ード出力イネーブル信号１５４、ＥＩ信号１５５、優先
順位レベルクリア信号１５６、割込み要求クリア信号１
５７と内部バス１６０に出力しているテストデータとの
どちらかを選択し、それぞれベクタコード出力イネーブ
ル信号２０４、ＥＩ信号２０５、優先順位レベルクリア
信号２０６、割込み要求クリア信号２０７に出力する切
り換え回路２００、割込み要求信号１２１〜１２８の夫
々に対して割込み要求の発生を記憶する割込みフラグ２
／Ｏ、割込み要求ソース毎に割込み要求の発生を禁止す
るマスクレジスタ２２０、各割込み要求ソース間の優先
順位を指定するレベル０フラグ２３０、レベル１フラグ
２３１、レベル２フラグ２３２、現在受付けている割込
みの優先順位レベルを保持するレベル保持レジスタ２４
０、現在受付は可能な優先順位レベルの割込み要求だけ
が割込みを要求する許可要求信号２５１〜２５８、同一
レベルの要求に対する優先順位裁定を行なう優先順位裁
定回路１６０、優先順位裁定回路１６０がどの割込み要
求信号を選択したかを示す割込み受諾信号２６１〜２６
８、各割込みソースのベクタコードを格納するベクタテ
ーブル２７０、ベクタコードを内部バスにドライブする
バッファ２８０、そして内部バス１６０に出力されたア
ドレスをアドレスラッチ信号１３１でラッチするアドレ
スラッチ２９０、アドレスラッチ２９０の値を解読する
アドレスデコーダ２９５、アドレスデコード２９５の出
力であるアドレス線２９６とベクタコード出力イネーブ
ル信号２０４との論理和をバッファ２８０に供給するＯ
Ｒゲート２０１を有する。なお、割込みフラグ２／Ｏ．
マスクレジスタ２２０、レベル０フラグ２３０、レベル
１フラグ２３１、レベル２フラグ２３２は割込み要求ソ
ース数に対応して８ビツト、レベル保持レジスタ２４０
は優先順位レベル数に対応して３ビツトの幅を持つ。
切り換え回路２００は内部バス１６０のビット６のデー
タ信号（以下、ビット６信号と記す）３６６とビット７
信号３６７の論理積を抽出するＡＮＤゲート３０６と、
ＡＮＤゲート３０６がＩＩ Ｉ ＩＩになるとタイミン
グでビット５信号３６５のデータをラッチするデータラ
ッチ３０１とテスト手段１７５とビット７信号３６７の
論理積をセレクト信号３０８に出力するＡＮＤゲート３
０７と、セレクト信号３０８でベクタコード出力イネー
ブル信号１５４とビット４信号３６４、ＥＩ信号１５５
とデータラッチ３０１の出力値、優先順位レベルクリア
信号１５６とビット３信号３６３、割込み要求クリア信
号１５７とビット２信号３６２のどちらかを選択し、そ
れぞれベクタコード出力イネーブル信号２０４、データ
ＥＩ信号２０５、優先順位レベルクリア信号２０６、割
込み要求クリア信号２０７に出力するセレクタ３０２〜
３０５で構成する。
タ信号（以下、ビット６信号と記す）３６６とビット７
信号３６７の論理積を抽出するＡＮＤゲート３０６と、
ＡＮＤゲート３０６がＩＩ Ｉ ＩＩになるとタイミン
グでビット５信号３６５のデータをラッチするデータラ
ッチ３０１とテスト手段１７５とビット７信号３６７の
論理積をセレクト信号３０８に出力するＡＮＤゲート３
０７と、セレクト信号３０８でベクタコード出力イネー
ブル信号１５４とビット４信号３６４、ＥＩ信号１５５
とデータラッチ３０１の出力値、優先順位レベルクリア
信号１５６とビット３信号３６３、割込み要求クリア信
号１５７とビット２信号３６２のどちらかを選択し、そ
れぞれベクタコード出力イネーブル信号２０４、データ
ＥＩ信号２０５、優先順位レベルクリア信号２０６、割
込み要求クリア信号２０７に出力するセレクタ３０２〜
３０５で構成する。
割込みフラグ２／Ｏは、割込み要求信号１２１〜１２８
が発生すると対応するビットが“１′′となり、ＣＰＵ
１５０が受付けた割込み要求に対応するビットは“０
”となる。
が発生すると対応するビットが“１′′となり、ＣＰＵ
１５０が受付けた割込み要求に対応するビットは“０
”となる。
マスクレジスタ２２０は、割込みフラグ２／Ｏによる割
込みの発生を許可／禁止するレジスタでマスクレジスタ
２２０が“１”の時、割込みフラグ２／Ｏによる割込み
の発生を禁止し、割込みマスクレジスタが“０”の時、
割込みフラグ２／Ｏによる割込みの発生を許可する。
込みの発生を許可／禁止するレジスタでマスクレジスタ
２２０が“１”の時、割込みフラグ２／Ｏによる割込み
の発生を禁止し、割込みマスクレジスタが“０”の時、
割込みフラグ２／Ｏによる割込みの発生を許可する。
レベル０フラグ２３０は、割込み要求信号１２１〜１２
８の各割込み要求信号の優先順位レベルをレベル０に指
定するフラグであり、レベル０フラグ２３０の対応する
ビットが“１”の割込み要求信号は、レベル０に指定さ
れる。
８の各割込み要求信号の優先順位レベルをレベル０に指
定するフラグであり、レベル０フラグ２３０の対応する
ビットが“１”の割込み要求信号は、レベル０に指定さ
れる。
同様に、各割込み優先順位レベル１，２に関してレベル
１フラグ２３１、レベル２フラグ２３２があり、夫々各
側込み優先順位レベルに指定する割込み要求信号を示す
。
１フラグ２３１、レベル２フラグ２３２があり、夫々各
側込み優先順位レベルに指定する割込み要求信号を示す
。
レベル保持レジスタ２４０は、受付けた割込み要求の優
先順位レベルを保持するレジスタで、割込みを受付ける
と受は付けた割込み要求の各レベルフラグの値を取込み
、割込み処理が終了するまで値を保持し、割込み処理が
終了するとその割込み処理の優先順位レベルをクリアす
る。
先順位レベルを保持するレジスタで、割込みを受付ける
と受は付けた割込み要求の各レベルフラグの値を取込み
、割込み処理が終了するまで値を保持し、割込み処理が
終了するとその割込み処理の優先順位レベルをクリアす
る。
割込みレジスタ２１Ｏ、マスクレジスタ２２０、レベル
０フラグ２３０、レベルｌフラグ２３１、レベル２フラ
グ２３２、レベル保持レジスタ２４０はアドレスラッチ
信号１３１、アドレスラッチ２９０、アドレスデコーダ
２９５、リード信号１３２、ライト信号１３３を用いて
リード／ライト可能である。
０フラグ２３０、レベルｌフラグ２３１、レベル２フラ
グ２３２、レベル保持レジスタ２４０はアドレスラッチ
信号１３１、アドレスラッチ２９０、アドレスデコーダ
２９５、リード信号１３２、ライト信号１３３を用いて
リード／ライト可能である。
許可要求信号２５１〜２５８は、前述の割込み要求信号
１２１〜１２８に対して指定した優先順位レベルがレベ
ル保持レジスタ２４０の保持している優先順位レベルよ
りも高い場合にのみ割込みを要求する。
１２１〜１２８に対して指定した優先順位レベルがレベ
ル保持レジスタ２４０の保持している優先順位レベルよ
りも高い場合にのみ割込みを要求する。
優先順位裁定回路２６０は、ＥＩ信号２５０がＩＩ Ｉ
ＩＩである場合に限り、前述の許可要求信号２５１〜
２５８を受付け、それらの２つ以上がビになった場合、
受は付ける割込み要求を決定するものであり、許可要求
信号２５１と２５２が同時に“°１′°になった場合は
、許可要求信号２５１の方を受は付ける。
ＩＩである場合に限り、前述の許可要求信号２５１〜
２５８を受付け、それらの２つ以上がビになった場合、
受は付ける割込み要求を決定するものであり、許可要求
信号２５１と２５２が同時に“°１′°になった場合は
、許可要求信号２５１の方を受は付ける。
テスト信号］、 ７５がインアクティブ、すなわち０″
であるとき、ＣＰＵ１５０はプログラムを実行し、■／
Ｏインタフェース１３ｏはＣＰＵ１５０が出力するアド
レスラッチ信号１５１、リード信号１５２、ライト信号
１５３をそれぞれアドレスラッチ信号１３１、リード信
号１３２、ライト信号１３３に出力する。また、ＩＮＴ
Ｃ１／Ｏ内のデータセレクタ３０２〜３ｏ５はｃＰＵ１
５゜が出力するベクタコード出力イネーブル信号１５４
、データＥＩ信号１５５、優先順位レベルクリア信号１
５６、割込み要求クリア信号１５７を選択する。
であるとき、ＣＰＵ１５０はプログラムを実行し、■／
Ｏインタフェース１３ｏはＣＰＵ１５０が出力するアド
レスラッチ信号１５１、リード信号１５２、ライト信号
１５３をそれぞれアドレスラッチ信号１３１、リード信
号１３２、ライト信号１３３に出力する。また、ＩＮＴ
Ｃ１／Ｏ内のデータセレクタ３０２〜３ｏ５はｃＰＵ１
５゜が出力するベクタコード出力イネーブル信号１５４
、データＥＩ信号１５５、優先順位レベルクリア信号１
５６、割込み要求クリア信号１５７を選択する。
ここで、ＣＰＵ１５０がプログラムのメインルーチンを
実行中に、周辺ハードウェア１２０が優先順位レベル０
に設定された割込み要求信号１２１を発生してから割込
み処理要求信号１１１を“ｌ”にするまでの各部の動作
について説明する。
実行中に、周辺ハードウェア１２０が優先順位レベル０
に設定された割込み要求信号１２１を発生してから割込
み処理要求信号１１１を“ｌ”にするまでの各部の動作
について説明する。
割込み要求信号１２１が発生したことにより、割込みフ
ラグ２／Ｏの対応するビット０をビ。
ラグ２／Ｏの対応するビット０をビ。
にセットし、このとき、マスクレジスタ２２００ビツト
０が“０”の時、割込みフラグ２／Ｏによる割込みの発
生を許可し、許可要求信号２５１を優先順位裁定回路２
６０に対して出力する。また、マスクレジスタ２２０の
ビット０が“ｌ”の時、割込みフラグ／Ｏによる割込み
の発生を禁止し、ＣＰＵ １５０がビットＯに“０”を
ライトするまで優先順位裁定回路２６０へ許可要求信号
２５１の出力を禁止する。
０が“０”の時、割込みフラグ２／Ｏによる割込みの発
生を許可し、許可要求信号２５１を優先順位裁定回路２
６０に対して出力する。また、マスクレジスタ２２０の
ビット０が“ｌ”の時、割込みフラグ／Ｏによる割込み
の発生を禁止し、ＣＰＵ １５０がビットＯに“０”を
ライトするまで優先順位裁定回路２６０へ許可要求信号
２５１の出力を禁止する。
優先順位裁定回路２６０は、ＥＩ信号２０５が１”であ
る場合に限り、許可要求信号２５１を受付け、割込み処
理要求信号１１１を１”にするとともに、割込み要求信
号１２１を受付けたことを示す割込み受諾信号２６１を
１″にし、ベクタテーブル２７０、レベル０フラグ２３
０、レベルｌフラグ２３１、レベル２フラグ２３２、割
込みフラグ２／Ｏに出力する。ＥＩ信号２０５が０”の
場合には、１１′′になるまで許可要求信号２５１の受
付けを禁止する。
る場合に限り、許可要求信号２５１を受付け、割込み処
理要求信号１１１を１”にするとともに、割込み要求信
号１２１を受付けたことを示す割込み受諾信号２６１を
１″にし、ベクタテーブル２７０、レベル０フラグ２３
０、レベルｌフラグ２３１、レベル２フラグ２３２、割
込みフラグ２／Ｏに出力する。ＥＩ信号２０５が０”の
場合には、１１′′になるまで許可要求信号２５１の受
付けを禁止する。
ベクタテーブル２７０は割込み受諾信号２６１に基すき
、割込み要求信号１２１に対応するベクタコードをバッ
ファ２８０に供給する。
、割込み要求信号１２１に対応するベクタコードをバッ
ファ２８０に供給する。
ＣＰＵ１５０は優先順位裁定回路２６０から割込み処理
要求信号１１１が“１″になったことを検知すると、割
込み処理プログラムを実行するため、ＩＮＴＣＩＩＯに
対して、ベクタコードを要求し、ベクタコード出力イネ
ーブル信号１５４を出力する。ベクタコード出力イネー
ブル信号１５４が“１”になることにより、切り換え回
路２００を介し、バッファ２８０はベクタコードを内部
バス１６０に出力するとともに、レベル保持レジスタ２
４０は、受付けた割込み要求１２１の優先順位レベル０
を保持する。ＣＰＵ１５０は内部バス１６０上のベクタ
コードを受取り、受付けた割込み要求をクリアするため
の割込み要求クリア信号１５７を出力する。これにより
、ＣＰＵ １５０は切り換え回路２００を介して割込み
フラグ２／Ｏの内、割込み受付は信号２６１〜２６７が
′１“′になっているビット、この場合ビット０をクリ
アし、割込み処理プログラムの実行を開始する。
要求信号１１１が“１″になったことを検知すると、割
込み処理プログラムを実行するため、ＩＮＴＣＩＩＯに
対して、ベクタコードを要求し、ベクタコード出力イネ
ーブル信号１５４を出力する。ベクタコード出力イネー
ブル信号１５４が“１”になることにより、切り換え回
路２００を介し、バッファ２８０はベクタコードを内部
バス１６０に出力するとともに、レベル保持レジスタ２
４０は、受付けた割込み要求１２１の優先順位レベル０
を保持する。ＣＰＵ１５０は内部バス１６０上のベクタ
コードを受取り、受付けた割込み要求をクリアするため
の割込み要求クリア信号１５７を出力する。これにより
、ＣＰＵ １５０は切り換え回路２００を介して割込み
フラグ２／Ｏの内、割込み受付は信号２６１〜２６７が
′１“′になっているビット、この場合ビット０をクリ
アし、割込み処理プログラムの実行を開始する。
ＣＰＵ１５０が割込み処理プログラムの実行を終了する
と、受付けていた割込みの優先順位レベルをクリアする
ために、優先順位レベルクリア信号１５６を出力し、切
り換え回路２００を介して、レベル保持レジスタ２４０
をリセットする。
と、受付けていた割込みの優先順位レベルをクリアする
ために、優先順位レベルクリア信号１５６を出力し、切
り換え回路２００を介して、レベル保持レジスタ２４０
をリセットする。
次に割込み優先順位制御に関して説明する。
以下では、割込み要求信号１２１に関して優先順位の指
定方法を説明する。ユーザが割込み要求信号１２１の優
先順位をレベル０に設定したい場合は、レベル０フラグ
２３０のピッＩ−０を“１″に設定する。同様に、優先
順位をレベル１に設定したければレベル１フラグ２３１
のビット０をＩＩ Ｉ １１に、優先順位レベルを２に
指定する場合はレベル２フラグ２３２のビット０を“１
″を設定する。割込み要求信号１２２〜１２８に関して
も同様に、レベル０〜２の設定を行なう。
定方法を説明する。ユーザが割込み要求信号１２１の優
先順位をレベル０に設定したい場合は、レベル０フラグ
２３０のピッＩ−０を“１″に設定する。同様に、優先
順位をレベル１に設定したければレベル１フラグ２３１
のビット０をＩＩ Ｉ １１に、優先順位レベルを２に
指定する場合はレベル２フラグ２３２のビット０を“１
″を設定する。割込み要求信号１２２〜１２８に関して
も同様に、レベル０〜２の設定を行なう。
割込みフラグ２／Ｏは割込み要求信号１２１が発生する
とセット１パし、現在量は付けている割込みの優先順位
レベルを保持しているレベル保持レジスタ２４０の値と
、レベルＯフラグ２３０〜レベル２フラグ２３２へ設定
された割込み要求信号１２１の優先順位レベルとを比較
し、割込み要求信号１２１の優先順位レベルの方が優先
順位が高ければ許可要求信号２５１を優先順位裁定回路
２６０に対して“１″にする。
とセット１パし、現在量は付けている割込みの優先順位
レベルを保持しているレベル保持レジスタ２４０の値と
、レベルＯフラグ２３０〜レベル２フラグ２３２へ設定
された割込み要求信号１２１の優先順位レベルとを比較
し、割込み要求信号１２１の優先順位レベルの方が優先
順位が高ければ許可要求信号２５１を優先順位裁定回路
２６０に対して“１″にする。
従って、ＣＰＵ １５０が優先順位レベル１に指定され
た割込み要求信号１２２の割込み処理プログラムを実行
中に、優先順位レベル０に指定された割込み要求信号１
２１が発生した場合、割込み要求信号１５２の優先順位
レベルがＣＰＵ１５０が実行中の割込み処理の優先順位
レベルより高いので、優先順位裁定回路２６０に対し許
可要求信号２６１を出力する。このとき、ＣＰＵ １５
０が割込みを受付は可能な状態（ＥＩ信号１５５が０１
″）であれば、優先順位裁定回路２６０は割込み処理要
求信号１１１を“ｌ”とし、ＣＰＵ１５０は割込み要求
信号１２２の割込み処理プログラムの命令実行を保留し
、割込み要求信号１２／Ｏ割込み処理プログラムの実行
を開始する。ここで、レベル保持レジスタ２４０には割
込み要求信号１２２の優先順位レベル１と割込み要求信
号１２１の優先順位レベル０が保持される。
た割込み要求信号１２２の割込み処理プログラムを実行
中に、優先順位レベル０に指定された割込み要求信号１
２１が発生した場合、割込み要求信号１５２の優先順位
レベルがＣＰＵ１５０が実行中の割込み処理の優先順位
レベルより高いので、優先順位裁定回路２６０に対し許
可要求信号２６１を出力する。このとき、ＣＰＵ １５
０が割込みを受付は可能な状態（ＥＩ信号１５５が０１
″）であれば、優先順位裁定回路２６０は割込み処理要
求信号１１１を“ｌ”とし、ＣＰＵ１５０は割込み要求
信号１２２の割込み処理プログラムの命令実行を保留し
、割込み要求信号１２／Ｏ割込み処理プログラムの実行
を開始する。ここで、レベル保持レジスタ２４０には割
込み要求信号１２２の優先順位レベル１と割込み要求信
号１２１の優先順位レベル０が保持される。
ここで、外部端子１７１に“１′″を入力しテスト信号
１７５を ビにしたときの各部の動作について説明する
。
１７５を ビにしたときの各部の動作について説明する
。
テスト信号１７５が“１１ｊ＋になることにより、ＣＰ
Ｕ １５０はプログラムの実行を停止し、内部バス１６
０をＩＮＴＣｌ ／Ｏ、周辺ノ）−ドウエア１２０、工
／Ｏインタフェース１３０に解放する。
Ｕ １５０はプログラムの実行を停止し、内部バス１６
０をＩＮＴＣｌ ／Ｏ、周辺ノ）−ドウエア１２０、工
／Ｏインタフェース１３０に解放する。
Ｉ／Ｏインタフェース１３０はアドレスラッチ信号１３
１、リード信号１３２、ライト信号１３３に外部端子１
７２，１７３，１７４に入力される値を出力し、外部端
子１８８〜１９５に入力される値を内部バス１６０のビ
ット８〜１５に出力する。また、外部端子１７３に“０
′°を入力すると、すなわちリード信号１３２がインア
クティブのときは外部端子１８０〜１８７に入力される
値をそれぞれ内部バス１６０のビット０〜７に出力１２
、“１″を入力すると、すなわちリード信号１３２がア
クティブのときは内部バス１６０のビット０〜７を外部
端子１８０〜１８７に出力する。これにより、外部端子
１７２〜１７４，１８０〜１８７からＩＮＴＣ１／Ｏま
たは周辺ハードウェア１２０の内部レジスタをリード／
ライト可能となる。
１、リード信号１３２、ライト信号１３３に外部端子１
７２，１７３，１７４に入力される値を出力し、外部端
子１８８〜１９５に入力される値を内部バス１６０のビ
ット８〜１５に出力する。また、外部端子１７３に“０
′°を入力すると、すなわちリード信号１３２がインア
クティブのときは外部端子１８０〜１８７に入力される
値をそれぞれ内部バス１６０のビット０〜７に出力１２
、“１″を入力すると、すなわちリード信号１３２がア
クティブのときは内部バス１６０のビット０〜７を外部
端子１８０〜１８７に出力する。これにより、外部端子
１７２〜１７４，１８０〜１８７からＩＮＴＣ１／Ｏま
たは周辺ハードウェア１２０の内部レジスタをリード／
ライト可能となる。
また、ＩＮＴＣＩＩＯにおいて、アドレスデコーダ２９
５がバッファ２８０のアドレスを解読するとアドレス線
２９６が″１″ニナリ、バッファ２８０はベクタコード
を内部バス１６０に出力する。
５がバッファ２８０のアドレスを解読するとアドレス線
２９６が″１″ニナリ、バッファ２８０はベクタコード
を内部バス１６０に出力する。
さらに、切り換え回路２００は、ビット８信号３６８が
゛°１パのとき、すなわち外部端子１８８に′１″を入
力したときに限り、セレクト信号３０８が“１′′にな
り、ビット４信号３６４゜データラッチ３０１の出力値
、ビット３信号。
゛°１パのとき、すなわち外部端子１８８に′１″を入
力したときに限り、セレクト信号３０８が“１′′にな
り、ビット４信号３６４゜データラッチ３０１の出力値
、ビット３信号。
ビット２信号をそれぞれベクタコート出力イネーブル信
号２０４．ＥＩ信号２０５．ｍ先順位レベルクリア信号
２０６２割込み要求クリア信号２０７に出力する。デー
タラッチ３０１はビット８信号３６８ならびにビット６
信号２６６が共に“°１”であるときにビット５信号３
６５の値をラッチする。ここで、ビット８信号３６８は
ＩＮＴＣ１／Ｏの内部レジスタのり一ド／ライトする際
に出力される内部バス１６０のビット０〜７の値には影
響を受けないので、ベクタコード出力イネーブル信号２
０４．ＥＩ信号２０５．優先１１ｔｎ 位Ｌ／ ヘルク
リア信号２０６２割込み要求クリア信号２０７を外部端
子１８２〜１８８に入力する値によって制御できる。
号２０４．ＥＩ信号２０５．ｍ先順位レベルクリア信号
２０６２割込み要求クリア信号２０７に出力する。デー
タラッチ３０１はビット８信号３６８ならびにビット６
信号２６６が共に“°１”であるときにビット５信号３
６５の値をラッチする。ここで、ビット８信号３６８は
ＩＮＴＣ１／Ｏの内部レジスタのり一ド／ライトする際
に出力される内部バス１６０のビット０〜７の値には影
響を受けないので、ベクタコード出力イネーブル信号２
０４．ＥＩ信号２０５．優先１１ｔｎ 位Ｌ／ ヘルク
リア信号２０６２割込み要求クリア信号２０７を外部端
子１８２〜１８８に入力する値によって制御できる。
以下に、本実施例のマイクロコンピュータ／Ｏ０のＩＮ
ＴＣ１／Ｏのテストについて説明する。
ＴＣ１／Ｏのテストについて説明する。
このＩＮＴＣ１／Ｏのテストでは、
■ ＣＰＵ １５０に対して割込み処理を要求したかは
、外部端子に出力される割込み処理要求信号１１１とベ
クタコードで確認する。
、外部端子に出力される割込み処理要求信号１１１とベ
クタコードで確認する。
■ 優先順位制御についても割込み処理要求信号１１１
と各割込みソースに対するベクタコードで確認する。
と各割込みソースに対するベクタコードで確認する。
■ 内部レジスタの変化はそのレジスタを外部端子１７
２〜１７４，１８０〜１８７によりリードすることで確
認する。
２〜１７４，１８０〜１８７によりリードすることで確
認する。
といった事を行なう。
本発明の第２の実施例を第４図を用いて説明する。第４
図は切り換え回路のブロック図である。
図は切り換え回路のブロック図である。
本実施例では、ビット９信号３６９を直接データセレク
タ３０３に入力する点以外は第１の実施例と同様であり
、外部端子１８９に入力する値で直接ＥＩ倍信号０５を
制御する。
タ３０３に入力する点以外は第１の実施例と同様であり
、外部端子１８９に入力する値で直接ＥＩ倍信号０５を
制御する。
以上説明したように、本発明の割込みコントローラ内蔵
マイクロコンピュータは、そのテスト時に、切り換え回
路を用いて外部端子からアドレスラッチ信号、リード信
号、ライト信号、内部バス、そしてＣＰＵの出力する各
制御信号を入出力することにより、従来の割込みコント
ローラ内蔵マイクロコンピュータのテストに比べ、■
ＩＮＴＣ内部のデータを直接外部端子から入出力するこ
とができるので、あらかじめ外部端子にデータの変化が
容易に判断できるように■／○インタフェースに初期設
定しておく必要がなく、テストパターン数の短縮化が可
能である。
マイクロコンピュータは、そのテスト時に、切り換え回
路を用いて外部端子からアドレスラッチ信号、リード信
号、ライト信号、内部バス、そしてＣＰＵの出力する各
制御信号を入出力することにより、従来の割込みコント
ローラ内蔵マイクロコンピュータのテストに比べ、■
ＩＮＴＣ内部のデータを直接外部端子から入出力するこ
とができるので、あらかじめ外部端子にデータの変化が
容易に判断できるように■／○インタフェースに初期設
定しておく必要がなく、テストパターン数の短縮化が可
能である。
■ ＩＮＴＯがＣＰＵに対して出力するベクタコードを
外部端子に出力することにより、ＩＮＴＣが各割込み要
求を受付けたことを確認できるため、ＣＰＵの命令実行
動作に関係した無駄なパターンが存在することはない。
外部端子に出力することにより、ＩＮＴＣが各割込み要
求を受付けたことを確認できるため、ＣＰＵの命令実行
動作に関係した無駄なパターンが存在することはない。
■ ＣＰＵがＩＮＴＣに対して行う制御をＣＰＵの命令
動作を介在せずに、外部端子から所望のタイミングで実
現できるため、ＩＮＴＣ内部におけるクリティカルパス
のスピード不良の検出を行う際にも、ＣＰＵの命令実行
のタイミングを把握しておく必要は一切なく、テストパ
ターンの作成を容易に短時間で可能にする。
動作を介在せずに、外部端子から所望のタイミングで実
現できるため、ＩＮＴＣ内部におけるクリティカルパス
のスピード不良の検出を行う際にも、ＣＰＵの命令実行
のタイミングを把握しておく必要は一切なく、テストパ
ターンの作成を容易に短時間で可能にする。
■ ＣＰＵがＩＮＴＣに対して出力する各制御手段を既
に存在する内部バスを流用してＩＮＴＣに入力するので
、配線の増加といったテストのためのハードウェアの増
加を抑えることができる。
に存在する内部バスを流用してＩＮＴＣに入力するので
、配線の増加といったテストのためのハードウェアの増
加を抑えることができる。
このように、本発明の割込みコントローラ内蔵マイクロ
コンピュータは、テスト時間の短縮ならびに、テストパ
ターンの作成効率を格段に向上でき、故障検出率が高く
、しかも安価なマイクロコンピュータを提供できる効果
がある。
コンピュータは、テスト時間の短縮ならびに、テストパ
ターンの作成効率を格段に向上でき、故障検出率が高く
、しかも安価なマイクロコンピュータを提供できる効果
がある。
第１図は本発明の第一の実施例のマイクロコンピュータ
のブロック図、第２図は本発明の第一の実施例のＩＮＴ
Ｃのブロック図、第３図は本発明の第一の実施例の切り
換え回路のブロック図、第４図は本発明の第二の実施例
の切り換え回路のブロック図、第５図は従来のマイクロ
コンピュータのブロック図、第６図は従来のＩＮＴＣの
ブロック図である。 ／Ｏ０．５００・・・・・・マイクロコンピュータ、１
／Ｏ．５／Ｏ・・・・・・ＩＮＴＣ，１１１，５１１・
・・・・・割込み処理要求信号、１２０，５２０・・・
・・・周辺ハードウェア、１２１〜１２８．５２１〜５
２８・・・・・・割込み要求信号、１３０，５３０・・
・・・・Ｉ／Ｏインタフェース、１３１，１５１，５５
１・・・・・・アドレスラッチ信号、１３２，１５２，
５５２・・・・・・リード信号、１３３，１５３，５５
３・・・・・・ライト信号、１５０，５５０・・・・・
・ＣＰＵ、１５４，２０４゜５５４・・・・・・ベクタ
コード出力イネーブル信号、１５５．２０５，５５５・
・・・・ＥＩ倍信号１５６゜２０６．５５６・・・・・
・優先順位レベルクリア信号、１５７．２０７，５５７
・・・・・・割込み要求クリア信号、１６０，５６０・
・・・・・内部バス、１７１〜１７４゜１８０〜１９５
，５７２〜５７４，５８０〜５９５・・・・・・外部端
子、１７５・・・・・・テスト信号、２００゜４００・
・・・・・切り換え回路、２０１・・・・・・ＯＲゲー
ト、２／Ｏ．６／Ｏ・・・・・・割込みフラグ、２２０
，６２０・・・・・・マスクレジスタ、２３０，６３０
・・・・・・レベル０フラグ、２３１，６３１・・・・
・・レベル１フラグ、２３２．６３２・・・・・・レベ
ル２フラグ、２４０゜６４０・・・・・・レベル保持レ
ジスタ、２５１〜２５８゜６５１〜６５８・・・・・・
許可要求信号、２６０，６６０・・・・優先順位裁定回
路、２６１〜２６８，６６１〜６６８・・・・・・割込
み受諾信号、２７０，６７０・・・・・・ベクタテーブ
ル、２８０，６８０・・・・・・バッファ、２９０．６
９０・・・・・・アドレスラッチ、２９５゜６９５・・
・・・・アドレスデコーダ、２９６・・・・・・アドレ
ス線、３ｏ１・・・・・・データラッチ、３０２〜３０
５・・・・・データセレクタ、３０６，３０７・・・・
・・ＡＮＤゲート、３６２・・・・・・ビット２信号、
３６３・・・・・・ビット３信号、３６４・・・・・・
ビット４信号、３６５・・・・・ビット５信号、３６６
・・・・・・ビット６信号、３６８・・・・・・ビット
８信号、３６９・・・・・・ビット９信号。
のブロック図、第２図は本発明の第一の実施例のＩＮＴ
Ｃのブロック図、第３図は本発明の第一の実施例の切り
換え回路のブロック図、第４図は本発明の第二の実施例
の切り換え回路のブロック図、第５図は従来のマイクロ
コンピュータのブロック図、第６図は従来のＩＮＴＣの
ブロック図である。 ／Ｏ０．５００・・・・・・マイクロコンピュータ、１
／Ｏ．５／Ｏ・・・・・・ＩＮＴＣ，１１１，５１１・
・・・・・割込み処理要求信号、１２０，５２０・・・
・・・周辺ハードウェア、１２１〜１２８．５２１〜５
２８・・・・・・割込み要求信号、１３０，５３０・・
・・・・Ｉ／Ｏインタフェース、１３１，１５１，５５
１・・・・・・アドレスラッチ信号、１３２，１５２，
５５２・・・・・・リード信号、１３３，１５３，５５
３・・・・・・ライト信号、１５０，５５０・・・・・
・ＣＰＵ、１５４，２０４゜５５４・・・・・・ベクタ
コード出力イネーブル信号、１５５．２０５，５５５・
・・・・ＥＩ倍信号１５６゜２０６．５５６・・・・・
・優先順位レベルクリア信号、１５７．２０７，５５７
・・・・・・割込み要求クリア信号、１６０，５６０・
・・・・・内部バス、１７１〜１７４゜１８０〜１９５
，５７２〜５７４，５８０〜５９５・・・・・・外部端
子、１７５・・・・・・テスト信号、２００゜４００・
・・・・・切り換え回路、２０１・・・・・・ＯＲゲー
ト、２／Ｏ．６／Ｏ・・・・・・割込みフラグ、２２０
，６２０・・・・・・マスクレジスタ、２３０，６３０
・・・・・・レベル０フラグ、２３１，６３１・・・・
・・レベル１フラグ、２３２．６３２・・・・・・レベ
ル２フラグ、２４０゜６４０・・・・・・レベル保持レ
ジスタ、２５１〜２５８゜６５１〜６５８・・・・・・
許可要求信号、２６０，６６０・・・・優先順位裁定回
路、２６１〜２６８，６６１〜６６８・・・・・・割込
み受諾信号、２７０，６７０・・・・・・ベクタテーブ
ル、２８０，６８０・・・・・・バッファ、２９０．６
９０・・・・・・アドレスラッチ、２９５゜６９５・・
・・・・アドレスデコーダ、２９６・・・・・・アドレ
ス線、３ｏ１・・・・・・データラッチ、３０２〜３０
５・・・・・データセレクタ、３０６，３０７・・・・
・・ＡＮＤゲート、３６２・・・・・・ビット２信号、
３６３・・・・・・ビット３信号、３６４・・・・・・
ビット４信号、３６５・・・・・ビット５信号、３６６
・・・・・・ビット６信号、３６８・・・・・・ビット
８信号、３６９・・・・・・ビット９信号。
Claims (1)
- 中央処理装置と、複数の割込み要求信号と、前記複数の
割込み要求信号が発生した事を記憶し、前記中央処理装
置によって読み出し／書き込み可能な割り込み要求フラ
グと、前記複数の割込み要求信号による割込み発生を禁
止し、前記中央処理装置によって読み出し／書き込み可
能な割込みマスクレジスタと、前記複数の割込み要求信
号の優先順位を制御する優先順位制御部と、前記中央処
理装置が現在受け付け可能な優先順位レベルを示し、前
記中央処理装置によって読み出し／書き込み可能な優先
順位レベルレジスタと、前記複数の割込み要求信号毎の
割込み処理プログラムの先頭番地データを記憶する先頭
番地データテーブルと、前記中央処理装置に対して割込
み処理を要求する割込み信号とを備え、前記優先順位制
御部は、前記中央処理装置によって読み出し／書き込み
可能な優先順位指定レジスタと、前記優先順位指定レジ
スタと前記優先順位レベルレジスタの値により、優先順
位判別を行なう優先順位判別回路とを有し、さらに前記
優先順位判別回路の出力により、前記割込み要求信号の
優先順位を制御する割込みコントローラと、前記中央処
理装置の指令により、外部装置とのデータの受渡しを行
うＩ／Ｏインタフェース部と、前記中央処理装置と前記
割込みコントローラと前記Ｉ／Ｏインタフェース部との
接続する内部バスと、外部装置との接続するための入出
力端子とを備え、前記入出力端子に入力するテストモー
ドを指示する信号によって、前記中央処理装置のプログ
ラムの実行を停止させる手段と、前記入出力端子から前
記割込み要求フラグと前記割込みマスクレジスタと前記
優先順位レベルレジスタと前記優先順位指定レジスタを
読み出し／書き込み可能にする手段と、前記入出力端子
から前記先頭番地データテーブルを読み出し可能にする
手段と、前記入出力端子からの書き込み手段の他に、前
記入出力端子から前記割込み要求フラグの値ならびに前
記優先順位指定レジスタの値を前記内部バスを経由して
変更する手段と、前記入出力端子から前記割込みコント
ローラに前記中央処理装置が現在受付け可能な状態を表
す信号を前記内部バスを経由して出力する手段とを設け
たことを特徴とするマイクロコンピュータ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1246704A JP2591181B2 (ja) | 1989-09-22 | 1989-09-22 | マイクロコンピュータ |
| US07/586,789 US5193195A (en) | 1989-09-22 | 1990-09-21 | Microcomputer having easily testable interrupt controller |
| DE69027963T DE69027963D1 (de) | 1989-09-22 | 1990-09-24 | Mikrorechner mit einfach prüfbarem Unterbrechungssteuerungsgerät |
| EP90118350A EP0418932B1 (en) | 1989-09-22 | 1990-09-24 | Microcomputer having easily testable interrupt controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1246704A JP2591181B2 (ja) | 1989-09-22 | 1989-09-22 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03109644A true JPH03109644A (ja) | 1991-05-09 |
| JP2591181B2 JP2591181B2 (ja) | 1997-03-19 |
Family
ID=17152395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1246704A Expired - Fee Related JP2591181B2 (ja) | 1989-09-22 | 1989-09-22 | マイクロコンピュータ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5193195A (ja) |
| EP (1) | EP0418932B1 (ja) |
| JP (1) | JP2591181B2 (ja) |
| DE (1) | DE69027963D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2824573A2 (en) | 2013-07-11 | 2015-01-14 | Renesas Electronics Corporation | Microcomputer test |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2680591B1 (fr) * | 1991-08-22 | 1996-01-26 | Telemecanique | Controleur d'interruption programmable, systeme interruptif et procede de controle d'interruption. |
| US5412782A (en) | 1992-07-02 | 1995-05-02 | 3Com Corporation | Programmed I/O ethernet adapter with early interrupts for accelerating data transfer |
| US5530874A (en) * | 1993-02-02 | 1996-06-25 | 3Com Corporation | Network adapter with an indication signal mask and an interrupt signal mask |
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