JPS58219662A - マルチプロセツシングユニツトシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は複数のプロセッシングユニットが共有パスを
介して共有メモリをアクセスするように構成すれるマル
チプロセッシングユニットシステムに関する。

マルチプロセッシングユニットシステム（以下マルチＣ
ＰＵシステムという。）において共有メモリ上に特定の
プログラムを実装し、ＤＭＡ転送によシそのプログラム
を共有して使用するものがある。このようなマルチＣＰ
Ｕシステムでは各ＣＰＵのＤＭＡ優先度を変更する必要
があるが、変更の設定はすべてのＣＰＵについて同時に
行わないと、システムに混乱をきたすことになる。また
共有Ｏ８や診断プログラムを実行する場合、システム効
率を上げるために、自らの優先度を最低に設定したシ、
あるいはシステムの処理過程で特定のＣＰＵの優先度を
最高（ある他の特定のＣＰＵの優先度を最低）にしたい
場合がある。そのだめマスク権を持つＣＰＵは自らを含
め、すべてのｃｐＵに対して同時に優先度の変更設定を
完了する必要がある。

ＤＭＡ優先度の設定変更は、特別のＤＭＡ方式あるいは
バスの追加によって実現可能であるが１．ヤ余分の追加
をなすことはむだなことである。

それゆえにこの発明の目的は、ハードの追加を最小限に
押えてＤＭＡ優先度の設定変更が短期間（同時）になせ
、設計・変更の容易なマルチＣＰＵシステムを提供する
にある。

上記目的を達成するだめにこの発明のマルチＣＰＵシス
テムは、共有メモリに通常のＤＭＡエリアの他にＤＭＡ
優先度設定エリアを備え、ＤＭＡ転送及び割込と同じ取
扱いでＤＭＡ優先度の設定変更をできるようにし、マス
タＣＰＵによる設定変更を１命令（メモリライト）で行
えるようにしている。

以下９図面に示す実施例によりこの発明の詳細な説明す
る。

第１図はこの発明が実施されるマルチＣＰＵシステムの
概略ブロック図である。同図において。

Ｐｌ・Ｐ２・・・・・Ｐｎはｎ個のＣＰＵであり、それ
ぞれ共有のアドレスバスＢａ、データバスＢｄ及び制御
バスＢｃを介して共有メモＩＪｃＭに接続されている。

アドレスバスＢａは各ＣＰＵ−Ｐ１・Ｐ２・・・・Ｐｎ
に内蔵されるマイクロプロセッサ（６８０００タイプ）
の２６ビツトのアドレスバスに対応し！データバスＢｄ
は上記マイクロプロセッサの１６ビツトのデータバスに
対応するバスである。制御バスＢＣは基本クロックφ用
の信号線ＢＣＩ、ＤＭＡりｏツクＤＭＡＣＬＫ　用（Ｄ
信１１Ｂｃ２、ＤＭＡアクセスタイミングＤＴＡＣＫ用
の信号線、ＢＯ２，及びリードライトら免用の信号線Ｂ
Ｃ４を含んでいる。制御バスＢｃ上の信号はリードライ
Ｉ−”／、信号を除いてンヌテムクロックＭ　半語ＳＣ
より発生され、各ＣＰＵ−Ｐ１・Ｐ２・・・・・Ｐｎ及
び共有メモリＣＭに加えられている。まだ信号線Ｂ、Ｃ
４も各ＣＰＵ−ｐｉ−ｐ２＋−・・ｅＰｉｌ及び共有メ
モリＣＭに接続されている。ＤＣｌ・ＤＣ２・・・・・
ＤＣＩＩはＤ　Ｍ　Ａアクセスの優先度を設定するだめ
のデージ−（ひなげし）チェーンを形成する信号線であ
る。この信号線にＤＭＡ優先度信号ＤＰＳ　（Ｌ信り　
が乗せられたＣＰＵＫＤＭＡ７クセヌの優先度が与えら
れる。

共有メモリＣＭは９図示していないが内部にアドレス信
号のデコーダ回路を有し各ＣＰＵ−Ｐｉ・Ｐ２・・・・
・Ｐｎから選択された場合のにリードライト動作を行な
う。

第２図は、ＣＰＵ−Ｐｌの内部回路のブロック図を示し
ている。なお他のＣＰＵ−Ｐ２＠Ｐ３・・・・・Ｐｎも
ＣＰＵ−Ｐｌとまったく同様の回路構成を有しているの
で図示は省略している。

第２図において、１は優先度設定時にアドレスバスＢａ
のアドレスデータＳＡＩ〜５Ａ２３　ラブコードするデ
コーダであって、信号線ＢＣ３の信号ＤＴＡＣＫがオン
の時にアドレスデータが優先度設定アドレスであれば、
パルス出力を導出する。２はデータバスＢｄに接続され
、デコーダ１よシのパルス信号の立上りでデータバスＢ
ｄ上のデータＳＤＯ〜５Ｄ１５を一時記憶するラッチ回
路である。

ラッチ回路２に記憶されるデータは、　ＣＰＵ−Ｐｉ・
Ｐ２・・・・・Ｐｎの中の１つにＤＭＡ優先度の最高順
位を与えるだめのＣＰＵ指定データである。

６はラッチ回路２に記憶されるＤＭＡ優先度データ（Ｃ
ＰＵ指定データ）をデコードするデコーダでアリ、その
出力はジャンパ線４を経てインバータ５に加えられるよ
うになっている。デコーダろは３−１・３−２・・・・
・３−ｎの出力端子を有しこのうちＣＰＵ−Ｐｌでは出
力端子６−１にジャンパ線４が接続されている。他のＣ
ＰＵ−Ｐ２・Ｐ３・・・・・Ｐｎではそれぞれ出力端子
３−２・６−３・・・・・３−ｎのみがジャンパ線４に
接続されている。そのだめＣＰＵ−ｐｌでは出力端子５
−１にオン出力（°０”′信号）が得られた場合のみそ
のオン出力がインバータ５に加えられ、その他の出力端
子にオン出力が得られる場合はインバータ５にオフ信号
（ｔ（１ｔ＋倍信号が加えられる。インバータ５の出力
端はオアゲート６０入力の一端に接続されるとともにイ
ンバータ７の入力端に接続されている。またオアゲート
乙の入力の他端にはＤＭＡ優先度を示す入力信号ＤＰＳ
１が加えられるように、信号線ＤＣ１が接続されている
。さらにオアゲート６の出力端はオアゲート８の入力の
一端に接続され、さらにインバータフの出力端もオアゲ
ート８の入力の一端に接続されている。

オアゲート６は信号ＤＰＳＩカニ　ｔｊ　□　ＩＩでか
つインバータ５の出力が°０”′でない場合すなわちＣ
ＰＵ−Ｐｌが自ら最高位のＤＭＡ優先度を持たない場合
に。

その出力が０”′となり、その信号はオアゲート８に伝
えられる。一方ＣＰＵ−Ｐ１自らがＤＭＡ優先度最高位
に設定された場合は、インノく一夕５の出力が′１゛′
となるため、オアゲート６の出力は１″となり信号ＤＰ
Ｓ１の１”′信号はここで終端されオアゲート８には伝
えられない。

９は１６ビツト構成の６１００タイプのマイクロプロセ
ッサである。まだ１ｏＵ、マイクロプロセッサ９が内部
アドレスバスｂａよりアドレスデータを送出する時に信
号ＡＳをオンとするので。

この信号ＡＳのオンするタイミングにアドレスデータ内
容をデコードするデコーダである。このデコーダ１０は
アドレスデータ内容がＤＭＡアクセスエリアを示す場合
に、信号ＤＭＲＱを出力する。

デコーダ１０の出力すなわち信号Ｄ　Ｍ　Ｒ−Ｑはノア
ゲート１１の人力の一端に加えられ、ノアゲート１１の
入力の他端にはオアゲート６の出力及びインバータ７の
出力が加えられる。ノアゲート１１は信号ＤＭＲＱがオ
イ（０″）で、オアゲート６又はインバータ７の出力が
オンの時に出力が′１“′となりＤＭＡアクセスの権利
を得るだめの信号Ｉｔ　、　ＩＩをＤラッチ回路１２の
Ｄ入力端子に加えるようになっている。Ｄラッチ回路１
２はＤＭＡアクセスの権利が確立しＤＭＡを実行する場
合の１サイクル期間、そのＤＭＡアクセスの権利を保持
するだめの回路でありＴ入力端子には信号線Ｂ　Ｃ’２
ｔｔ　１１１の間、Ｄ入力端子の信号がそのままＤ出力
端子に導出され、信号ＤＭＡＣＬＫの立上シで出力端子
Ｑの信号を保持する。Ｑ出力端子の出力は信号ＤＰＦ１
としてオアゲート８の入力の他端に加えられる。オアゲ
ート８はオアゲート６またはインバータフの出力がオン
で信号ＤＰＦが１″の場合すなわち自己にＤＭＡアクセ
スの権利があり内部のマイクロプロセッサ９よりＤＭＡ
アクセス要求力ある場合にはその出力すなわち信号線Ｄ
Ｃ２の信号ＤＰＳ２を“１”にし次のＣＰＵ−Ｐ２以降
のＣＰＵによるＤＭＡアクセスを禁止する。一方自己に
ＤＭＡアクセスの権利があっても信号ＤＰＦが０゛′の
場合すなわち内部のマイクロプロセッサ９よりＤＭＡ要
求がない場合は、オアゲート８の出力すなわち信号ＤＰ
Ｓ２がオンとなり次のＣＰＵ−Ｐ２にＤＭＡアクセスの
権利を渡すようになっている。

１、乙はＤラッチ回路１２のＱ出力と信号線ＢＣ３より
の信号ＤＴＡＣＫ信号を入力端に受け、Ｄラッチ回路１
２のＱ出力が”　Ｑ”（Ｄ　Ｍ　Ａアクセス権有）で信
号ＤＭＡＣＬＫが“０”の時に信号ＢＧＡＴＥを”０”
で出力するオアゲートである。

１４は内部のマイクロプロセッサ９のアドレスデータを
内部アドレスバスｂａを経てシステムのアドレスバスＢ
ａに導出するだめのゲート（トライステートタイプ）で
あり、１５は内部データバスｂｄとシステムのデータバ
スＢｄを接続するだめの双方向ゲート（トライステート
タイプ）であり、１６は内部リードライト多Ｗ信号線と
システムのリードライ）　％信号線を接続するだめのゲ
ートである。これらゲート１４・１５・１６はオアゲー
ト１６よりの信号ＢＧＡＴｇのオン時に開かれまたゲー
ト１５の方向性はリードライト信号ＲＷＣによって切換
えられる。すなわち信号ＲＷＣが”１”の時にシステム
のデータバスの内容をＣＰＵ内部に取シ込み、信号ＲＷ
Ｃが０″の時に内部データをシステムのデータバスＢｄ
に送出する。

１７はＣＰＵ−Ｐｌの専有メモリである。この専有メモ
リはマイクロプロセッサ９と直結されており、デコーダ
を内蔵している。

１８はＤラッチ回路１２のＱ出力と信号線ｎｃ３よシの
ＤＴＡＣＫ信号を入力に受け、Ｄラッチ回路１２のＱ出
力がｔｔ　０１１の時すなわちＤＭＡアクセス権が得ら
れた１サイクル期間に信号ＤＴＡＣＫをマイクロプロセ
ッサ９に取り込むためのオアゲートであシ出力信号ＡＣ
Ｋ１を出力する。

１９はオアゲート１８よシの信号ＡＣＫ１と専有メモリ
１７よりの信号ＡＣＫ２の論理オアを取りその出力ＡＣ
Ｋをマイクロプロセッサ９のＤＴＡＣＫ端子に伝えるア
ンドゲートである。このＤＴＡＣＫ端子に加えられる信
号は、マイクロプロセッサ９がリードライト動作を行う
場合に、メモリ等と同期を取、るための信号であシ、一
定の時間内にこの信号がオンにならない場合はＤＭＡア
クセスが待機状態となる。

第６図は上記実施例のメモリマツプを示してい図に示す
専有メモリ１７に対応する。Ｍ２はＤＭＡアクセスエリ
アでありこのエリアには通常のＤＭＡエリアｍ１の他に
優先度設定エリアｍ　’ｌが配されている。ＤＭＡアク
セスエリアは第１図に示す共有メモリに対応する。

ここで、上記実施例のシステムクロック信号及びＣＰＵ
内部のタイミング信号について第４図面の簡単な説明す
る。同図（−）に示すφは基本クロック信号である。（
ｂ）のＤＭＡＣＬＫは基本クロックφの数発分の周期で
繰り返されるＤＭＡクロック信号であって、この信号の
１周期がＤＭＡアクセスの１サイクルに相当する。この
信号のオフ時はＤＭＡアクセスの権利を、得るだめのＤ
ＰＳ信号の処理期間であり、オン時にはＤＭＡアクセス
が１回行なわれる。（Ｃ）のＤＴＡＣＫは、ＣＰＵ−Ｐ
ｌ・Ｐ２・・・・・・Ｐｎの中のどれか１個のＣＰＵに
対して、ＤＭＡアクセスが実行され、待機状態を解除す
る・必要があることを通知するだめの同期クロックであ
る。（ｄ）のＤＩＳはＤＭＡ優先度信号であシ９時系列
的に示してお９１図示例ではＣＰＵ−Ｐｎ−＞ＣＰＵ−
Ｐ１→ＣＰＵ−Ｐ２→・・・・・・の順に、ＤＭＡクロ
ックＤＭＡＣＬＫの繰シ返し毎に、ＤＭＡアクセスの権
利が認められるＣＰＵが移行してゆく状況を示している
。（ｅ）のＢＧＡＴＥは（ｂ）に示したＤＭＡＣＬＫの
オンのタイミングがＤＭＡアクセス実行時に取シ込まれ
る信号であり図示例では、　ＣＰＵ−ＰｌのＢＧＡＴＥ
がオンとなるタイミング（実線）を示している。（ｆ）
のＡＣＫは（、）に示したＤＴＡＣＫのオンのタイミン
グがＤＭＡアクセス実行時に取り込まれる信号である。

（ｇ）のＤＰＩはＣＰＵ−Ｐｉのジャンパ線４の出力信
号であり、　ＣＰＵ−ＰｌのＤＭＡ優先度が最高に設定
された状態を示している。

（１１）のＤＭＲＱは、ＣＰＵ−ＰｉのＤＭＡ要求信号
であり、ＣＰＵ−ＰｌがＤＭＡアクセスエリアにＤＭＡ
要求を出した時点でセット（オン）され、（ｆ）のＡＣ
Ｋがオフとなった時点でリセツ）（オフ）される信号で
ある。（１）のＤＰＦはＤＭＡアクセス権を示す信号で
ありｌ　（ＩＩ）のＤＭＲＱがオン後（ｇ）のＤＰｌが
オンした直後の（ｂ）のＤＭＡＣＬＫの立上りでオフし
、次の立上シでオンすることを示している。

次に上記実施例システムにおいてＤＭＡ優先度を変更す
る場合の動作について説明する。

マスタ権をＣＰＵ−Ｐｎが保有してお９．このＣＰＵ−
ＰｎによってＣＰＵ−Ｐｌに最高のＤＭＡ優先度を設定
する場合を−・例として説明する。

ＣＰＵ−Ｐｎは自己にＤＭＡアクセス権が与えられたＤ
ＭＡアクセスの１サイクル〔第４　図（ｅ）（ｆ）の破
線参照〕を使用してメモリライト命令を実行する。もち
ろんこの場合ＣＰＵ−ＰｎＫＤＭＡアクセス権が与えら
れており、第４図（ｅ）破線に示すようにＣＰＵ−Ｐｎ
のＢＧＡＴＥ信号がオンしているのでゲー）１５，１６
．１７が開かれており、さらに第４図（ｆ）破線に示す
ようにＣＰＵ−Ｐｎ信号ＡＣＫもオンしているのでＤＭ
Ａアクセス待機が解除され、マイクロプロセッサ９は、
内部アドレスバスｂａ、ゲート１４を介して、アドレス
バスＢａに優先度設定エリアを指定するアドレスデータ
を送出シ、内部データバスｂｄ、ゲート１５を介してデ
ータバ哀Ｂｄに最高のＤＭＡ優先度をＣＰＵ−Ｐ１に設
定するデータを送出する。

各ＣＰＵはアドレスバスＢａに送出された優先度設定エ
リアを指定するアドレスデータをデコーダ１でデコード
しＤＭＡ優先度の設定変更である旨の判定を行なう。す
なわちデコーダ１の出力にハ／Ｌ／ヌ信ｆを導出しこの
パルス信号でデータバスＢｄのＤＭＡ優先度を最高順位
に付与するＣＰＵ指定データすなわちｃｐｔｒ−ｐ、ｉ
を示すデータをラッチ回路２に一時記憶する。ラッチ回
路２に記憶されたデータはデコーダ６でデコードされる
が。

このデータはＣＰＵ−Ｐｌを示すデータであるからいず
れのＣＰＵの各デコーダ６も、出力端子６−１にオン信
号を出力する。しかし出力端子６−１にジャンパ線４が
接続されているのはＣＰＵ−Ｐｌのみなのでジャンパ線
４にオン信号が導出されるのはＣＰＵ−Ｐｌのみで他の
ＣＰＵはオフ信号となる。

すなわちＤＰｌのみオン〔第、４図（ｇ）参照〕となる
。

したがってＣＰＵ−Ｐｉの信号ＤＰＩはインバータ５、
インバータ７を経てｔ（ｏｌ＋信号で出力されジオアゲ
ート８とノアゲート１１に加えられる。これによりＣＰ
Ｕ−Ｐｌに最高のＤＭＡ優先度が設定され、インバータ
７の出力端を始点とするデージ−チェーンが形成される
。

ここで第４図（ｈ）に示すようにＣＰＵ−Ｐｌのマイク
ロプロセッサ９よシ内部アドレスバスｂａ、デコーダ１
０を経てＤＭＡアクセス要求信号ＤＭＲＱ（オン信号）
が出力されているとノアゲート１１の出力は１”′とな
シこの信号Ｉｔ　Ｉ　Ｉｔが次のＤＭＡＣＬＫの立上シ
でＤラッチ回路１２に取シ込まれその出力端子Ｑに信号
ＤＰＦ　Ｃ第４図（ｉ）参照〕が導出され、その信号Ｄ
ＰＦがオアゲート８に加えられるので、オアゲート８の
入力はｔｔ□ｔｌＪ”とな９その出力はパ１′′となシ
、ＣＰＵ−Ｐ２以降のＤＭＡアクセス要求は禁止され、
ＣＰＵ−ＰｌがＤＭＡアクセス権を獲得しＤＭＡアクセ
ス動作を行うことになる。

しかし、ＣＰＵ−Ｐｌに・ＤＭＡ優先度が最高順位に設
定された時点でＣＰＵ１のＤＭＡアク七ス要求信号ＤＭ
ＲＱが出ていないと、ノアゲート１１の入力には“ｔｏ
ｊｊ（“１”が加えられることになシその出力はＩｔ　
０１１となる。しだがってＤＩＶＩＡＣＬＫの立上りで
Ｄラッチ回路１２に記憶される信号はｕ　Ｏ”となシ、
その出力信号ＤＰＦも”Ｄ”′となる。それゆえオアゲ
ート８０入力はｔｌＰｔ“０″となり、出力もａｔ　Ｏ
ｍｙとなる。このＩＩ　０１３信号はＤＰＳ２として次
のＣＰＵ−Ｐ２に送られ、ＣＰＵ−Ｐ２にＤＭＡアクセ
スの権利が渡される。

次のＣＰＵ−Ｐ２では信号線ＤＣ２の信号ＤＰＳ２が０
″であり、またインバータ５の出力も°゛０″なので、
オアゲート６の出力は°０”となシもしマイクロプロセ
ッサ８よｐＤＭＡのアクセス要求信号ＤＭＲＱが出てい
ると、ノアゲート１１の入力が０１１ｔｌＯ”で出力が
１”となりこの信号がＤラッチ回路１２に記憶保持され
るのでその出力ＤＰＦ（−”１”）によシ、オアゲート
８の出力は１”′となり次のＣＰＵ−Ｐ３以降のＣＰＵ
によるＤＭＡアクセスが禁止される。しかしＤＭＡアク
セス要求が出ていない場合は、Ｄラッチ回路１２のＱ出
力。

すなわち信号ＤＰＦはｔｔ　Ｏｕとなジオアゲート８の
出力も°′Ｏ″となｐ、ＤＭＡアクセスの権利がさらに
次のＣＰＵ−Ｐ３に渡される。以下同様にして。

左側に位置するＣＰＵＫＤＭＡアクセス要求が出ない限
りＤＭＡアクセス権はＣＰＵ−Ｐ４→ＣＰＵ−Ｐ５　→
ＣＰＵ−Ｐ６−・−−−−−−ＣＰＵ−Ｐｎと順次右側
に移されてゆく。

なお上記実施例においてマイクロプロセッサ９は一般的
には上記第２図に示した回路、信号の他にも別に制御回
路や制御信号を有しているが、この発明の実施に直接関
係ないので省略している。

また上記実施例において、共有バスが１個の場合につい
て説明したが共有バスが２個以上ある場合には複数バス
に対応したデージ−チェーンを設ければよい。またこの
ように複数のバスを１吏用する場合でそれぞれのバスの
ＤＭＡ優先度の変更設定を行う場合に１個のバスを１吏
用して複数バスのＤ　Ｍ　Ａ優先度を設定することもで
きる。

以上のように、この発明のマルチＣＰＵシステムによれ
ば、ＤＩＶＩＡ優先度の設定を、共有メモリに通常のＤ
ＭＡエリアの他にＤＭＡ優先度設定エリアを設け、所定
のＣＰＵからＤＭＡ優先度設定エリアを指定し通常のＤ
ＭＡ転送と同じ取扱いで行なえるようにしたから、特別
のハード的な追加を要することなくすべてのＣＰＵで同
時にＤＭＡ優先度を設定変更できる。したがってＤＭＡ
アクセスの優先度を変更したい場合にシステムに混乱を
きたすことなく、確実に実行することができる。

【図面の簡単な説明】

第１図はこの発明が実施されるシステムの概略構成を示
すブロック図、第２図は第１図に示すシステムのＣＰＵ
−Ｐｌの内部構成を示す図、第６図は第１図に示すシス
テムのメモリマツプ、第４図は第１図に示すシステムの
システムクロック及ヒＣＰＵ内部の各部の信号波形図で
ある。 Ｐｌ−Ｐ２＠−・−Ｐｎ：ＣＰＵ、　　ＣＭ：共有メモ
リ、　　ＳＣニジステムクロック発生ｉ。 Ｂａニアドレスバス、　　Ｂｄ：データバス。 ＢＣ：制御パス、　　ＤＣｌ・ＢＣ２拳・・・・ＤＣｎ
＝優先度設定信号線、　　１・６・１０：デコーダ。 ２：ランチ回路、　４：ジャンパ線。 ５・７：インバータ、　　６・８・１３・１８ニオアゲ
ート、　９：マイクロプロセッサ。 １１：ノアゲート、　　　１２：Ｄラッチ回路。 １４拳１５・１６：ゲート、　　１７：専有メモリ、　
　１９：ナンドゲート。 特許出願人　　　　　立石電機株式会社代理人　　弁理
士　　中　村　茂　信 １

Claims (1)

【特許請求の範囲】
1. （１）複数のプロセッシングユニットがアドレスバス、
   データバス、制御バスよりなる共有バ、スを介して共有
   メモリをアクセスするように構成さレルマルチプロセツ
   シングユニットシステムにおいて。 前記共有メモリはＤＭＡエリアとＤＭＡ優先度設定エリ
   アとを含み、前記各プロセッシングユニットハ前記アド
   レスバスの内容をデコードする第１のデコーダと、前記
   データバスの内容をデコードする第２のデコーダと、Ｄ
   ＭＡアクセスの優先度を設定する手段とを含み、この蚤
   、プロセッシングユニットのＤＭＡアクセヌ優先度設定
   手段は最高優先度が設定されるものよシＤＭＡアクセス
   優先度が順次下位の方に設定されるようにリング状に接
   続され、所定のプロセッシングユニットよシ前記ＤＭＡ
   優先度設定エリアを指定するアドレスデータを前記アド
   レスバスに出力しＤＭＡアクセスの優先度を最高とする
   任意のプロセッシングユニットを指定するデータを前記
   データバスに出力し、各プロセッシングユニットは前記
   第１のデコーダ出力でＤＭＡアクセス優先度の設定変更
   があったことを判定し、前記第２のデコーダ出力でＤＭ
   Ａアクセス最高優先度設定プロセッシングユニットデー
   タを取シ込むことによシ同時に各プロセッシングユニッ
   トのＤＭＡアクセスの優先度を変更することを特徴とす
   るマルチプロセッシングユニットシステム。