JPS62171062A - デ−タ処理装置においてメモリをアクセスする優先順位を決定する優先論理装置 - Google Patents

デ−タ処理装置においてメモリをアクセスする優先順位を決定する優先論理装置

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JPS62171062A
JPS62171062A JP62005165A JP516587A JPS62171062A JP S62171062 A JPS62171062 A JP S62171062A JP 62005165 A JP62005165 A JP 62005165A JP 516587 A JP516587 A JP 516587A JP S62171062 A JPS62171062 A JP S62171062A
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リチヤード・ビイ・ハンセン
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔利用分野〕 本発明はデータ処理ネットワークにおける優先割込み装
置の分野に関するものである。
〔従来技術およびその問題点〕
コンピュータ化された装置においてデータのアクセスを
制御するために、多くの割込み技術が従来実現されてい
る。プログラム可能な優先割込み装置はもちろん、固定
優先割込み装置を利用できる。プロセッサが高速となシ
、かつ３２ビットプロセツサが出現し九ことによってデ
ータ獲得速度が高くなるにつれて、より高速の優先割込
み技術が必要となってきた。初期の優先割込み技術では
１語転送だけしかできなかった。すなわち、装置は割込
みを求め、１割込み当）１語の転送を許す。
この割込み技術では、各割込みを取扱うためにかなシの
有限時間を必要とし、各割込みが別々の装置から来たか
のように装置が各割込みに応答しなければならないから
、この割込み技術は低速であると見ることができる。
データ獲得速度を高くする１つの手段はブロック・セグ
メント転送を含む。多くの語を含むブロック・セグメン
トが１つの装置へ転送される。通常は、ブロック転送割
込み信号が装置をロックアウトするから、完全なブロッ
ク転送中はたｆｅｌつの装置がメモリをアクセスできる
だけである。しかし、この割込み技術ではブロック転送
中に割込みが起ることを阻止する。
〔発明の概要〕
本発明は装置とメそりの間のデータの１語転送と長語（
ブロック）転送を行えるようにするものである。本発明
は従来の技術からの発展を表すものであって、優先論理
装置が希望の転送の種類に応じて２つの優先レベルを与
える技術を提供するものである。改良された優先技術に
より、制込寸れるブロック・セグメント転送はもちろん
、割込まれないブロック・セグメント転送も行うことが
できる。
この明細書においては２レベル優先度を利用する改良し
た論理技術を記述するものである。第１の優先レベルが
１語転送中に用いられ、第２の優先レベルがブロック・
セグメント転送中に用いられる。通常は、装置は第１の
レベル（開放優先度レベル）モードで動作するか、ブロ
ック・セグメント転送を検出した時は第２のレベルへ移
行する。
レジスタが各装置に対してプログラム可能な優先値を格
納し、それらの優先値はデータ転送のために入来する諸
要求の優先順位を決定する。
それに従って優先値をプログラミングすることＫより、
割込み可能なブロック・セグメント転送または割込み可
能でないブロック・セグメント転送を行うことができる
。この技術は融通性に富み、設計者カハスのバス・レー
テンシイ（１ａｔｅｎｃｙ　）とバス速度および性能と
のいずれを選択するかを許すものである。
更に、この技術の融通性はこの技術が簡単なことにも依
る。この優先論理技術は、クロック・サイクルとは独立
に優先度を定めることができるように組合わせ論理回路
で実現される。また、優先論理回路手段はセルで実現さ
れ、付加装置のために付加セルを用いることができる。
本発明は、グラフィックス・プロセッサ（ＧＰ）ト、表
示プロセッサ（ＤＰ）と、バス・インターフェイス装置
（ＢＩＵ）とを３２ビット・データ転送を取扱うために
含む１つの集積回路チップを開発するために行われたも
のである。ＧＰは１９８６年２月３日付の未決の米国特
許出願第８２５　、６５２号明細書に記載され、ＤＰは
１９８６年２月１０日付の未決の米国特許出願第８２８
　、６２６号明細書に記載されている。バスインターフ
ェイス装置内に設けられる本発明の装置はＧＰとＤＰお
よび中央処理装置（ＣＰＵ）のような外部装置とメモリ
の間のデータ転送の優先度を制御する。
〔発明の目的〕
したがって、本発明の目的は、優先値が優先順位を決定
する２レベル優先技術を得ることである。
本発明の別の目的は、ある装置が１語転送中は１つの優
先値を持ち、ブロック・セグメント転送中は第２の優先
値を持つことができるようにすることでおる。
本発明の別の目的は、優先値を装置の設計者により実時
間で取扱うことができる、修正可能かつ置の数に融通性
を持たせるように、多セル回路設計を行うことである。
本発明の更に別の目的は、優先論理装置とグラフィック
ス・プロセッサおよび表示プロセッサを含む１つの半導
体チップを得ることである。
この明細書においては２ペル優先を用いる優先論理技術
について説明する。１語転送のために正常な、すなわち
、開放レベル優先度（ＯＰＬ）が通常用いられる。長語
ブロック・セグメント転送が行われる時には、修正され
たレベル優先（ＭＰＬ）が用いられる。回路がブロック
・セグメント転送中の第２の語を検出し、ＯＰＬモード
からＭＰＬモードへ切換える。■１モードへの切換えに
よジブロック・セグメント転送に異なる優先度が与えら
れて、１つのメモリアクセス装置によりメモリのモノポ
ライゼーション（ｍｏｎｏｐｏｌｉｚａｔｉｏｎ）を阻
止する。
〔実施例〕
以下、図面を参照して本発明の詳細な説明する。
第１図はデータ処理ネットワークにおける他の装置と、
優先論理装置（ＰＬＵ）１０との関係の基本的々ブロッ
ク図を示す。優先論理装置１０はバスインターフェイス
装置（ＢＩＵ）　１１内に設けられる。
バスインターフェイス装置１１は、メモリ１２を表示プ
ロセッサ（ＤＰ）１３と、グラフィックス・プロセッサ
（ＧＰ）１４および中央処理装置（ＣＰＵ）　１５のよ
う々メモリアクセス装置へインターフェイスする。表示
プロセッサ１３とグラフィックス・プロセッサ１４およ
び中央処理装置１５は、アドレスバス１６によりメモリ
１２をアドレスする。バスインターフェイス装置１１内
においてはアドレス復号器１Ｔが行情報（ＲＯＷ）と列
情報（ＣＯＬ）を復号し、マルチプレクサ１８が復号さ
れたデータをメモリ１２へ転送する。バスインターフェ
イス装置１１を通るデータ経路を有するデータバス１Ｓ
が、表示プロセッサ１３、グラフィックス・プロセッサ
１４および中央処理装置１５とメモリ１２との間でデー
タを転送する。
ここで説明している実施例においては、データバス１９
は１６ピツトパスであって、そのうちの６ビットが優先
論理装置１０に接続される。メモリ１２はダイナミック
・ランダムアクセスメモリ（ＤＲＡＭ　）であって、ア
ドレスバス１６により１６ビット語１語を１回の転送で
アクセスすること、および１６ビット語２語を二重語転
送でアクセスすることができるようにするものである。
その結果、ブロック転送中に３２ビットデータの転送が
１６ビット・データバス１９において行われる。
バスインターフェイス装置１１はデータの１語転送およ
びブロック・セグメント転送も行えるようにする。
中央処理装置１５はほとんどのコンピュータに用いられ
る典型的なプロセッサである。グラフィックス・プロセ
ッサ１４はグラフィックス・ｆ−タを取扱うビデオ・プ
ロセッサである。表示プロセッサ１３はＣＲＴスクリー
ン２０上の表示を制御するプロセッサである。各プロセ
ッサは要求線２１と確認応答線２２を有し、それらの線
は優先論理装置１０に接続される。各要求線２１はバス
１６と１９に対するアクセスを要求する。優先論理装置
１０はどの要求が最高の優先度を持っているかを判定し
、それぞれの確認応答線２２に合図することにより最高
の優先度で要求している装置にアクセスすることを許す
。そうするとその装置は、次に高い優先度の割込みまた
はバスサイクルが終了するまでメモリをアクセスする。
この実施例では、表示プロセッサ１３とグラフィックス
・プロセッサ１４はバスインターフェイス装置１１が含
まれている半導体チップと同じ半導体チップに含まれる
が、本発明を実施するにはそうする必要はない。更に任
意の数のメモリアクセス装置を優先論理装置１０に結合
でき、かつ任意の種類または任意の構成のメモリおよび
アクセスバスを使用できる。
本発明はグラフィックス処理のために用いられるが、グ
ラフィックス処理の詳細は本発明の実施には不要である
ことが尚業者には明らかであろう。
第２図は優先論理装置１０の構成を示す。要求線ＤＰ　
ＲＥＱ３１とＧＰ　ＲＥＱ３２が優先論理回路（ＰＬＯ
）３０に入シ、それぞれの確認応答線ＤＰ　ＡＣＫ３４
とＧＰ　ＡＣＫ３５が優先論理回路３０から出る。中央
処理装置要求＄ｊｌ　ＣＰＵ　ＲＥＱ３３が外部要求モ
ジュール３７に入る。この外部要求モジュールはＥＸＴ
　ＲＥＱ３８信号を優先論理回路３０へ与える。また、
優先論理回路３０はＥＸＴ　ＡＣＫ３９を外部確認応答
モジュール４０へ与える。外部要求モジュール３Ｔと外
部確認応答モジュール４０は、多数の外部装置が優先論
理回路３０をインターフェイスすることを許す。
あるいは、それらの装置を優先論理回路３０へ直接結合
できる。ここで説明している実施例においては、要求線
３１．３２と確認応答線３４　、３５は１つの半導体チ
ップ内に完全に含まれているから、内部線として処理さ
れる。
優先論理回路３０は、データ線上に６ビット符号として
プログラムされている優先度ビットを格納するためのレ
ジスタ４１．４２．４３４−含む。
それらのレジスタ４１．４２．４３は優先値を格納する
ために用いられる。ＤＰレジスタ４１とＧＰレジスタ４
２は６ピツトを含む。下位３ビットがＯＰＬモードにあ
る時に優先値をセットするために用いられ、上位３ビッ
トが■１モードにある時に優先値をセットするために用
いられる。
ブロック検出器４５がブロック転送を検出し、状態復号
器４６へそれを知らせる。状態復号器４６はＤＰＡＣＫ
信号３４とＧＰ　ＡＣＫ信号３５も受ける。
状態復号器４６はＤＰ　ＯＰＬ／ＭＰＬ信号４１を発生
する。そのＤＰ　ＯＰＬ／ＭＰＬ信号はＤＰレジスタ４
１のＭＰＬ値またはＯＰＬ値を選択する。任意の１語転
送中にＯＰＬ値が選択される。任意ブロック・セグメン
ト転送中に１つの語に対してＯＰＬ値が選択されるが、
同じブロック・セグメント上の次の任意の語に対してＭ
ＰＬ値が選択される。ブロック・セグメントにおいてＯ
ＰＬからＭＰＩ、への移行を生じさせる時に、ＤＰ　Ａ
ＣＫ信号３４は状態復号器４６へ知らせる。
同様にして、状態復号器４６はＧＰ　ＯＰＬ／ＭＰＬ信
号４８を発生する。この信号はＧＰレジスタ４２のＭＰ
Ｌ値またはＯＰＬ値を選択する。ブロック・セグメント
の１つの語と最初の語がＯＰＬ値を用い、ブロック・セ
グメントの次の語に対してＭＰＬ値が選択される。
外部レジスタ４３はＯＰＬ値のみを維持する。というの
は、この実施例においては、中央処理装置により１語転
送のみが許されているからである。
しかし、レジスタ４３に６ビットを用いることにより、
ブロック転送に関連してＭＰＬ値を使用できる。
リフレッシュｅカウンタ４９がタイミング・クロックパ
ルスをカウントして、ＲＥＦＲＥＱ信号を発生し、その
信号を優先論理回路３０へ与える。そうすると、優先論
理回路３０は最高の優先度を有するメモリ・リフレッシ
ュ・サイクルを開始し、全ての確認応答信号３４，３５
．３９をオーバライドする。
第３ａ図と第３ｂ図はレジスタ４１，４２．４３のより
良い配置を示す。厳密に説明のために１第３ａ図におい
て各ＯＰＬ値と各ＭＰＬ値のために任意の優先値が選択
されている。それらの優先値は、任意の時刻に第２図の
データ線ないしセット線４４．″上に新しい値をプログ
ラミングするととＫより、変更できる。先行する優先度
は選択されたより大きい数値により決定される。ここで
説明している実施例においては３ビットだけを用いてい
るから、０〜７の優先値を利用できる。より大きい数の
優先度設定マスター装置を希望するのであれば、より多
くのビットを使用できる。したがって、３つのマスター
を用いるこの実施例においては、第３ａ図においてＧＰ
　ＯＰＬが最高の優先度を有し、ＤＰＭＰＬが最低の優
先度を有する。個々の値が第３ｂ図に示されているビッ
ト列に翻訳される。
第４ａ図、第４ｂ図および第４ｃ図は本発明の主な機能
プロセスを示す。第４ａ図に１語転送が示されている。
任意の要求線における要求５１が、ある装置がメモリ１
２をアクセスしようとしていることを優先論理回路３０
に知らせる。要求信号は持続信号またはパルス信号のい
ずれにもできるが、確認応答５２が与えられるまでは要
求を持続　　−゛する。これは１語転送であるから、確
認応答５２が発生されると要求５１は終る。確認応答５
２が発生された後で、１語が転送される。また、１語要
求のために１要求線にその装置のためのＯＰＬ値が与え
られ、転送の後もそのＯＰＬ値を保持する。
第４ｂ図はブロック・セグメント転送を示す。
ある装置がメモリのアクセスを要求していることを要求
５３が優先論理回路３０に知らせる。新しい要求が行わ
れると、優先論理回路３０は１語またはブロック要求を
受けるようにセットされる。
したがって、ＯＰＬ値の優先度を最初に利用できる。
この点で確認応答５４が与えられ、それに続いて語転送
が行われる。この点までは、ブロック転送シーケンスは
１語転送シーケンスと同じである。
しかし、これはブロック転送であるから、要求５３はブ
ロック中の次の語を要求し続ける。
この時に、状態復号器４６がＭＰＬモードを選択し、優
先論理回路３０がＭＰＬ値を選択する。他の装置がそれ
自身のメモリアクセスを要求することにより割込みを試
みない限シは、ブロック内の全ての語が転送されるまで
、次の確認応答５４が次の語の転送を許す。ブロック・
セグメント転送が終り、要求５３が終ると、優先論理回
路３ｏは野ＬモードからＯＰＬモードへ戻る。
第４ｃ図は、１つの装置からのブロック・セグメント転
送が第２の装置からの要求により割込′まれる時の状況
を示す。説明を簡単にするために、第３ａ図および第３
ｂ図からの優先値を用いることにする。
最初に、優先論理回路３０に対する要求５７゜５８を開
始することにより、ＧＰ１！：ＤＰがメモリに対するア
クセスを要求する。優先論理回路３ｏがレディ状態にあ
ると、優先論理回路３ｏはより高い優先度に応答する。
そのより高い優先度は、この場合には、ＤＰ値の５に比
肩する優先度７を有するＧＰ要求である。確認応答５９
は時刻ｔ７において最初の語をＧＰへ転送するととを許
す。要求５７が持続しているから、状態復号器４６はこ
れをブロック転送として割込み、ＭＰＬ値を選択すると
とを優先論理回路３０に知らせる。
ＤＰ　ＯＰＬ値５はＧＰＭＰＬ値２より高いから、優先
論理回路３０はＤＰ要求５８に応答する。確認応答６０
は、時刻ｔｔｔにおいてＤＰブロック・セグメントの最
初の語の転送を許す。この転送が行われると、ＤＰ優先
値がＭＰＬ値へ移る。そうするとＧＰ要求５７は優先度
２であシ、ＤＰ要求は優先度Ｏである。次の確認応答６
１がＧＰブロック・セグメント中の次の語を転送する。
より高い値の優先度がこの動作に割込まないと、最後の
確認応答６２で終了させられるまで、ＧＰブロック・セ
グメント転送は継続される。ＧＰブロック・セグメント
転送が終ると、ＧＰ優先度がＯＰＬ値へ戻るが、ＧＰ要
求５７はもはや存在せず、ＤＰブロック転送が時刻ｔｎ
における確認応答６３で再び開始される。
本発明が融通性に富む理由は、装置の使用者が優先値の
変更をプログラムできることである。更に、動作中に優
先値を修正できるが、各修正およびブロック・セグメン
トの再開始はかなシの時間を要する。その時間は実際の
転送サイクルからとられる。したがって、表示の再トレ
ース図に示すように中に、ＤＰ優先度を低い値にセット
し、ＧＰＭＰＩ、値を高い値にセットして、グラフィッ
クス・プロセッサとメモリの間でグラフィックス情報の
最適なブロック転送を行うことができるようにする。装
置の設計者は、優先値の取扱いの融通性と、ブロック・
セグメント転送を再開始させるためのサイクル時間休止
とのいずれを重視するかを考慮する必要がある。
優先論理回路３０の回路を第５図に示す。優先論理回路
３０はいくつかのセルフ０を含む。セルの数は優先ビッ
トと要求線との数に依存する。セルＴＯの各行に要求線
が組合わされ、セルＴＯの各列にビットレベル列が組合
わされる。図で右側の列Ａ（７υはレジスタ４１，４２
．４３の各優先度レベル（ビット０と３）の下位ビット
７３　、９０　。
９１．９２，９３．９４を含み、図で左側の列Ｃ（７′
ＩＪは上位ビット７４．９５，９６．９７，９８．９９
（ビット２と５）を含む。セット線４４がレジスタ４１
，４２゜４３の優先度ビット値をセットする。
第５図のＤＰＲＥＱ信号３１を参照して、ＲＥＱ　ｌＮ
６９がＭＳＢセル（ＩＣ）７６の状態論理回路７５に入
る。要求が存在すればｒｌＪ信号が存在し、要求が存在
しなければｒＯＪ信号が存在する。ＤＰ　ＯＰＬ／ＭＰ
Ｌ　４７がマルチプレクサ７Ｔを制御する。
このマルチプレクサ７ＴはＯＰＬビッビッ８またはＭＰ
Ｌピッ）７９を選択する。どの値が選択されても、選択
された値は状態信号５Ｔ８０として状態論理回路Ｔ５に
結合される。ＤＰＲＥＱ３１が「１」の時にその状態信
号５Ｔ８０は線８２を介して遅延ネットワーク８１へ結
合される。その遅延ネットワーク８１は、状態信号５Ｔ
８０の遅延された成分であるＭＡＴＣＨ８３信号を発生
する。線８２とＭＡＴＣＨ８３は同じセル列の状態論理
回路７５にワイヤード・オアされる。状態論理回路７５
は３つの信号３１．８０．８３を全て処理し、信号ＲＥ
ＱＯＵＴ８４を発生する。その信号は次のより低いセル
列で入力ＲＥＱＩＮ８５になる。
上記と同じ過程が各セルにおいて繰返えされる。
ＬＳＢセルフ１の出力８６が位置論理回路８Ｔへ結合さ
れる。この位置論理回路８Ｔは線８８により他の位置論
理回路８γヘワイヤード・オアされる。
ＲＥＦ　ＲＥＱ　５０は位置論理回路８Ｔへも結合され
る。
そうすると、位置論理回路８Ｔは確認応答８９信号をそ
れの出力として発生する。
ここで説明している実施例においては、外部装置に対し
てはブロック転送は許されない。したがって、第３の行
中のセルＴＯだけがＯＰＬ値をマルチプレクサ７Ｔを介
して移行させるととを許す。
しかし、第３の行のセルＴＯは、簡単な再構成により両
方の優先レベルで動作するようにすることができる。
第６図と表をも参照する。第６図は状態論理回路Ｔ５の
拡張された論理回路を示す。セット線４４カＭＰＬヒツ
トＴ９とＯＰＬピット７８をセットする。
ＯＰＬ／ＭＰＬ　４７がマルチプレクサ７７を制御して
ＭＰＬビッビッ９またはＯＰＬビッビッ８のうちの１つ
を選択させる。ＲＥＱＩＮ８９がインバータ６５と遅延
ネットワーク８１のイネイブル線６７に結合される。マ
ルチプレクサ７Ｔの出力が排他的ノアゲート６４０１つ
の入力端子１０１と、遅延ネットワーク８１の第２のイ
ネイブル線８２に結合される。遅延ネットワーク８１は
、ＭＡＴＣＨ８３を保持する前に信号５Ｔ８０を安定さ
せることができるようにするための組込まれたゲート遅
延装置である。
通常はＭＡＴＣＨ８３は「１」状態にある。ある列内の
任意のセルＴＯが「１」の５Ｔ８０を発生すると、「１
」の要求ＲＥＱＩＮ９０が存在するならば、その列＋７
）ＭＡＴＣＨ８３が「０」状態に移行する。ＭＡＴＣＨ
８３はゲート６４の入力端子１０２に結合される。
ゲート６４の出力とインバータ６５の出力がノアゲート
６６の入力端子１０３　、１０４へそれぞれ結合される
。ノアゲート６６の出力はＲＥＱ　ＯＵＴ　８４である
。他の状態論理回路内の回路も同じ構成である。実際に
は、同じ論理真理値表を与える回路であれば、どのよう
な構成の回路でも十分である。
表 表はセルフ０の真理値表である。表の１行目には無要求
状況が示されている。要求がないから、出力は常にｒＯ
Ｊである。２行目は、５Ｔ８０が「０」で、ＭＡＴＣ）
Ｉ　８３が「０」である状態を示す。
ここでは優先値ＳＴは「０」であるが、並列の別のセル
の優先値は「１」であって、ＭＡＴＣ）ｆ８３を「０」
に引き下げる。並列セルは高い優先値を有するから、そ
のセルが勝つ。したがって、第１のセルの出力は「０」
を伝える。３行目は、優先値が「１」の時の状態である
から、セルはＭＡＴＣＨを「０」に引き下げるばかシで
なく、要求を伝える。４行目は全て「０」の状況、すな
わち、列内の全てのセルＴＯが優先値「１」を有する。
この場合には、ＭＡＴＣＨは「１」に留まシ、要求が伝
えられる。ＳＴとＲＥＱＩＮが「１」の値を有している
時はＭＡＴＣＨは常にｒＯＪであるから、最後の行は決
して起こらない不可能状態にある。
動作時には、他の要求された線の並列セル中の　　　１
選択された優先度ピットに等しいか、それより高い選択
された優先度ピットを各セルが有する限り、ＲＥＱ　ｌ
Ｎ６９における要求は要求（「１」状態）を伝え続ける
。各列セットにわたって動作を行った後で、レジスタに
格納されている最高の優先値を有する要求が、それのＬ
ＳＢセルフ１の出力として「１」を出力線８６に発生す
る。
等しい優先状況を含むある構成においては、出力線８６
の１つ以上に「１」が発生される。この場合には、位置
論理回路８Ｔに優先レベル決定回路が組込まれる。線８
８は位置論理回路８７をワイヤード・オアし、下位優先
度が組込まれている他の位置論理回路８７をディスエイ
ブルする。セルフ０の回路または他の周知の接続−切離
しくｔｌｅ−ｂｒｅａｋｉｎｇ　）回路を位置論理回路
８７で実現できる。したがって、任意に与えられ九メそ
り転送に対してただ１つの確認応答信号が発生される。
ＲＥＦ　ＲＥＱ　５０がメモリ・リフレッシュ・サイク
ルを発生するために用いられ、かつ最高の優先度を有す
る。したがって、ＲＥＦ　ＲＥＱ５０が「ｌ」状態にあ
る時は、それは位置論理回路８Ｔを常にディスエイブル
し、メモリ拳リフレッシュ・サイクルが終るまで全ての
確認応答の発生を阻止する。
以上、２レベル優先値を実現する改良した優先論理技術
について説明した。本発明の融通性により、装置の設計
者は優先論理技術の任意のシーケンスをプログラムでき
る。
【図面の簡単な説明】
第１図は優先論理装置の全体の機能を示すブロック図、
第２図は優先論理装置のブロック図、第３ａ図は優先レ
ジスタ内のＯＰＬとＭＰＬの内容配置例を示す図、第３
ｂ図Ｆｉ優先レジスタ内のピット格納パターンを示す図
、第４ａ図は１語転送中の優先シーケンスを示すグラフ
、第４ｂ図はブロック・セグメント転送中の優先シーケ
ンスを示すグラフ、第４ｃ図は２レベル優先を用いる２
つのブロック・セグメント転送の組合わせを示すグラフ
、第５図は優先論理装置のブロック図、第６図は優先論
理装置の１つのセルのブロック図で６る。 １０・・・・優先論理装置、１１・・・・バスインター
フェイス装置、１２＠・・・メモリ、１３・・・・表示
プロセッサ、１４・・・・グラフィックス・プロセッサ
、１５・・・・中央処理装置、１６・・・・アドレスバ
ス、１Ｔ・・・・アドレス復号器、１８．７７・・・０
マルチプレクサ、１９１１魯拳−データパス、２１．３
１．３２・・・・要求線、２２，３４．３５・・・・確
認応答線、３０・・・・優先論理回路、４０・・・・外
部確認応答モジュール、４１．４２．４３・・・・レジ
スタ、４９・・・・リフレッシュ螢カウンタ、７５・・
・・状態論理回路、８１・・・・遅延ネットワーク、８
Ｔ・・・φ位置論理回路。

Claims (22)

    【特許請求の範囲】
  1. （１）複数のメモリ要求線と、 複数の要求確認応答線と、 １語転送の間の優先順位をセットするために第１の優先
    値セットを格納する第１のレジスタセットと、 多語ブロック・セグメント転送の間の優先順位をセット
    するために第２の優先値セットを格納する第２のレジス
    タセットと、 前記メモリ要求線と、前記確認応答線と、前記第１のレ
    ジスタセットと前記第２のレジスタセットとに結合され
    、前記要求線の１つにおける要求信号が前記データ転送
    の１つについて前記メモリに対するアクセスを達成する
    最高の格納された優先値を有しており、前記優先値を比
    較して、前記確認応答線の１つに確認応答信号を発生す
    る回路手段と を備え、それによってより高速で、より融通性に富む優
    先割込みが達成されることを特徴とするデータ処理装置
    においてメモリをアクセスする優先順位を決定する優先
    論理装置。
  2. （２）特許請求の範囲第１項記載の装置であって、前記
    回路手段は前記１語転送と前記ブロック転送を検出する
    検出手段を含むことを特徴とする装置。
  3. （３）特許請求の範囲第２項記載の装置であって、前記
    第１のレジスタセットと前記第２のレジスタセットはプ
    ログラム可能であることを特徴とする装置。
  4. （４）特許請求の範囲第３項記載の装置であって、前記
    回路手段は、前記１語転送のために前記第１のレジスタ
    を選択し、前記ブロック転送のために前記第２のレジス
    タを選択するスイッチング手段を含むことを特徴とする
    装置。
  5. （５）特許請求の範囲第４項記載の装置であって、前記
    スイッチング手段はマルチプレクサを含むことを特徴と
    する装置。
  6. （６）特許請求の範囲第５項記載の装置であって、前記
    第１の優先値と前記第２の優先値の各優先値は３ビット
    を含むことを特徴とする装置。
  7. （７）複数のメモリ要求線と、 複数の要求確認応答線と、 第１の優先値セットを格納する第１のレジスタセットに
    して、各前記要求線がその１つに接続されている第１の
    レジスタセットと、 第２の優先値セットを格納する第２のレジスタセットに
    して、各前記要求線がその１つに接続されている第２の
    レジスタセットと、 各前記要求線の前記第１のレジスタと前記第２のレジス
    タの間で選択するために前記レジスタに結合されるスイ
    ッチング手段と、 前記メモリ要求線と、前記確認応答線と、前記スイッチ
    ング手段に結合され、 （ａ）各前記要求線におけるメモリ要求信号を決定し、 （ｂ）前記メモリ要求信号が存在する各前記要求線の前
    記選択された優先値を比較し、 （ｃ）その比較から最高値を選択し、 （ｄ）前記確認応答線のそれぞれの確認応答線上に確認
    応答信号を発生する回路手段と を備え、より高速で、より融通性に富む優先割込みが行
    われることを特徴とするデータ処理装置においてメモリ
    をアクセスする優先順位を決定する優先論理装置。
  8. （８）特許請求の範囲第７項記載の装置であって、各前
    記要求線は１語転送中にそれの第１の優先値を用い、多
    語ブロックセグメント転送中にそれの第２の優先値を用
    いることを特徴とする装置。
  9. （９）特許請求の範囲第８項記載の装置であって、前記
    第１のレジスタセットと前記第２のレジスタセットはプ
    ログラム可能であることを特徴とする装置。
  10. （１０）特許請求の範囲第９項記載の装置であって、前
    記回路手段は位置優先回路を含み、この位置優先回路は
    前記比較の結果が２つ以上の最高優先値となった時に１
    つの優先値を決定することを特徴とする装置。
  11. （１１）特許請求の範囲第１０項記載の装置であって、
    メモリのリフレッシュ中は前記確認応答線はディスエイ
    ブルされることを特徴とする装置。
  12. （１２）特許請求の範囲第１１項記載の装置であって半
    導体チップ内で集積化されることを特徴とする装置。
  13. （１３）メモリに結合され、そのメモリの優先順位を決
    定するための優先論理回路を含み、コンピュータ化され
    た装置において用いられるチップに形成された半導体集
    積回路において、 複数のメモリ要求線と、 複数の要求確認応答線と、 第１の優先値セットと第２の優先値セットを格納するた
    めに各前記要求線におのおの結合される複数のレジスタ
    と、 各前記要求線の前記第１の優先値と前記第２の優先値の
    間で選択するために前記レジスタに結合される複数のマ
    ルチプレクサと、 前記メモリ要求線と、前記確認応答線と、前記マルチプ
    レクサとに結合され、 （ａ）各前記要求線におけるメモリ要求信号を決定し、 （ｂ）前記メモリ要求信号が存在する各前記要求線の前
    記選択された優先値を比較し、 （ｃ）その比較から最高値を選択し、 （ｄ）前記確認応答線のそれぞれの確認応答線上に確認
    応答信号を発生する複数の状態論理回路とを備え、前記
    第１の優先値セットは上位のビットとして格納され、前
    記第２の優先値セットは下位ビットとして格納され、そ
    れによってより高速で、より融通性に富む優先割込みが
    行われることを特徴とするコンピュータ化された装置に
    おいて用いられるチップに形成された半導体集積回路。
  14. （１４）特許請求の範囲第１３項記載の回路であって、
    前記状態論理回路は前記比較を行う遅延手段を含むこと
    を特徴とする回路。
  15. （１５）特許請求の範囲第１４項記載の回路であって、
    各前記要求線は１語転送中にそれの第１の優先値を用い
    、多語ブロックセグメント転送中にそれの第２の優先値
    を用いることを特徴とする回路。
  16. （１６）特許請求の範囲第１５項記載の回路であって、
    前記レジスタはプログラム可能であることを特徴とする
    回路。
  17. （１７）特許請求の範囲第１６項記載の回路であって、
    前記比較の結果が２つ以上の最高優先値となった時に１
    つの優先値を決定する位置優先回路を含むことを特徴と
    する回路。
  18. （１８）特許請求の範囲第１７項記載の回路であって、
    メモリのリフレッシュ・サイクル中は前記確認応答線が
    ディスエイブルされることを特徴とする回路。
  19. （１９）特許請求の範囲第１８項記載の回路であって、
    前記第１の優先値は３ビットにより表され、前記第１の
    優先値も３ビットにより表されることを特徴とする回路
    。
  20. （２０）特許請求の範囲第１３項または第１９項記載の
    回路であって、グラフィックス・プロセッサと表示プロ
    セッサを含み、各プロセッサは前記優先論理回路手段に
    結合された要求線と確認応答線を有することを特徴とす
    る回路。
  21. （２１）特許請求の範囲第２０項記載の回路であって、
    前記語は３２ビット語であることを特徴とする回路。
  22. （２２）特許請求の範囲第２１項記載の回路であって、
    前記第１の優先値セットの優先度は前記第２の優先度よ
    り高いことを特徴とする回路。
JP62005165A 1986-01-17 1987-01-14 デ−タ処理装置においてメモリをアクセスする優先順位を決定する優先論理装置 Pending JPS62171062A (ja)

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