JPH06110829A - バス使用要求調停装置 - Google Patents
バス使用要求調停装置Info
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- JPH06110829A JPH06110829A JP4283983A JP28398392A JPH06110829A JP H06110829 A JPH06110829 A JP H06110829A JP 4283983 A JP4283983 A JP 4283983A JP 28398392 A JP28398392 A JP 28398392A JP H06110829 A JPH06110829 A JP H06110829A
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- G06F13/30—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal with priority control
Abstract
(57)【要約】
【目的】 バスマスタのバス使用要求の優先順位が低け
れば、バスが空いていれるときに低い優先順位の処理装
置もバスの使用を許可し、バス使用要求の優先順位が高
ければ、優先順位の低い他の処理装置に対してバスの使
用を許可しないバス使用要求調停装置を得ることを目的
とする。 【構成】 接続される処理装置の優先レベルを判定する
優先レベル判定器を備え、装置の優先レベルに応じて、
その処理装置のバス使用要求信号が有効となってから処
理装置の一連の処理の終了を示す信号が有効になるま
で、処理装置の優先レベルを他の処理装置の優先レベル
と比較するか、バス使用要求信号が有効である間だけ、
処理装置の優先レベルを他の処理装置の優先レベルと比
較するかの判定を行う。
れば、バスが空いていれるときに低い優先順位の処理装
置もバスの使用を許可し、バス使用要求の優先順位が高
ければ、優先順位の低い他の処理装置に対してバスの使
用を許可しないバス使用要求調停装置を得ることを目的
とする。 【構成】 接続される処理装置の優先レベルを判定する
優先レベル判定器を備え、装置の優先レベルに応じて、
その処理装置のバス使用要求信号が有効となってから処
理装置の一連の処理の終了を示す信号が有効になるま
で、処理装置の優先レベルを他の処理装置の優先レベル
と比較するか、バス使用要求信号が有効である間だけ、
処理装置の優先レベルを他の処理装置の優先レベルと比
較するかの判定を行う。
Description
【０００１】
【産業上の利用分野】この発明はマイクロコンピュータ
に関し、特にマイクロコンピュータ中のＣＰＵ、ダイレ
クトメモリアクセス装置（以下、ＤＭＡ処理装置と表現
する。）等の複数のデータ処理装置がバス使用要求を行
う場合のバス使用要求調停装置に関する。
に関し、特にマイクロコンピュータ中のＣＰＵ、ダイレ
クトメモリアクセス装置（以下、ＤＭＡ処理装置と表現
する。）等の複数のデータ処理装置がバス使用要求を行
う場合のバス使用要求調停装置に関する。
【０００２】
【従来の技術】図１４は、従来の技術によるバス使用要
求調停装置を使用したマイクロコンピュータのシステム
の構成を示すブロック図である。図中、１はＣＰＵ（中
央処理装置）、２は周辺装置等からの割り込み要求信号
ＩＮＴ０，ＩＮＴ１を調停してＣＰＵ１に割り込み要求
を送る割り込みコントロール装置（ＩＣＵ）、３は周辺
装置等からのダイレクトメモリアクセス（以下、ＤＭＡ
と表現する。）要求信号ＤＭＡＲ０，ＤＭＡＲ１を調停
してＤＭＡ転送を行うＤＭＡ処理装置（ＤＭＡ）であ
る。４、５はそれぞれアドレスバスとデータバスを示し
ている。図には示していないが、ＤＲＡＭやＲＯＭなど
のメモリ装置、周辺装置等は、アドレスバス４やデータ
バス５によってこのマイクロコンピュータのシステムと
接続される。６はＤＲＡＭのリフレッシュを行うリフレ
ッシュコントロール装置（ＲＥＦ）で、リフレッシュの
時間間隔を得るためにカウンタを内蔵している。７はＣ
ＰＵ１の同期クロックを生成する同期クロック生成装置
（ＣＬＫ）である。８はＤＭＡ処理装置３、外部からの
バス使用要求（以下、ホールド要求と表現する。）、及
びリフレッシュコントロール装置６のバス使用要求を調
停するバス使用要求調停装置であり、図中に９はシステ
ム同期信号φを示して、内部に後述する選択回路を備え
ている。
求調停装置を使用したマイクロコンピュータのシステム
の構成を示すブロック図である。図中、１はＣＰＵ（中
央処理装置）、２は周辺装置等からの割り込み要求信号
ＩＮＴ０，ＩＮＴ１を調停してＣＰＵ１に割り込み要求
を送る割り込みコントロール装置（ＩＣＵ）、３は周辺
装置等からのダイレクトメモリアクセス（以下、ＤＭＡ
と表現する。）要求信号ＤＭＡＲ０，ＤＭＡＲ１を調停
してＤＭＡ転送を行うＤＭＡ処理装置（ＤＭＡ）であ
る。４、５はそれぞれアドレスバスとデータバスを示し
ている。図には示していないが、ＤＲＡＭやＲＯＭなど
のメモリ装置、周辺装置等は、アドレスバス４やデータ
バス５によってこのマイクロコンピュータのシステムと
接続される。６はＤＲＡＭのリフレッシュを行うリフレ
ッシュコントロール装置（ＲＥＦ）で、リフレッシュの
時間間隔を得るためにカウンタを内蔵している。７はＣ
ＰＵ１の同期クロックを生成する同期クロック生成装置
（ＣＬＫ）である。８はＤＭＡ処理装置３、外部からの
バス使用要求（以下、ホールド要求と表現する。）、及
びリフレッシュコントロール装置６のバス使用要求を調
停するバス使用要求調停装置であり、図中に９はシステ
ム同期信号φを示して、内部に後述する選択回路を備え
ている。
【０００３】９はＣＰＵ１がバスを使用中であることを
示す信号ＢＵＳＹをバス使用要求調停装置８に入力する
ための信号線、１０はＤＭＡ処理装置（ＤＭＡ）３のバ
ス使用要求信号ＢＲＱＤＭＡをバス使用要求調停装置８
に入力するための信号線、１１はＤＭＡ転送の区切り目
を示す信号ＤＭＳＣをバス使用要求調停装置８に入力す
るための信号線、１２はホールド要求を示す信号ＨＯＬ
Ｄをバス使用要求調停装置８に入力するための信号線、
１３はリフレッシュコントロール装置（ＲＥＦ）６のバ
ス使用要求信号ＢＲＱＲＥＦをバス使用要求調停装置８
に入力するための信号線、１４はリフレッシュの終了を
示す信号ＲＥＦＥをバス使用要求調停装置８に入力する
ための信号線である。
示す信号ＢＵＳＹをバス使用要求調停装置８に入力する
ための信号線、１０はＤＭＡ処理装置（ＤＭＡ）３のバ
ス使用要求信号ＢＲＱＤＭＡをバス使用要求調停装置８
に入力するための信号線、１１はＤＭＡ転送の区切り目
を示す信号ＤＭＳＣをバス使用要求調停装置８に入力す
るための信号線、１２はホールド要求を示す信号ＨＯＬ
Ｄをバス使用要求調停装置８に入力するための信号線、
１３はリフレッシュコントロール装置（ＲＥＦ）６のバ
ス使用要求信号ＢＲＱＲＥＦをバス使用要求調停装置８
に入力するための信号線、１４はリフレッシュの終了を
示す信号ＲＥＦＥをバス使用要求調停装置８に入力する
ための信号線である。
【０００４】１５はバス使用要求調停装置８からＣＰＵ
１に対するバス使用許可信号ＣＰＵＳＴをＣＰＵ１に入
力するための信号線、１６はバス使用要求調停装置８か
らＤＭＡ処理装置（ＤＭＡ）３に対するバス使用許可信
号ＤＭＡＳＴをＤＭＡ処理装置（ＤＭＡ）３に入力する
ための信号線、１７はホールド要求に対する応答信号Ｈ
ＯＬＤＡを出力するための信号線、１８はバス使用要求
調停装置８からリフレッシュコントロール装置（ＲＥ
Ｆ）６に対するバス使用許可信号ＲＥＦＳＴをリフレッ
シュコントロール装置（ＲＥＦ）６に入力するための信
号線である。１９はバス使用要求調停装置８から同期ク
ロックの生成を禁止する信号ＲＤＹを同期クロック生成
回路７に入力するための信号線、２０は同期クロック生
成回路７からＣＰＵ同期クロックΦＣＰＵをＣＰＵ１に
入力するための信号線を示している。
１に対するバス使用許可信号ＣＰＵＳＴをＣＰＵ１に入
力するための信号線、１６はバス使用要求調停装置８か
らＤＭＡ処理装置（ＤＭＡ）３に対するバス使用許可信
号ＤＭＡＳＴをＤＭＡ処理装置（ＤＭＡ）３に入力する
ための信号線、１７はホールド要求に対する応答信号Ｈ
ＯＬＤＡを出力するための信号線、１８はバス使用要求
調停装置８からリフレッシュコントロール装置（ＲＥ
Ｆ）６に対するバス使用許可信号ＲＥＦＳＴをリフレッ
シュコントロール装置（ＲＥＦ）６に入力するための信
号線である。１９はバス使用要求調停装置８から同期ク
ロックの生成を禁止する信号ＲＤＹを同期クロック生成
回路７に入力するための信号線、２０は同期クロック生
成回路７からＣＰＵ同期クロックΦＣＰＵをＣＰＵ１に
入力するための信号線を示している。
【０００５】図１５は従来の技術によるバス使用要求調
停装置８内部にあって、ＤＭＡ処理装置（ＤＭＡ）３、
ホールド要求及びリフレッシュコントロール装置（ＲＥ
Ｆ）６からのバス使用要求が競合したときに、どの装置
にバス使用許可を与えるかを決める選択回路８ａの構成
を示す図である。図中、２１、２２、２３はそれぞれバ
ス使用要求信号ＢＲＱＤＭＡ、信号ＨＯＬＤ、バス使用
要求信号ＢＲＱＲＥＦの入力端子、２４、２５、２６、
２７はバス使用許可信号ＣＰＵＳＴ、バス使用許可信号
ＤＭＡＳＴ、応答信号ＨＯＬＤＡ、信号ＲＥＦＳＴの出
力端子である。２８は論理ゲートであって、すべての○
印のある端子から論理「０」が入力された場合のみ論理
「１」を出力する。２９、３０は論理ゲートであって、
○印の無い端子から論理「１」が、○印のある端子から
論理「０」が入力された場合のみ論理「１」を出力す
る。３１、３２、３３、３４はラッチ回路であって、Ｃ
ＰＵ１にバス使用許可が与えられているときにはＣＰＵ
１がバスを使用していないときに、ＤＭＡ処理装置（Ｄ
ＭＡ）３にバス使用許可が与えられているときにはＤＭ
Ａ転送の区切り目に、また、ホールド要求によるバス解
放の状態では信号ＨＯＬＤが論理「０」になったとき
に、更に、リフレッシュコントロール装置（ＲＥＦ）６
にバス使用許可が与えられているときにはリフレッシュ
の終了時に生成される、バス使用の終了を示すパルスＳ
ＡＭＰの立ち上がりを受けてその時点でのバス使用要求
の入力データを保持する。ここで、パルスＳＡＭＰと
は、バス使用が現時点で終了していることを示す信号
で、ＣＰＵ１がバスを使用していないとき，かつＤＭＡ
転送の区切り目になったとき，ホールド要求によるバス
解放の状態では、信号ＨＯＬＤが論理「０」になったと
き，リフレッシュの終了時の状態で同期クロックφが
「１」の時に「１」になる信号である。
停装置８内部にあって、ＤＭＡ処理装置（ＤＭＡ）３、
ホールド要求及びリフレッシュコントロール装置（ＲＥ
Ｆ）６からのバス使用要求が競合したときに、どの装置
にバス使用許可を与えるかを決める選択回路８ａの構成
を示す図である。図中、２１、２２、２３はそれぞれバ
ス使用要求信号ＢＲＱＤＭＡ、信号ＨＯＬＤ、バス使用
要求信号ＢＲＱＲＥＦの入力端子、２４、２５、２６、
２７はバス使用許可信号ＣＰＵＳＴ、バス使用許可信号
ＤＭＡＳＴ、応答信号ＨＯＬＤＡ、信号ＲＥＦＳＴの出
力端子である。２８は論理ゲートであって、すべての○
印のある端子から論理「０」が入力された場合のみ論理
「１」を出力する。２９、３０は論理ゲートであって、
○印の無い端子から論理「１」が、○印のある端子から
論理「０」が入力された場合のみ論理「１」を出力す
る。３１、３２、３３、３４はラッチ回路であって、Ｃ
ＰＵ１にバス使用許可が与えられているときにはＣＰＵ
１がバスを使用していないときに、ＤＭＡ処理装置（Ｄ
ＭＡ）３にバス使用許可が与えられているときにはＤＭ
Ａ転送の区切り目に、また、ホールド要求によるバス解
放の状態では信号ＨＯＬＤが論理「０」になったとき
に、更に、リフレッシュコントロール装置（ＲＥＦ）６
にバス使用許可が与えられているときにはリフレッシュ
の終了時に生成される、バス使用の終了を示すパルスＳ
ＡＭＰの立ち上がりを受けてその時点でのバス使用要求
の入力データを保持する。ここで、パルスＳＡＭＰと
は、バス使用が現時点で終了していることを示す信号
で、ＣＰＵ１がバスを使用していないとき，かつＤＭＡ
転送の区切り目になったとき，ホールド要求によるバス
解放の状態では、信号ＨＯＬＤが論理「０」になったと
き，リフレッシュの終了時の状態で同期クロックφが
「１」の時に「１」になる信号である。
【０００６】また、この選択回路８ａでは、バス使用要
求信号ＢＲＱＤＭＡ、信号ＨＯＬＤ、バス使用要求信号
ＢＲＱＲＥＦに対して、論理ゲート２９，３０によって
優先順位が付けられており、バス使用要求信号ＢＲＱＤ
ＭＡよりも信号ＨＯＬＤが優先され、信号ＨＯＬＤより
もバス使用要求信号ＢＲＱＲＥＦが優先される。この優
先順位に従って、バス使用要求信号ＢＲＱＤＭＡ、信号
ＨＯＬＤ、バス使用要求信号ＢＲＱＲＥＦの内、２つ以
上の信号が入力された場合も、ただ１つの信号が選択さ
れる。また、１つも信号の入力がない場合（３入力とも
「０」）は、結果としてＣＰＵ１のバス使用要求信号Ｃ
ＰＵＳＴが論理ゲート２８によって合成される。
求信号ＢＲＱＤＭＡ、信号ＨＯＬＤ、バス使用要求信号
ＢＲＱＲＥＦに対して、論理ゲート２９，３０によって
優先順位が付けられており、バス使用要求信号ＢＲＱＤ
ＭＡよりも信号ＨＯＬＤが優先され、信号ＨＯＬＤより
もバス使用要求信号ＢＲＱＲＥＦが優先される。この優
先順位に従って、バス使用要求信号ＢＲＱＤＭＡ、信号
ＨＯＬＤ、バス使用要求信号ＢＲＱＲＥＦの内、２つ以
上の信号が入力された場合も、ただ１つの信号が選択さ
れる。また、１つも信号の入力がない場合（３入力とも
「０」）は、結果としてＣＰＵ１のバス使用要求信号Ｃ
ＰＵＳＴが論理ゲート２８によって合成される。
【０００７】次に、この従来例の動作について、図１４
〜図１６を参照して説明する。図１６は上記マイクロコ
ンピュータのシステムの動作を示すタイミングチャート
である。３５はシステムの同期クロックΦ、３６はデー
タバス上のデータが有効であるときに論理「０」になる
ＣＰＵ１で生成される信号Ｅ（反転）、３７は同期クロ
ック生成装置（ＣＬＫ）７の内部信号でＣＰＵ１に対す
る同期クロックφＣＰＵを停止するときに論理「０」に
なる信号ＲＤＹＣＰＵ（反転）、３８はパルスＳＡＭＰ
の状態を示している。ここで同期クロックφはＣＰＵ同
期クロックφｃｐｕとは異なる。このシステムが動作す
ると信号線１９には常時信号ＲＤＹを出力せず同期クロ
ック発生装置７は同期クロックφを発生している。即
ち、ＣＰＵ同期クロックφｃｐｕは同期クロック生成装
置（ＣＬＫ）７で、同期クロックφと信号ＲＤＹＣＰＵ
（反転）から生成される信号であり、信号ＲＤＹＣＰＵ
（反転）＝「０」の間は、常に「０」となる。３９はＤ
ＭＡ信号ＤＭＡＲ０、４０はバス使用要求信号ＢＲＱＤ
ＭＡの状態を示している。４１はリフレッシュコントロ
ール装置（ＲＥＦ）６に内蔵されたカウンタが、オーバ
ーフローしたときに論理「１」になるカウンタの出力す
る信号ＯＶＦ、４２はバス使用要求信号ＢＲＱＲＥＦの
状態を示している。４３は信号ＨＯＬＤの状態を示して
いる。４４は各々の時刻でバス使用許可を受けている装
置（ＣＰＵ１，ＤＭＡ処理装置（ＤＭＡ）３，リフレッ
シュコントロール装置（ＲＥＦ）６）を示し、４５は各
々時刻のアドレスバス４上のアドレスがそれらの装置の
何の動作状態に対応しているかを示している。
〜図１６を参照して説明する。図１６は上記マイクロコ
ンピュータのシステムの動作を示すタイミングチャート
である。３５はシステムの同期クロックΦ、３６はデー
タバス上のデータが有効であるときに論理「０」になる
ＣＰＵ１で生成される信号Ｅ（反転）、３７は同期クロ
ック生成装置（ＣＬＫ）７の内部信号でＣＰＵ１に対す
る同期クロックφＣＰＵを停止するときに論理「０」に
なる信号ＲＤＹＣＰＵ（反転）、３８はパルスＳＡＭＰ
の状態を示している。ここで同期クロックφはＣＰＵ同
期クロックφｃｐｕとは異なる。このシステムが動作す
ると信号線１９には常時信号ＲＤＹを出力せず同期クロ
ック発生装置７は同期クロックφを発生している。即
ち、ＣＰＵ同期クロックφｃｐｕは同期クロック生成装
置（ＣＬＫ）７で、同期クロックφと信号ＲＤＹＣＰＵ
（反転）から生成される信号であり、信号ＲＤＹＣＰＵ
（反転）＝「０」の間は、常に「０」となる。３９はＤ
ＭＡ信号ＤＭＡＲ０、４０はバス使用要求信号ＢＲＱＤ
ＭＡの状態を示している。４１はリフレッシュコントロ
ール装置（ＲＥＦ）６に内蔵されたカウンタが、オーバ
ーフローしたときに論理「１」になるカウンタの出力す
る信号ＯＶＦ、４２はバス使用要求信号ＢＲＱＲＥＦの
状態を示している。４３は信号ＨＯＬＤの状態を示して
いる。４４は各々の時刻でバス使用許可を受けている装
置（ＣＰＵ１，ＤＭＡ処理装置（ＤＭＡ）３，リフレッ
シュコントロール装置（ＲＥＦ）６）を示し、４５は各
々時刻のアドレスバス４上のアドレスがそれらの装置の
何の動作状態に対応しているかを示している。
【０００８】ここで、ＤＭＡ処理装置（ＤＭＡ）３はＤ
ＭＡ信号ＤＭＡＲ０を受けると２回のＤＭＡ転送をバー
スト状態で行うように設定されているものとする。時刻
Ｔ１で、そのＤＭＡ信号ＤＭＡＲ０が外部の機器からＤ
ＭＡ処理装置（ＤＭＡ）３に入力される（図１６の３
９）。これを受けてＤＭＡ処理装置（ＤＭＡ）３は、時
刻Ｔ２で、バス使用要求信号ＢＲＱＤＭＡを立ちあげる
（図１６の４０）。時刻Ｔ３のパルスＳＡＭＰの立ち上
がりの時点では、論理「０」の信号は信号ＨＯＬＤ、バ
ス使用要求信号ＢＲＱＲＥＦであり、論理「１」の信号
はバス使用要求信号ＢＲＱＤＭＡだけなので、選択回路
８ａからバス使用許可信号ＤＭＡＳＴが出力される（図
１６の３８，４０，４２，４３）。従って、ＤＭＡ処理
装置（ＤＭＡ）３がバス使用権を獲得してＤＭＡ転送を
開始する。なお、時刻Ｔ４，Ｔ５でのアドレスバスの状
態ＤＭＡ（ソース）、ＤＭＡ（デステ）は、ＤＭＡ転送
での転送元アドレス、転送先アドレスがアドレスバス上
に出力されていることを示している。なお、図１６中に
示すＤＭＡ（アイドル）とは、ＤＭＡ処理装置がバスを
使用しない内部処理を行っている状態のことである（図
１６の４５）。
ＭＡ信号ＤＭＡＲ０を受けると２回のＤＭＡ転送をバー
スト状態で行うように設定されているものとする。時刻
Ｔ１で、そのＤＭＡ信号ＤＭＡＲ０が外部の機器からＤ
ＭＡ処理装置（ＤＭＡ）３に入力される（図１６の３
９）。これを受けてＤＭＡ処理装置（ＤＭＡ）３は、時
刻Ｔ２で、バス使用要求信号ＢＲＱＤＭＡを立ちあげる
（図１６の４０）。時刻Ｔ３のパルスＳＡＭＰの立ち上
がりの時点では、論理「０」の信号は信号ＨＯＬＤ、バ
ス使用要求信号ＢＲＱＲＥＦであり、論理「１」の信号
はバス使用要求信号ＢＲＱＤＭＡだけなので、選択回路
８ａからバス使用許可信号ＤＭＡＳＴが出力される（図
１６の３８，４０，４２，４３）。従って、ＤＭＡ処理
装置（ＤＭＡ）３がバス使用権を獲得してＤＭＡ転送を
開始する。なお、時刻Ｔ４，Ｔ５でのアドレスバスの状
態ＤＭＡ（ソース）、ＤＭＡ（デステ）は、ＤＭＡ転送
での転送元アドレス、転送先アドレスがアドレスバス上
に出力されていることを示している。なお、図１６中に
示すＤＭＡ（アイドル）とは、ＤＭＡ処理装置がバスを
使用しない内部処理を行っている状態のことである（図
１６の４５）。
【０００９】時刻Ｔ６で、ＲＥＦ６に内蔵されたカウン
タがオーバーフローし、ＤＲＡＭのリフレッシュ時間が
きたことを示す信号ＯＶＦが立ち上がると、リフレッシ
ュコントロール装置（ＲＥＦ）６は時刻Ｔ７で信号ＢＲ
ＱＲＥＦを立ち上げる（図１６の４１，４２）。時刻Ｔ
８のパルスＳＡＭＰの立ち上がりの時点では、バス使用
要求信号ＢＲＱＤＭＡ、信号ＨＯＬＤ、バス使用要求信
号ＢＲＱＲＥＦで論理「１」の信号は、バス使用要求信
号ＢＲＱＤＭＡとバス使用要求信号ＢＲＱＲＥＦなので
（図１６の３８，４０，４２）、上述の優先順位に従っ
て前記選択回路からバス使用許可信号ＲＥＦＳＴ（図１
５）が出力される。これによって、リフレッシュコント
ロール装置（ＲＥＦ）６がバス使用権を獲得してＤＲＡ
Ｍ（図示せず）のリフレッシュを開始する。ＤＭＡ転送
はまだ終了していないので、リフレッシュの期間もバス
使用要求信号ＢＲＱＤＭＡは論理「１」のままである。
タがオーバーフローし、ＤＲＡＭのリフレッシュ時間が
きたことを示す信号ＯＶＦが立ち上がると、リフレッシ
ュコントロール装置（ＲＥＦ）６は時刻Ｔ７で信号ＢＲ
ＱＲＥＦを立ち上げる（図１６の４１，４２）。時刻Ｔ
８のパルスＳＡＭＰの立ち上がりの時点では、バス使用
要求信号ＢＲＱＤＭＡ、信号ＨＯＬＤ、バス使用要求信
号ＢＲＱＲＥＦで論理「１」の信号は、バス使用要求信
号ＢＲＱＤＭＡとバス使用要求信号ＢＲＱＲＥＦなので
（図１６の３８，４０，４２）、上述の優先順位に従っ
て前記選択回路からバス使用許可信号ＲＥＦＳＴ（図１
５）が出力される。これによって、リフレッシュコント
ロール装置（ＲＥＦ）６がバス使用権を獲得してＤＲＡ
Ｍ（図示せず）のリフレッシュを開始する。ＤＭＡ転送
はまだ終了していないので、リフレッシュの期間もバス
使用要求信号ＢＲＱＤＭＡは論理「１」のままである。
【００１０】時刻Ｔ９でリフレッシュが終了すると、パ
ルスＳＡＭＰが立ち上がる（図１６の３８）。この時点
で、バス使用要求信号ＢＲＱＤＭＡ、信号ＨＯＬＤ、バ
ス使用要求信号ＢＲＱＲＥＦで、論理「１」の信号はバ
ス使用要求信号ＢＲＱＤＭＡだけなので、ＤＭＡ処理装
置（ＤＭＡ）３がバス使用権を獲得して中断されていた
ＤＭＡ転送を再開する（図１６の４０，４２，４３）。
ルスＳＡＭＰが立ち上がる（図１６の３８）。この時点
で、バス使用要求信号ＢＲＱＤＭＡ、信号ＨＯＬＤ、バ
ス使用要求信号ＢＲＱＲＥＦで、論理「１」の信号はバ
ス使用要求信号ＢＲＱＤＭＡだけなので、ＤＭＡ処理装
置（ＤＭＡ）３がバス使用権を獲得して中断されていた
ＤＭＡ転送を再開する（図１６の４０，４２，４３）。
【００１１】時刻Ｔ１０でＤＭＡ転送が終了すると、パ
ルスＳＡＭＰが立ち上がる（図１６の３８）。この時点
で、バス使用要求信号ＢＲＱＤＭＡ、信号ＨＯＬＤ、バ
ス使用要求信号ＢＲＱＲＥＦは全て論理「０」なので、
ＣＰＵ１がバス使用権を獲得する（図１６の４０，４
２，４３）。次に時刻Ｔ１１で信号ＲＤＹＣＰＵ（反
転）が立ち上がってＣＰＵ１に対する同期クロックΦＣ
ＰＵの停止が解除され、ＣＰＵ１は中断していた処理を
再開する。また、ラッチ回路３１〜３４はパルスＳＡＭ
Ｐ＝「１」のときに論理ゲート２８，２９，３０の出力
信号及び信号ＢＲＱＲＥＦを夫々取込み，パルスＳＡＭ
Ｐ＝「０」の間、ラッチする。時刻Ｔ１０では、信号Ｂ
ＲＱＲＥＦ，信号ＨＯＬＤや信号ＢＲＱＤＭＡのうち、
論理ゲート２８の出力だけが「１」であり、他は「０」
である。この状態が時刻Ｔ１０〜Ｔ１１のパルスＳＡＭ
Ｐ＝「１」によりラッチ回路３１〜３４に取込まれ、Ｔ
１１以降ラッチされる（図１６の３７）。
ルスＳＡＭＰが立ち上がる（図１６の３８）。この時点
で、バス使用要求信号ＢＲＱＤＭＡ、信号ＨＯＬＤ、バ
ス使用要求信号ＢＲＱＲＥＦは全て論理「０」なので、
ＣＰＵ１がバス使用権を獲得する（図１６の４０，４
２，４３）。次に時刻Ｔ１１で信号ＲＤＹＣＰＵ（反
転）が立ち上がってＣＰＵ１に対する同期クロックΦＣ
ＰＵの停止が解除され、ＣＰＵ１は中断していた処理を
再開する。また、ラッチ回路３１〜３４はパルスＳＡＭ
Ｐ＝「１」のときに論理ゲート２８，２９，３０の出力
信号及び信号ＢＲＱＲＥＦを夫々取込み，パルスＳＡＭ
Ｐ＝「０」の間、ラッチする。時刻Ｔ１０では、信号Ｂ
ＲＱＲＥＦ，信号ＨＯＬＤや信号ＢＲＱＤＭＡのうち、
論理ゲート２８の出力だけが「１」であり、他は「０」
である。この状態が時刻Ｔ１０〜Ｔ１１のパルスＳＡＭ
Ｐ＝「１」によりラッチ回路３１〜３４に取込まれ、Ｔ
１１以降ラッチされる（図１６の３７）。
【００１２】
【発明が解決しようとする課題】従来のマイクロコンピ
ュータのシステム及びバス使用要求調停装置は、以上の
ように構成されているので、それぞれの装置に対して前
もって決められたバス使用要求の優先順位を変更するこ
とは不可能であり、また、高いバス使用要求の優先順位
を持つ装置がバスの使用権を獲得している間は、低い優
先順位の装置はバスが空いていてもバスを使用する事が
できないので、バスの使用効率が悪くなるという問題が
あった。
ュータのシステム及びバス使用要求調停装置は、以上の
ように構成されているので、それぞれの装置に対して前
もって決められたバス使用要求の優先順位を変更するこ
とは不可能であり、また、高いバス使用要求の優先順位
を持つ装置がバスの使用権を獲得している間は、低い優
先順位の装置はバスが空いていてもバスを使用する事が
できないので、バスの使用効率が悪くなるという問題が
あった。
【００１３】この発明は、上記のような問題点を解消す
るためになされたもので、前記装置の優先レベルを他の
装置の優先レベルと比較するかの判定が行なうことので
きるバス使用要求調停装置を得ることを第一の目的とす
る。また、この発明の第二の目的は上記の第一の目的を
満たした後で、バスの効率を上げる事のできるバス使用
要求調停装置を得ることである。
るためになされたもので、前記装置の優先レベルを他の
装置の優先レベルと比較するかの判定が行なうことので
きるバス使用要求調停装置を得ることを第一の目的とす
る。また、この発明の第二の目的は上記の第一の目的を
満たした後で、バスの効率を上げる事のできるバス使用
要求調停装置を得ることである。
【００１４】
【課題を解決するための手段】この第一の発明は、図１
〜図３において、中断が可能なことをバス使用要求信号
ＢＲＱＤＭＡ等と処理の中断が不可能なことを示す信号
（信号ＢＳＹＤＭＡ等）を出力する複数の処理装置（Ｄ
ＭＡ処理装置１０３のブロック１４８，１４９，１５
０）と接続され、前記処理装置に対応したバス使用要求
の優先レベルを保持する記憶手段（レジスタ１３４，１
５１，１５２）と、バス使用要求信号を受けて記優先レ
ベルと比較する比較手段（比較器１４１）と、この比較
結果に基づき優先レベルのバス使用要求元の処理装置
（ＤＭＡ処理装置（ＤＭＡ）１０３の各ブロックの一
つ）に対してバス使用の許可を割り当てる選択手段１２
４と、処理装置の全てが処理の上記バス使用要求信号Ｂ
ＲＱＤＭＡを出力していない時にバス使用の許可信号Ｄ
ＭＡＳＴを出力させる出力制御手段１２５とを備えるこ
とを特徴とするバス使用要求調停装置とした。
〜図３において、中断が可能なことをバス使用要求信号
ＢＲＱＤＭＡ等と処理の中断が不可能なことを示す信号
（信号ＢＳＹＤＭＡ等）を出力する複数の処理装置（Ｄ
ＭＡ処理装置１０３のブロック１４８，１４９，１５
０）と接続され、前記処理装置に対応したバス使用要求
の優先レベルを保持する記憶手段（レジスタ１３４，１
５１，１５２）と、バス使用要求信号を受けて記優先レ
ベルと比較する比較手段（比較器１４１）と、この比較
結果に基づき優先レベルのバス使用要求元の処理装置
（ＤＭＡ処理装置（ＤＭＡ）１０３の各ブロックの一
つ）に対してバス使用の許可を割り当てる選択手段１２
４と、処理装置の全てが処理の上記バス使用要求信号Ｂ
ＲＱＤＭＡを出力していない時にバス使用の許可信号Ｄ
ＭＡＳＴを出力させる出力制御手段１２５とを備えるこ
とを特徴とするバス使用要求調停装置とした。
【００１５】更に、この第二の発明は、図５〜図７にお
いて、バス使用要求信号ＢＲＱＤＭＡと処理の中断が不
可能なことを示す信号ＢＳＹＤＭＡ及び処理の終了を示
す信号ＤＭＡＥＤの少なくとも１つを出力する複数の処
理装置（ＤＭＡ処理装置（ＤＭＡ）１０３のブロック１
４８，１４９，１５０）と接続され、これら処理装置に
対応したバス使用要求の優先レベルを保持する記憶手段
（レジスタ１３４，１５１，１５２）と、バス使用要求
信号を受けて優先レベルと比較する比較手段（比較器１
４１）と、この比較結果に基づき優先レベルの高いバス
使用要求元の処理装置に対してバス使用の許可を割り当
てる選択手段１２４と、バス使用要求の優先レベルとあ
らかじめ決められた特定のレベルとの比較判定を行い判
定信号を出力する判定手段（優先レベル判定器１３５）
と、この判定信号に基づき処理の終了を示す信号が入力
されるまで処理装置からのバス使用要求信号を保持する
保持手段１２３と、処理装置の全てが処理の中断が不可
能なことを示す信号を出力していない時にバス使用許可
信号ＤＭＡＳＴを出力させる出力制御手段１２５とを備
えたことを特徴とするバス使用要求調停装置とした。
いて、バス使用要求信号ＢＲＱＤＭＡと処理の中断が不
可能なことを示す信号ＢＳＹＤＭＡ及び処理の終了を示
す信号ＤＭＡＥＤの少なくとも１つを出力する複数の処
理装置（ＤＭＡ処理装置（ＤＭＡ）１０３のブロック１
４８，１４９，１５０）と接続され、これら処理装置に
対応したバス使用要求の優先レベルを保持する記憶手段
（レジスタ１３４，１５１，１５２）と、バス使用要求
信号を受けて優先レベルと比較する比較手段（比較器１
４１）と、この比較結果に基づき優先レベルの高いバス
使用要求元の処理装置に対してバス使用の許可を割り当
てる選択手段１２４と、バス使用要求の優先レベルとあ
らかじめ決められた特定のレベルとの比較判定を行い判
定信号を出力する判定手段（優先レベル判定器１３５）
と、この判定信号に基づき処理の終了を示す信号が入力
されるまで処理装置からのバス使用要求信号を保持する
保持手段１２３と、処理装置の全てが処理の中断が不可
能なことを示す信号を出力していない時にバス使用許可
信号ＤＭＡＳＴを出力させる出力制御手段１２５とを備
えたことを特徴とするバス使用要求調停装置とした。
【００１６】
【作用】この第一の発明にかかるバス使用要求調停装置
は、処理装置（ＤＭＡ処理装置（ＤＭＡ）１０３）から
バス使用要求信号（バス使用要求信号ＢＲＱＤＭＡ）を
受けて優先レベルと比較し、この比較結果に基づき優先
レベルの高いバス使用要求元の処理装置（ＤＭＡ処理装
置（ＤＭＡ）１０３）に対して割り込みの許可を割り当
て、処理装置の全てが処理の中断が不可能なことを示す
信号（バス使用要求信号ＢＲＱＤＭＡ）を出力していな
い時に割り込みの許可信号（バス使用許可信号ＤＭＡＳ
Ｔ）を出力して、バス使用要求の調停を行なうようにし
た。また、接続される処理装置の優先レベルに応じて、
その処理装置のバス使用要求信号が有効となってから処
理装置の一連の処理の終了を示す信号が有効になるま
で、処理装置の優先レベルを他の装置の優先レベルと比
較するか、バス使用要求信号が有効である間だけ、処理
装置の優先レベルを他の装置の優先レベルと比較するか
の判定を行う。
は、処理装置（ＤＭＡ処理装置（ＤＭＡ）１０３）から
バス使用要求信号（バス使用要求信号ＢＲＱＤＭＡ）を
受けて優先レベルと比較し、この比較結果に基づき優先
レベルの高いバス使用要求元の処理装置（ＤＭＡ処理装
置（ＤＭＡ）１０３）に対して割り込みの許可を割り当
て、処理装置の全てが処理の中断が不可能なことを示す
信号（バス使用要求信号ＢＲＱＤＭＡ）を出力していな
い時に割り込みの許可信号（バス使用許可信号ＤＭＡＳ
Ｔ）を出力して、バス使用要求の調停を行なうようにし
た。また、接続される処理装置の優先レベルに応じて、
その処理装置のバス使用要求信号が有効となってから処
理装置の一連の処理の終了を示す信号が有効になるま
で、処理装置の優先レベルを他の装置の優先レベルと比
較するか、バス使用要求信号が有効である間だけ、処理
装置の優先レベルを他の装置の優先レベルと比較するか
の判定を行う。
【００１７】この第二の発明にかかる割り込み調停装置
は、バス使用要求信号（バス使用要求信号ＢＲＱＤＭ
Ａ）を受けて優先レベルと比較し、この比較結果に基づ
き優先レベルの高いバス使用要求元の処理装置（ＤＭＡ
処理装置（ＤＭＡ）１０３）に対して割り込みの許可を
割り当て、バス使用要求の優先レベルとあらかじめ決め
られた特定のレベルとの比較判定を行い判定信号を出力
し、この判定信号がＨの場合は処理の終了を示す信号Ｄ
ＭＡＥＤが入力されるまで処理装置（ＤＭＡ処理装置
（ＤＭＡ）１０３）からのバス使用要求信号（バス使用
要求信号ＢＲＱＤＭＡ）を保持し、処理装置の全てが処
理の中断が不可能なことを示す信号ＢＳＹＤＭＡを出力
していない時に割り込みの許可信号（バス使用許可信号
ＤＭＡＳＴ）を出力して、割り込みの調整を行なうよう
にし、一方、この判定信号がＬの場合は処理の終了を示
す信号ＤＭＡＥＤ）が入力され以前でも、当該処理装置
（リフレッシュコントロール装置（ＲＥＦ）１０６で一
連の処理の中断があれば、処理装置の全てが処理の中断
が不可能なことを示す信号ＢＳＹＲＥＦを出力していな
い時に割り込みの許可信号（バス使用要求許可ＤＭＡＳ
Ｔ）を出力して、割り込みの調整を行うようにした。
は、バス使用要求信号（バス使用要求信号ＢＲＱＤＭ
Ａ）を受けて優先レベルと比較し、この比較結果に基づ
き優先レベルの高いバス使用要求元の処理装置（ＤＭＡ
処理装置（ＤＭＡ）１０３）に対して割り込みの許可を
割り当て、バス使用要求の優先レベルとあらかじめ決め
られた特定のレベルとの比較判定を行い判定信号を出力
し、この判定信号がＨの場合は処理の終了を示す信号Ｄ
ＭＡＥＤが入力されるまで処理装置（ＤＭＡ処理装置
（ＤＭＡ）１０３）からのバス使用要求信号（バス使用
要求信号ＢＲＱＤＭＡ）を保持し、処理装置の全てが処
理の中断が不可能なことを示す信号ＢＳＹＤＭＡを出力
していない時に割り込みの許可信号（バス使用許可信号
ＤＭＡＳＴ）を出力して、割り込みの調整を行なうよう
にし、一方、この判定信号がＬの場合は処理の終了を示
す信号ＤＭＡＥＤ）が入力され以前でも、当該処理装置
（リフレッシュコントロール装置（ＲＥＦ）１０６で一
連の処理の中断があれば、処理装置の全てが処理の中断
が不可能なことを示す信号ＢＳＹＲＥＦを出力していな
い時に割り込みの許可信号（バス使用要求許可ＤＭＡＳ
Ｔ）を出力して、割り込みの調整を行うようにした。
【００１８】
実施例１．以下、この発明を第１実施例から順に図に従
って説明する。図１はこの発明の第１実施例のバス使用
要求調停装置を使用したマイクロコンピュータのシステ
ムの全体構成を示すブロック図である。図３において、
１０１はＣＰＵ、２は図示していない周辺装置からのバ
ス使用要求信号ＩＮＴ０、ＩＮＴ１を調停してＣＰＵ１
に送る割り込みコントロール装置（ＩＣＵ）、１０３は
周辺装置等からのＤＭＡ要求信号ＤＭＡＲ０、ＤＭＡＲ
１を調停してＤＭＡ転送を行うＤＭＡ処理装置である。
４、５はそれぞれアドレスバスとデータバスを示してい
る。図には示していないが、ＤＲＡＭやＲＯＭなどのメ
モリ装置、周辺装置等は、アドレスバス４やデータバス
５によってこのマイクロコンピュータのシステムと接続
されている。１０６はＤＲＡＭのリフレッシュを行うリ
フレッシュコントロール装置（ＲＥＦ）で、リフレッシ
ュの時間間隔を得るためにカウンタを内蔵している。１
０８は、ＤＭＡ処理装置（ＤＭＡ）１０３や外部のホー
ルド要求（ＨＯＬＤ１２）及びリフレッシュコントロー
ル装置（ＲＥＦ）１０６からのバス使用要求を調停する
バス使用要求調整装置である。
って説明する。図１はこの発明の第１実施例のバス使用
要求調停装置を使用したマイクロコンピュータのシステ
ムの全体構成を示すブロック図である。図３において、
１０１はＣＰＵ、２は図示していない周辺装置からのバ
ス使用要求信号ＩＮＴ０、ＩＮＴ１を調停してＣＰＵ１
に送る割り込みコントロール装置（ＩＣＵ）、１０３は
周辺装置等からのＤＭＡ要求信号ＤＭＡＲ０、ＤＭＡＲ
１を調停してＤＭＡ転送を行うＤＭＡ処理装置である。
４、５はそれぞれアドレスバスとデータバスを示してい
る。図には示していないが、ＤＲＡＭやＲＯＭなどのメ
モリ装置、周辺装置等は、アドレスバス４やデータバス
５によってこのマイクロコンピュータのシステムと接続
されている。１０６はＤＲＡＭのリフレッシュを行うリ
フレッシュコントロール装置（ＲＥＦ）で、リフレッシ
ュの時間間隔を得るためにカウンタを内蔵している。１
０８は、ＤＭＡ処理装置（ＤＭＡ）１０３や外部のホー
ルド要求（ＨＯＬＤ１２）及びリフレッシュコントロー
ル装置（ＲＥＦ）１０６からのバス使用要求を調停する
バス使用要求調整装置である。
【００１９】１０９はＣＰＵ１０１が処理を中断できな
い状態、例えばバスを使用中等であることを示す信号Ｂ
ＳＹＣＰＵをバス使用要求調停装置１０８に入力するた
めの信号線である。１１０はＤＭＡ処理装置（ＤＭＡ）
１０３のバス使用要求信号ＢＲＱＤＭＡをバス使用要求
調停装置１０８に入力するための信号線、１１１はＤＭ
Ａ転送の処理を中断できない状態を示す信号ＢＳＹＤＭ
Ａをバス使用要求調停装置１０８に入力するための信号
線である。１２はホールド要求を示す信号ＨＯＬＤをバ
ス使用要求調停装置１０８に入力するための信号線であ
る。１１３はリフレッシュコントロール装置（ＲＥＦ）
１０６のバス使用要求信号ＢＲＱＲＥＦをバス使用要求
調停装置１０８に入力するための信号線、１１４はリフ
レッシュコントロール装置１０６が処理を中断できない
状態（リフレッシュ中）であることを示す信号ＢＳＹＲ
ＥＦを使用要求調停装置１０８に入力するための信号線
である。
い状態、例えばバスを使用中等であることを示す信号Ｂ
ＳＹＣＰＵをバス使用要求調停装置１０８に入力するた
めの信号線である。１１０はＤＭＡ処理装置（ＤＭＡ）
１０３のバス使用要求信号ＢＲＱＤＭＡをバス使用要求
調停装置１０８に入力するための信号線、１１１はＤＭ
Ａ転送の処理を中断できない状態を示す信号ＢＳＹＤＭ
Ａをバス使用要求調停装置１０８に入力するための信号
線である。１２はホールド要求を示す信号ＨＯＬＤをバ
ス使用要求調停装置１０８に入力するための信号線であ
る。１１３はリフレッシュコントロール装置（ＲＥＦ）
１０６のバス使用要求信号ＢＲＱＲＥＦをバス使用要求
調停装置１０８に入力するための信号線、１１４はリフ
レッシュコントロール装置１０６が処理を中断できない
状態（リフレッシュ中）であることを示す信号ＢＳＹＲ
ＥＦを使用要求調停装置１０８に入力するための信号線
である。
【００２０】１１６はバス使用要求調停装置１０８から
ＣＰＵ１０１に対し、バス使用許可信号ＣＰＵＳＴを出
力するための信号線、１１７はバス使用要求調停装置１
０８からＤＭＡ処理装置（ＤＭＡ）１０３に対し、バス
使用許可信号ＤＭＡＳＴを出力するための信号線、１７
は外部からのバス使用要求信号ＨＯＬＤに対し、応答信
号ＨＯＬＤＡを出力するための信号線、１１８はバス使
用要求調停装置１０８からリフレッシュコントロール装
置（ＲＥＦ）１０６に対し、バス使用許可信号ＲＥＦＳ
Ｔを出力するための信号線である。
ＣＰＵ１０１に対し、バス使用許可信号ＣＰＵＳＴを出
力するための信号線、１１７はバス使用要求調停装置１
０８からＤＭＡ処理装置（ＤＭＡ）１０３に対し、バス
使用許可信号ＤＭＡＳＴを出力するための信号線、１７
は外部からのバス使用要求信号ＨＯＬＤに対し、応答信
号ＨＯＬＤＡを出力するための信号線、１１８はバス使
用要求調停装置１０８からリフレッシュコントロール装
置（ＲＥＦ）１０６に対し、バス使用許可信号ＲＥＦＳ
Ｔを出力するための信号線である。
【００２１】この第１実施例でのＣＰＵ１０１、ＤＭＡ
処理装置（ＤＭＡ）１０３、リフレッシュコントロール
装置（ＲＥＦ）１０６は、バス使用許可を受けられない
ため処理を中断しているとき、あるいは処理を行う必要
の無いとき、それぞれ信号ＢＳＹＣＰＵ、信号ＢＳＹＤ
ＭＡ、信号ＢＳＹＲＥＦの状態を各装置において保持し
ている。
処理装置（ＤＭＡ）１０３、リフレッシュコントロール
装置（ＲＥＦ）１０６は、バス使用許可を受けられない
ため処理を中断しているとき、あるいは処理を行う必要
の無いとき、それぞれ信号ＢＳＹＣＰＵ、信号ＢＳＹＤ
ＭＡ、信号ＢＳＹＲＥＦの状態を各装置において保持し
ている。
【００２２】図１，図２はこの発明の第１実施例のバス
使用要求調停装置１０８の詳細な構成を示す図である。
図中１２９はシステム同期信号φを示している。１４
８、１４９、１５０は同一の構成を持つブロックであ
り、ブロック１４８はＤＭＡ処理装置１０３のバス使用
要求信号ＢＲＱＤＭＡを処理し、ブロック１４９はホー
ルド要求を示す信号ＨＯＬＤを処理し、ブロック１５０
はリフレッシュコントロール装置１０６のバス使用要求
信号ＢＲＱＲＥＦを処理する。
使用要求調停装置１０８の詳細な構成を示す図である。
図中１２９はシステム同期信号φを示している。１４
８、１４９、１５０は同一の構成を持つブロックであ
り、ブロック１４８はＤＭＡ処理装置１０３のバス使用
要求信号ＢＲＱＤＭＡを処理し、ブロック１４９はホー
ルド要求を示す信号ＨＯＬＤを処理し、ブロック１５０
はリフレッシュコントロール装置１０６のバス使用要求
信号ＢＲＱＲＥＦを処理する。
【００２３】各ブロックの１３４、１５１、１５２は書
換可能な２ビットのレジスタで、それぞれＤＭＡ要求、
ホールド要求、リフレッシュ要求の優先レベルに対応し
た値「０１」、「１０」、「１１」をソフト的に又は所
定のハードウエアで記録して保持する記憶手段である。
１６２、１５３、１５４は２ビットの定数レジスタで、
それぞれＤＭＡ制御装置１０３、ホールド要求Ｈｄ、リ
フレッシュコントロール装置１０６を示す各アドレス値
「０１」、「１０」、「１１」が常に読み出し可能であ
る。例えばレジスタ１３４はＤＭＡ制御装置１０３のバ
ス要求の優先レベルに対応した値「０１」を保持する
が、この値は大きいほどレベルが高いことを意味する。
換可能な２ビットのレジスタで、それぞれＤＭＡ要求、
ホールド要求、リフレッシュ要求の優先レベルに対応し
た値「０１」、「１０」、「１１」をソフト的に又は所
定のハードウエアで記録して保持する記憶手段である。
１６２、１５３、１５４は２ビットの定数レジスタで、
それぞれＤＭＡ制御装置１０３、ホールド要求Ｈｄ、リ
フレッシュコントロール装置１０６を示す各アドレス値
「０１」、「１０」、「１１」が常に読み出し可能であ
る。例えばレジスタ１３４はＤＭＡ制御装置１０３のバ
ス要求の優先レベルに対応した値「０１」を保持する
が、この値は大きいほどレベルが高いことを意味する。
【００２４】各ブロックで同一符号で示す１３９はシス
テム同期信号φが論理「１」のとき導通するトランスフ
ァーゲート、１４０はトランスファーゲート１３９が導
通したとき、導通した信号の論理を保持するラッチ回路
である。各ブロックで同一符号で示す１４１は各レジス
タ１３４、１５１、１５２の内容と、外部機器から優先
レベルライン５０上に送られてきた優先レベルを比較
し、レジスタ１３４、１５１、１５２の内容が優先レベ
ルより大きいときのみそれぞれ論理「１」を出力する比
較手段の比較器である。各ブロックで同一符号で示す１
４２は各ラッチ回路１４０の出力と、各比較器１４１の
出力の論理積を生成するＡＮＤゲート、また１４３は各
ＡＮＤゲート１４２の出力を受けてこれを反転するＮＯ
Ｔゲートである。各ブロックで同一符号で示す１４４、
１４５はそれぞれＡＮＤゲート１４２の出力が論理
「１」の時に導通するトランスファーゲートの組、また
１４６、１４７はそれぞれＮＯＴゲート１４３の出力が
論理「１」の時に導通するトランスファーゲートの組で
ある。各ブロックのトランスファーゲート１３９、１４
４、１４５、１４６、１４７、ラッチ回路１４０、ＡＮ
Ｄゲート１４２、ＮＯＴゲート１４３は選択手段１２４
を構成する。
テム同期信号φが論理「１」のとき導通するトランスフ
ァーゲート、１４０はトランスファーゲート１３９が導
通したとき、導通した信号の論理を保持するラッチ回路
である。各ブロックで同一符号で示す１４１は各レジス
タ１３４、１５１、１５２の内容と、外部機器から優先
レベルライン５０上に送られてきた優先レベルを比較
し、レジスタ１３４、１５１、１５２の内容が優先レベ
ルより大きいときのみそれぞれ論理「１」を出力する比
較手段の比較器である。各ブロックで同一符号で示す１
４２は各ラッチ回路１４０の出力と、各比較器１４１の
出力の論理積を生成するＡＮＤゲート、また１４３は各
ＡＮＤゲート１４２の出力を受けてこれを反転するＮＯ
Ｔゲートである。各ブロックで同一符号で示す１４４、
１４５はそれぞれＡＮＤゲート１４２の出力が論理
「１」の時に導通するトランスファーゲートの組、また
１４６、１４７はそれぞれＮＯＴゲート１４３の出力が
論理「１」の時に導通するトランスファーゲートの組で
ある。各ブロックのトランスファーゲート１３９、１４
４、１４５、１４６、１４７、ラッチ回路１４０、ＡＮ
Ｄゲート１４２、ＮＯＴゲート１４３は選択手段１２４
を構成する。
【００２５】ブロック１４８，１４９，１５０は直列に
接続されており、各々のブロックは入力される各バス要
求信号があれば、即ちバス使用要求信号ＢＲＱＤＭＡ、
信号ＨＯＬＤ、あるいはバス使用要求信号ＢＲＱＲＥＦ
が論理「１」の場合であれば、外部機器から優先レベル
ライン５０上に送られてきた優先レベルと各自分の優先
レベル、即ちレジスタ１３４，１５１または１５２の内
容とを各比較器１４１によって比較し、自分の優先レベ
ルが高ければ、送られてきた優先レベルを、自分の優先
レベルと装置を示すアドレスとに置き換えてブロック１
４８からブロック１４９へと順次送り出す。またそれ以
外の場合、自分の優先レベルが低ければ、送られてきた
優先レベルとアドレスとを、次の優先レベルを比較する
ためにそのままブロック１４８からブロック１４９へと
送り出す機能を持つ。また、最初の優先レベルは予め、
アドレスはともに下位の値「００」にセットしているの
で、バス使用要求信号ＢＲＱＤＭＡ、信号ＨＯＬＤ、あ
るいはバス使用要求信号ＢＲＱＲＥＦの内、少なくとも
１つが論理「１」であれば、要求した当該装置のアドレ
スが前述した比較器１４１の作用に従って出力される。
バス使用要求信号ＢＲＱＤＭＡ、信号ＨＯＬＤ、あるい
はバス使用要求信号ＢＲＱＲＥＦの全てが論理「０」
（要求がない時）であれば、アドレスライン５１上の値
「００」がそのまま出力端子１５５から出力される。こ
こで、アドレス値「００」はＣＰＵ１０１に対応してい
る。
接続されており、各々のブロックは入力される各バス要
求信号があれば、即ちバス使用要求信号ＢＲＱＤＭＡ、
信号ＨＯＬＤ、あるいはバス使用要求信号ＢＲＱＲＥＦ
が論理「１」の場合であれば、外部機器から優先レベル
ライン５０上に送られてきた優先レベルと各自分の優先
レベル、即ちレジスタ１３４，１５１または１５２の内
容とを各比較器１４１によって比較し、自分の優先レベ
ルが高ければ、送られてきた優先レベルを、自分の優先
レベルと装置を示すアドレスとに置き換えてブロック１
４８からブロック１４９へと順次送り出す。またそれ以
外の場合、自分の優先レベルが低ければ、送られてきた
優先レベルとアドレスとを、次の優先レベルを比較する
ためにそのままブロック１４８からブロック１４９へと
送り出す機能を持つ。また、最初の優先レベルは予め、
アドレスはともに下位の値「００」にセットしているの
で、バス使用要求信号ＢＲＱＤＭＡ、信号ＨＯＬＤ、あ
るいはバス使用要求信号ＢＲＱＲＥＦの内、少なくとも
１つが論理「１」であれば、要求した当該装置のアドレ
スが前述した比較器１４１の作用に従って出力される。
バス使用要求信号ＢＲＱＤＭＡ、信号ＨＯＬＤ、あるい
はバス使用要求信号ＢＲＱＲＥＦの全てが論理「０」
（要求がない時）であれば、アドレスライン５１上の値
「００」がそのまま出力端子１５５から出力される。こ
こで、アドレス値「００」はＣＰＵ１０１に対応してい
る。
【００２６】１５６はシステムの同期クロックφを反転
するＮＯＴゲート、１５７は信号ＢＳＹＣＰＵ、信号Ｂ
ＳＹＤＭＡ、信号ＢＳＹＲＥＦの全ての信号が論理
「０」のとき論理「１」を出力する論理ゲート、１５８
はＮＯＴゲート１５６と論理ゲート１５７の出力がとも
に論理「１」のときに論理「１」を出力するＡＮＤゲー
トである。１５９はＡＮＤゲート１５８の出力が論理
「１」のとき導通するトランスファーゲートである。１
６０はラッチ回路で、トランスファーゲート１５９が導
通したときに出力端子１５５の状態を保持する。１６１
はデコーダであって、ラッチ回路１６０の内容をデコー
ドしてバス使用許可信号ＣＰＵＳＴ、バス使用許可信号
ＤＭＡＳＴ、応答信号ＨＯＬＤＡ、バス使用許可信号Ｒ
ＥＦＳＴの１つを論理「１」にする。ＮＯＴゲート１５
６、論理ゲート１５７、ＡＮＤゲート１５８、トランス
ファーゲート１５９、ラッチ回路１６０、デコーダ１６
１は出力制御手段１２５を構成する。従って、バス使用
許可信号ＣＰＵＳＴ、バス使用許可信号ＤＭＡＳＴ、応
答信号ＨＯＬＤＡ、バス使用許可信号ＲＥＦＳＴの状態
が変化するのは信号ＢＳＹＲＥＦ、信号ＢＳＹＣＰＵ、
信号ＢＳＹＤＭＡの全てが論理「０」のとき、即ちＣＰ
Ｕ１０１、ＤＭＡ処理装置（ＤＭＡ）１０３、リフレッ
シュコントロール装置（ＲＥＦ）１０６の全てが処理を
中断できる状態になったときである。
するＮＯＴゲート、１５７は信号ＢＳＹＣＰＵ、信号Ｂ
ＳＹＤＭＡ、信号ＢＳＹＲＥＦの全ての信号が論理
「０」のとき論理「１」を出力する論理ゲート、１５８
はＮＯＴゲート１５６と論理ゲート１５７の出力がとも
に論理「１」のときに論理「１」を出力するＡＮＤゲー
トである。１５９はＡＮＤゲート１５８の出力が論理
「１」のとき導通するトランスファーゲートである。１
６０はラッチ回路で、トランスファーゲート１５９が導
通したときに出力端子１５５の状態を保持する。１６１
はデコーダであって、ラッチ回路１６０の内容をデコー
ドしてバス使用許可信号ＣＰＵＳＴ、バス使用許可信号
ＤＭＡＳＴ、応答信号ＨＯＬＤＡ、バス使用許可信号Ｒ
ＥＦＳＴの１つを論理「１」にする。ＮＯＴゲート１５
６、論理ゲート１５７、ＡＮＤゲート１５８、トランス
ファーゲート１５９、ラッチ回路１６０、デコーダ１６
１は出力制御手段１２５を構成する。従って、バス使用
許可信号ＣＰＵＳＴ、バス使用許可信号ＤＭＡＳＴ、応
答信号ＨＯＬＤＡ、バス使用許可信号ＲＥＦＳＴの状態
が変化するのは信号ＢＳＹＲＥＦ、信号ＢＳＹＣＰＵ、
信号ＢＳＹＤＭＡの全てが論理「０」のとき、即ちＣＰ
Ｕ１０１、ＤＭＡ処理装置（ＤＭＡ）１０３、リフレッ
シュコントロール装置（ＲＥＦ）１０６の全てが処理を
中断できる状態になったときである。
【００２７】次にこの発明の第１実施例の動作について
説明する。例えば、ここでは、ＣＰＵ１０１のバス要求
の優先レベルがもっとも小さく、ＤＭＡ処理装置（ＤＭ
Ａ）１０３,外部のＨＯＬＤ要求、リフレッシュコント
ロール装置（ＲＥＦ）１０６の順で優先レベルが大きく
なるようにレジスタ１３４に「０１」、レジスタ１５１
に「１０」、およびレジスタ１５２に「１１」が設定さ
れている。また、ＤＭＡ処理装置（ＤＭＡ）１０３は信
号ＤＭＡＲ０を受けると２回のＤＭＡ転送をバースト状
態で行うように設定されているものとする。ＤＭＡ処理
装置（ＤＭＡ）１０３の１回分のＤＭＡ転送は３サイク
ルで実行され、この内、２サイクルで実際の転送を行
い、１サイクルは転送を伴わない内部処理を行う様にな
っている。
説明する。例えば、ここでは、ＣＰＵ１０１のバス要求
の優先レベルがもっとも小さく、ＤＭＡ処理装置（ＤＭ
Ａ）１０３,外部のＨＯＬＤ要求、リフレッシュコント
ロール装置（ＲＥＦ）１０６の順で優先レベルが大きく
なるようにレジスタ１３４に「０１」、レジスタ１５１
に「１０」、およびレジスタ１５２に「１１」が設定さ
れている。また、ＤＭＡ処理装置（ＤＭＡ）１０３は信
号ＤＭＡＲ０を受けると２回のＤＭＡ転送をバースト状
態で行うように設定されているものとする。ＤＭＡ処理
装置（ＤＭＡ）１０３の１回分のＤＭＡ転送は３サイク
ルで実行され、この内、２サイクルで実際の転送を行
い、１サイクルは転送を伴わない内部処理を行う様にな
っている。
【００２８】図４はこの発明の第１実施例のバス使用要
求調停装置１０８を使用したマイクロコンピュータのシ
ステムの動作を示すタイミングチャートである。３５は
システムの同期クロックφ、３６はデータバス上のデー
タが有効であるときに論理「０」になる信号Ｅ（反
転）、１８０は信号ＢＳＹＣＰＵの状態を示している。
３９は信号ＤＭＡＲ０、４０はバス使用要求信号ＢＲＱ
ＤＭＡ、１８１は信号ＢＳＹＤＭＡの状態を示してい
る。４１はリフレッシュコントロール装置（ＲＥＦ）１
０６に内蔵されたカウンタがオーバーフローしたときに
論理「１」になる信号ＯＶＦ、４２は信号ＢＲＱＲＥ
Ｆ、１８３は信号ＢＳＹＲＥＦの状態を示している。４
３は信号ＨＯＬＤの状態を示している。４４は各々の時
刻でバス使用許可を受けている装置（ＣＰＵ１，ＤＭＡ
処理装置（ＤＭＡ）１０３，リフレッシュコントロール
装置（ＲＥＦ）１０６）を示し、４５は各々時刻のアド
レスバス４上のアドレスが何の動作状態（ＰＣ，ＳＲ
Ｃ，ＤＳＴ）に対応しているかを示している。ここで、
ＰＣ，ＳＲＣ，ＤＳＴはそれぞれアドレスバス４上にＣ
ＰＵ１０１のプログラムカウンタの内容，ＤＭＡ処理装
置１０３のソースアドレスポインタの内容，ＤＭＡ処理
装置１０３のデステネーションアドレスポインタの内容
が夫々出力されていることを示す。
求調停装置１０８を使用したマイクロコンピュータのシ
ステムの動作を示すタイミングチャートである。３５は
システムの同期クロックφ、３６はデータバス上のデー
タが有効であるときに論理「０」になる信号Ｅ（反
転）、１８０は信号ＢＳＹＣＰＵの状態を示している。
３９は信号ＤＭＡＲ０、４０はバス使用要求信号ＢＲＱ
ＤＭＡ、１８１は信号ＢＳＹＤＭＡの状態を示してい
る。４１はリフレッシュコントロール装置（ＲＥＦ）１
０６に内蔵されたカウンタがオーバーフローしたときに
論理「１」になる信号ＯＶＦ、４２は信号ＢＲＱＲＥ
Ｆ、１８３は信号ＢＳＹＲＥＦの状態を示している。４
３は信号ＨＯＬＤの状態を示している。４４は各々の時
刻でバス使用許可を受けている装置（ＣＰＵ１，ＤＭＡ
処理装置（ＤＭＡ）１０３，リフレッシュコントロール
装置（ＲＥＦ）１０６）を示し、４５は各々時刻のアド
レスバス４上のアドレスが何の動作状態（ＰＣ，ＳＲ
Ｃ，ＤＳＴ）に対応しているかを示している。ここで、
ＰＣ，ＳＲＣ，ＤＳＴはそれぞれアドレスバス４上にＣ
ＰＵ１０１のプログラムカウンタの内容，ＤＭＡ処理装
置１０３のソースアドレスポインタの内容，ＤＭＡ処理
装置１０３のデステネーションアドレスポインタの内容
が夫々出力されていることを示す。
【００２９】時刻ｔ１でＤＭＡ処理装置（ＤＭＡ）１０
３に周辺装置等からのダイレクトメモリアクセス要求信
号（ＤＭＡ信号）ＤＭＡＲ０が入力される。この信号を
受けてＤＭＡ処理装置（ＤＭＡ）１０３は、時刻ｔ２で
バス使用要求信号ＢＲＱＤＭＡをデータ読み出しのため
に立ちあげる（図４の４０）。時刻ｔ３で、信号ＢＳＹ
ＣＰＵ、信号ＢＳＹＤＭＡ、信号ＢＳＹＲＥＦはいずれ
も論理「０」になり（図４の１８０，３９，１８３）、
バス使用要求信号ＢＲＱＤＭＡ、信号ＨＯＬＤ、バス使
用要求信号ＢＲＱＲＥＦの内で論理「１」の信号はバス
使用要求ＢＲＱＤＭＡだけなので（図４の３９，１８
３，４２）、バス使用要求調停装置１０８からバス使用
許可信号ＤＭＡＳＴ（図３の信号線１１７）が出力され
る。従って、ＤＭＡ処理装置（ＤＭＡ）１０３がバス使
用権を獲得してＤＭＡ転送を開始する。アドレスバス４
の状態ＳＲＣ，ＤＳＴはＤＭＡ転送での転送元アドレ
ス、転送先アドレスがアドレスバス上に出力されている
ことを示している（図４の４５）。
３に周辺装置等からのダイレクトメモリアクセス要求信
号（ＤＭＡ信号）ＤＭＡＲ０が入力される。この信号を
受けてＤＭＡ処理装置（ＤＭＡ）１０３は、時刻ｔ２で
バス使用要求信号ＢＲＱＤＭＡをデータ読み出しのため
に立ちあげる（図４の４０）。時刻ｔ３で、信号ＢＳＹ
ＣＰＵ、信号ＢＳＹＤＭＡ、信号ＢＳＹＲＥＦはいずれ
も論理「０」になり（図４の１８０，３９，１８３）、
バス使用要求信号ＢＲＱＤＭＡ、信号ＨＯＬＤ、バス使
用要求信号ＢＲＱＲＥＦの内で論理「１」の信号はバス
使用要求ＢＲＱＤＭＡだけなので（図４の３９，１８
３，４２）、バス使用要求調停装置１０８からバス使用
許可信号ＤＭＡＳＴ（図３の信号線１１７）が出力され
る。従って、ＤＭＡ処理装置（ＤＭＡ）１０３がバス使
用権を獲得してＤＭＡ転送を開始する。アドレスバス４
の状態ＳＲＣ，ＤＳＴはＤＭＡ転送での転送元アドレ
ス、転送先アドレスがアドレスバス上に出力されている
ことを示している（図４の４５）。
【００３０】時刻ｔ４で信号ＯＶＦが立ち上がると（図
４の４１）、リフレッシュコントロール装置（ＲＥＦ）
１０６は時刻ｔ５で，バス使用要求信号ＢＲＱＲＥＦを
立ちあげる（図４の４２）。時刻ｔ６で，ＤＭＡ処理装
置（ＤＭＡ）１０３は次のサイクルまでに１回のＤＭＡ
転送が終わり内部処理に移るので、バスを解放するため
に信号ＢＳＹＤＭＡを立ち下げる（図４の１８１）。こ
れにより、信号ＢＳＹＣＰＵ、信号ＢＳＹＤＭＡ、信号
ＢＳＹＲＥＦはいずれも論理「０」になり（図４の１８
０，１８１，１８３）、バス使用要求信号ＢＲＱＤＭ
Ａ、信号ＨＯＬＤ、バス使用要求信号ＢＲＱＲＥＦの内
で論理「１」の信号はバス使用要求信号ＢＲＱＤＭＡと
バス使用要求信号ＢＲＱＲＥＦなので（図４の３９，４
２）、優先順位に従ってバス使用要求調停装置１０８か
ら優先レベル「１１」に対応するバス使用許可信号ＲＥ
ＦＳＴ（図３の信号線１１８）が出力される。従って、
リフレッシュコントロール装置（ＲＥＦ）１０６がバス
使用権を獲得してＤＲＡＭのリフレッシュを開始する。
ＤＭＡ転送はまだ完了していないので、リフレッシュの
期間もバス使用要求信号ＢＲＱＤＭＡは論理「１」のま
まである（図４の４０）。
４の４１）、リフレッシュコントロール装置（ＲＥＦ）
１０６は時刻ｔ５で，バス使用要求信号ＢＲＱＲＥＦを
立ちあげる（図４の４２）。時刻ｔ６で，ＤＭＡ処理装
置（ＤＭＡ）１０３は次のサイクルまでに１回のＤＭＡ
転送が終わり内部処理に移るので、バスを解放するため
に信号ＢＳＹＤＭＡを立ち下げる（図４の１８１）。こ
れにより、信号ＢＳＹＣＰＵ、信号ＢＳＹＤＭＡ、信号
ＢＳＹＲＥＦはいずれも論理「０」になり（図４の１８
０，１８１，１８３）、バス使用要求信号ＢＲＱＤＭ
Ａ、信号ＨＯＬＤ、バス使用要求信号ＢＲＱＲＥＦの内
で論理「１」の信号はバス使用要求信号ＢＲＱＤＭＡと
バス使用要求信号ＢＲＱＲＥＦなので（図４の３９，４
２）、優先順位に従ってバス使用要求調停装置１０８か
ら優先レベル「１１」に対応するバス使用許可信号ＲＥ
ＦＳＴ（図３の信号線１１８）が出力される。従って、
リフレッシュコントロール装置（ＲＥＦ）１０６がバス
使用権を獲得してＤＲＡＭのリフレッシュを開始する。
ＤＭＡ転送はまだ完了していないので、リフレッシュの
期間もバス使用要求信号ＢＲＱＤＭＡは論理「１」のま
まである（図４の４０）。
【００３１】時刻ｔ７でリフレッシュが終了すると、信
号ＢＳＹＣＰＵ、信号ＢＳＹＤＭＡ、信号ＢＳＹＲＥＦ
はいずれも論理「０」になる（図４の１８０，１８１，
１８３）。この時点でバス使用要求信号ＢＲＱＤＭＡ、
信号ＨＯＬＤ、バス使用要求信号ＢＲＱＲＥＦで論理
「１」の信号はバス使用要求信号ＢＲＱＤＭＡだけなの
で、ＤＭＡ処理装置（ＤＭＡ）１０３がバスの使用権を
獲得して中断されていたＤＭＡ転送を再開する。時刻ｔ
８で、ＤＭＡ転送が終了すると、信号ＢＳＹＤＭＡが立
ち下がり（図４の１８１）、この時点でバス使用要求信
号ＢＲＱＤＭＡ、信号ＨＯＬＤ、バス使用要求信号ＢＲ
ＱＲＥＦは全て論理「０」になるので（図４の４０，４
３，４２）、ＣＰＵ１０１がバス使用権を獲得し、中断
していた処理を再開する。
号ＢＳＹＣＰＵ、信号ＢＳＹＤＭＡ、信号ＢＳＹＲＥＦ
はいずれも論理「０」になる（図４の１８０，１８１，
１８３）。この時点でバス使用要求信号ＢＲＱＤＭＡ、
信号ＨＯＬＤ、バス使用要求信号ＢＲＱＲＥＦで論理
「１」の信号はバス使用要求信号ＢＲＱＤＭＡだけなの
で、ＤＭＡ処理装置（ＤＭＡ）１０３がバスの使用権を
獲得して中断されていたＤＭＡ転送を再開する。時刻ｔ
８で、ＤＭＡ転送が終了すると、信号ＢＳＹＤＭＡが立
ち下がり（図４の１８１）、この時点でバス使用要求信
号ＢＲＱＤＭＡ、信号ＨＯＬＤ、バス使用要求信号ＢＲ
ＱＲＥＦは全て論理「０」になるので（図４の４０，４
３，４２）、ＣＰＵ１０１がバス使用権を獲得し、中断
していた処理を再開する。
【００３２】実施例２．次に、この発明の第２実施例を
図に従って説明する。なお、従来例や第１実施例に記載
があり説明した部分については説明を省略する。図７は
この発明の第２実施例のバス使用要求調停装置を使用し
たマイクロコンピュータのシステムの全体構成を示す図
である。
図に従って説明する。なお、従来例や第１実施例に記載
があり説明した部分については説明を省略する。図７は
この発明の第２実施例のバス使用要求調停装置を使用し
たマイクロコンピュータのシステムの全体構成を示す図
である。
【００３３】図７において、１１２は一連のＤＭＡ転送
処理の終了を、バス使用要求調停装置１０８に入力する
ための信号線である。１１５はリフレッシュコントロー
ル装置１０６が処理を終了したことを示す信号ＲＥＦＥ
Ｄを使用要求調停装置１０８に入力するための信号線で
ある。
処理の終了を、バス使用要求調停装置１０８に入力する
ための信号線である。１１５はリフレッシュコントロー
ル装置１０６が処理を終了したことを示す信号ＲＥＦＥ
Ｄを使用要求調停装置１０８に入力するための信号線で
ある。
【００３４】次に、この発明の第２実施例の詳細を図
５、図６を用いて説明する。なお、従来例や第１実施例
に記載があり説明した部分については説明を省略する。
図５，図６はこの発明の第２の実施例のバス使用要求調
停装置１０８の詳細な構成を示す図である。書換可能な
ｎビットのレジスタ１３４、１５１、１５２はそれぞれ
ＤＭＡ要求、ホールド要求、リフレッシュ要求の優先レ
ベルに対応した特定の値を保持する。この特定の値はハ
ードウェアにより設定されている値でもよく、プログラ
ム可能であってもよい。各ブロックのｍビットの定数レ
ジスタ１６２、１５３、１５４はそれぞれＤＭＡ制御装
置（ＤＭＡ）１０３、ホールド要求、リフレッシュコン
トロール装置（ＲＥＦ）１０６をそれぞれ示す各のアド
レスが保持され、これらは常に読み出し可能である。１
２５は信号ＨＯＬＤを受けてこれを反転するＮＯＴゲー
トであり、１２７はＮＯＴゲート２２５の出力端子であ
る。
５、図６を用いて説明する。なお、従来例や第１実施例
に記載があり説明した部分については説明を省略する。
図５，図６はこの発明の第２の実施例のバス使用要求調
停装置１０８の詳細な構成を示す図である。書換可能な
ｎビットのレジスタ１３４、１５１、１５２はそれぞれ
ＤＭＡ要求、ホールド要求、リフレッシュ要求の優先レ
ベルに対応した特定の値を保持する。この特定の値はハ
ードウェアにより設定されている値でもよく、プログラ
ム可能であってもよい。各ブロックのｍビットの定数レ
ジスタ１６２、１５３、１５４はそれぞれＤＭＡ制御装
置（ＤＭＡ）１０３、ホールド要求、リフレッシュコン
トロール装置（ＲＥＦ）１０６をそれぞれ示す各のアド
レスが保持され、これらは常に読み出し可能である。１
２５は信号ＨＯＬＤを受けてこれを反転するＮＯＴゲー
トであり、１２７はＮＯＴゲート２２５の出力端子であ
る。
【００３５】ブロック１４８，１４９，１５０は同一の
構成を持ち、各バス要求元に対応して設けられている。
上述した第１実施例との相異は各ブロックにそれぞれ優
先レベル判定器１３５と保持回路１２３、論理ゲート１
３８を設けた点である。保持手段１２３は論理ゲート１
３６とフリップフロップ１３７で構成される。書換え可
能なｎビットのレジスタ１３４は、ＤＭＡ制御装置１０
３のバス要求の優先レベルに対応した値を保持する。こ
の値は大きいほどレベルが高いことを意味する。各ブロ
ックの優先レベル判定器１３５はレジスタ１３４、１５
１、１５２に保持された優先レベルと特定の値とを比較
してレジスタ１３４、１５１、１５２に保持された優先
レベルが、予めプログラムされた特定の値より大きいと
きのみ論理「１」を出力する。
構成を持ち、各バス要求元に対応して設けられている。
上述した第１実施例との相異は各ブロックにそれぞれ優
先レベル判定器１３５と保持回路１２３、論理ゲート１
３８を設けた点である。保持手段１２３は論理ゲート１
３６とフリップフロップ１３７で構成される。書換え可
能なｎビットのレジスタ１３４は、ＤＭＡ制御装置１０
３のバス要求の優先レベルに対応した値を保持する。こ
の値は大きいほどレベルが高いことを意味する。各ブロ
ックの優先レベル判定器１３５はレジスタ１３４、１５
１、１５２に保持された優先レベルと特定の値とを比較
してレジスタ１３４、１５１、１５２に保持された優先
レベルが、予めプログラムされた特定の値より大きいと
きのみ論理「１」を出力する。
【００３６】各ブロックの１３６は優先レベル判定器１
３５の出力と、入力端子１１０，１２，１１３からそれ
ぞれ入力された信号との論理積を生成するＡＮＤゲー
ト、各ブロックの１３７はＡＮＤゲート１３６の出力が
論理「１」のときセットされ、各入力端子１１２，１２
７，１１５から入力された信号が「１」のときそれぞれ
リセットされるフリップフロップ、各ブロックの１３８
は各フリップフロップ１３７の出力と、各入力端子１１
０、１２、１１３から入力された信号との論理和をそれ
ぞれ生成するＯＲゲートで、この出力は対応するトラン
スファーゲート１３９の入力になっている。各ブロック
の１３６のＡＮＤゲート１３６、フリップフロップ１３
７、ＯＲゲート１３８は各保持手段１２３をそれぞれ構
成している。
３５の出力と、入力端子１１０，１２，１１３からそれ
ぞれ入力された信号との論理積を生成するＡＮＤゲー
ト、各ブロックの１３７はＡＮＤゲート１３６の出力が
論理「１」のときセットされ、各入力端子１１２，１２
７，１１５から入力された信号が「１」のときそれぞれ
リセットされるフリップフロップ、各ブロックの１３８
は各フリップフロップ１３７の出力と、各入力端子１１
０、１２、１１３から入力された信号との論理和をそれ
ぞれ生成するＯＲゲートで、この出力は対応するトラン
スファーゲート１３９の入力になっている。各ブロック
の１３６のＡＮＤゲート１３６、フリップフロップ１３
７、ＯＲゲート１３８は各保持手段１２３をそれぞれ構
成している。
【００３７】各ブロックの１３９はシステム同期信号φ
が論理「１」のとき導通するトランスファーゲート、１
４０はトランスファーゲート１３９が導通したとき、導
通した信号の論理を保持するラッチ回路である。各ブロ
ックの１４１は各レジスタ１３４の内容と優先レベルラ
イン５０上に送られてきた優先レベルをそれぞれ比較
し、レジスタ１３４の内容がより大きいときのみ論理
「１」を出力する比較器である。各ブロックの１４２は
各ラッチ回路１４０の出力と各比較器１４１の出力の論
理積を生成するＡＮＤゲート、各１４３は各ＡＮＤゲー
ト１４２の出力を受けてこれを反転するＮＯＴゲートで
ある。各ブロックの１４４、１４５はそれぞれ各ＡＮＤ
ゲート１４２の出力が論理「１」の時に導通するｎ個、
及びｍ個のトランスファーゲートの組、また各ブロック
の１４６、１４７はそれぞれ各ＮＯＴゲート１４３の出
力が論理「１」の時に導通するｎ個及びｍ個のトランス
ファーゲートの組である。ｍビットの定数レジスタ１６
２、１５３、１５４は対応ブロックの各ｍ個のトランス
ファーゲート１４５にそれぞれ接続されている。
が論理「１」のとき導通するトランスファーゲート、１
４０はトランスファーゲート１３９が導通したとき、導
通した信号の論理を保持するラッチ回路である。各ブロ
ックの１４１は各レジスタ１３４の内容と優先レベルラ
イン５０上に送られてきた優先レベルをそれぞれ比較
し、レジスタ１３４の内容がより大きいときのみ論理
「１」を出力する比較器である。各ブロックの１４２は
各ラッチ回路１４０の出力と各比較器１４１の出力の論
理積を生成するＡＮＤゲート、各１４３は各ＡＮＤゲー
ト１４２の出力を受けてこれを反転するＮＯＴゲートで
ある。各ブロックの１４４、１４５はそれぞれ各ＡＮＤ
ゲート１４２の出力が論理「１」の時に導通するｎ個、
及びｍ個のトランスファーゲートの組、また各ブロック
の１４６、１４７はそれぞれ各ＮＯＴゲート１４３の出
力が論理「１」の時に導通するｎ個及びｍ個のトランス
ファーゲートの組である。ｍビットの定数レジスタ１６
２、１５３、１５４は対応ブロックの各ｍ個のトランス
ファーゲート１４５にそれぞれ接続されている。
【００３８】ブロック１４８，１４９，１５０は直列に
接続されており、各々のブロックは担当するバス要元の
バス使用要求信号ＢＲＱＤＭＡ、信号ＨＯＬＤ、あるい
はバス使用要求信号ＢＲＱＲＥＦがそれぞれ論理「１」
の間、及び自分の優先レベル、即ちレジスタ１３４，１
５１または１５２の内容が各比較器１４１によって特定
レベル以上であることが判定された場合は、バス要求信
号があった後、即ち論理「１」から論理「０」になった
後、一連の処理の終了を示す信号、即ち信号ＤＭＡＥ
Ｄ、信号ＲＥＦＥＤまたはＮＯＴゲート２０８の出力が
「１」になるまでの間、各優先レベルライン５０上に送
られてきた優先レベルと自分の優先レベルをそれぞれ比
較し、自分の優先レベルがより高ければ、送られてきた
優先レベルと装置を示すアドレスを自分の優先レベルと
装置を示すアドレスに置き換えて次のブロックへ送り出
し、それ以外の場合は、送られてきた優先レベルとアド
レスをそのまま次のブロックへ送り出す機能を持つ。ま
た、最初の優先レベル、およびアドレスはともに値
「０」なので、全てのブロックが優先レベルライン５
０、アドレスライン５１上にそれぞれ送られてきた優先
レベルとアドレスをそのまま次のブロックへ送り出した
場合は値「０」がそのまま出力端子１５５から出力され
る。アドレスの値「０」はＣＰＵ１０１の要求に対応し
ている。ブロック１５０以降の回路は第１実施例と同一
なので説明は消略する。またブロック１４８、１４９、
１５０等は３個に限定されず要求元の数に合わせて多数
設けてもよい。
接続されており、各々のブロックは担当するバス要元の
バス使用要求信号ＢＲＱＤＭＡ、信号ＨＯＬＤ、あるい
はバス使用要求信号ＢＲＱＲＥＦがそれぞれ論理「１」
の間、及び自分の優先レベル、即ちレジスタ１３４，１
５１または１５２の内容が各比較器１４１によって特定
レベル以上であることが判定された場合は、バス要求信
号があった後、即ち論理「１」から論理「０」になった
後、一連の処理の終了を示す信号、即ち信号ＤＭＡＥ
Ｄ、信号ＲＥＦＥＤまたはＮＯＴゲート２０８の出力が
「１」になるまでの間、各優先レベルライン５０上に送
られてきた優先レベルと自分の優先レベルをそれぞれ比
較し、自分の優先レベルがより高ければ、送られてきた
優先レベルと装置を示すアドレスを自分の優先レベルと
装置を示すアドレスに置き換えて次のブロックへ送り出
し、それ以外の場合は、送られてきた優先レベルとアド
レスをそのまま次のブロックへ送り出す機能を持つ。ま
た、最初の優先レベル、およびアドレスはともに値
「０」なので、全てのブロックが優先レベルライン５
０、アドレスライン５１上にそれぞれ送られてきた優先
レベルとアドレスをそのまま次のブロックへ送り出した
場合は値「０」がそのまま出力端子１５５から出力され
る。アドレスの値「０」はＣＰＵ１０１の要求に対応し
ている。ブロック１５０以降の回路は第１実施例と同一
なので説明は消略する。またブロック１４８、１４９、
１５０等は３個に限定されず要求元の数に合わせて多数
設けてもよい。
【００３９】次にこの第２実施例の動作について説明す
る。例えば、ここでは、ＣＰＵ１０１のバス要求の優先
レベルがもっとも小さく、リフレッシュコントロール装
置（ＲＥＦ）１０６、ＤＭＡ処理装置（ＤＭＡ）１０３
の順で優先レベルが大きくなり、外部バス要求ＨＯＬＤ
がもっとも優先レベルが大きくなるようにレジスタ１３
４，１５１，および１５２は設定されている。また、い
ずれの優先レベルも各ブロックの優先レベル判定器１３
５で特定の値より小さいとと判断されるように予めプロ
グラムされているものとする
る。例えば、ここでは、ＣＰＵ１０１のバス要求の優先
レベルがもっとも小さく、リフレッシュコントロール装
置（ＲＥＦ）１０６、ＤＭＡ処理装置（ＤＭＡ）１０３
の順で優先レベルが大きくなり、外部バス要求ＨＯＬＤ
がもっとも優先レベルが大きくなるようにレジスタ１３
４，１５１，および１５２は設定されている。また、い
ずれの優先レベルも各ブロックの優先レベル判定器１３
５で特定の値より小さいとと判断されるように予めプロ
グラムされているものとする
【００４０】図８はこの発明の第２実施例のバス使用要
求調停装置を使用したマイクロコンピュータのシステム
の一方の動作を示すタイミングチャートである。３５は
システムの同期クロックφ、３６はデータバス上のデー
タが有効であるときに論理「０」になる信号Ｅ（反
転）、２００は信号ＢＳＹＣＰＵの状態を示している。
３９は信号ＤＭＡＲ０、２０１はバス使用要求信号ＢＲ
ＱＤＭＡ、２０２は信号ＢＳＹＤＭＡ、２０３は信号Ｄ
ＭＡＥＤの状態を示している。４１はリフレッシュコン
トロール装置（ＲＥＦ）１０６に内蔵されたカウンタが
オーバーフローしたときに論理「１」になる信号ＯＶ
Ｆ、２０４はバス使用要求信号ＢＲＱＲＥＦ、２０５は
信号ＢＳＹＲＥＦ、２０６は信号ＲＥＦＥＤの状態を示
している。４３は信号ＨＯＬＤの状態を示している。４
４は各々の時刻でバス使用許可を受けている装置を示
し、４５は各々時刻のアドレスバス上のアドレスが何に
対応しているかを示している。
求調停装置を使用したマイクロコンピュータのシステム
の一方の動作を示すタイミングチャートである。３５は
システムの同期クロックφ、３６はデータバス上のデー
タが有効であるときに論理「０」になる信号Ｅ（反
転）、２００は信号ＢＳＹＣＰＵの状態を示している。
３９は信号ＤＭＡＲ０、２０１はバス使用要求信号ＢＲ
ＱＤＭＡ、２０２は信号ＢＳＹＤＭＡ、２０３は信号Ｄ
ＭＡＥＤの状態を示している。４１はリフレッシュコン
トロール装置（ＲＥＦ）１０６に内蔵されたカウンタが
オーバーフローしたときに論理「１」になる信号ＯＶ
Ｆ、２０４はバス使用要求信号ＢＲＱＲＥＦ、２０５は
信号ＢＳＹＲＥＦ、２０６は信号ＲＥＦＥＤの状態を示
している。４３は信号ＨＯＬＤの状態を示している。４
４は各々の時刻でバス使用許可を受けている装置を示
し、４５は各々時刻のアドレスバス上のアドレスが何に
対応しているかを示している。
【００４１】時刻ｔ１で，ＤＭＡ処理装置（ＤＭＡ）１
０３にＤＭＡ信号ＤＭＡＲ０が入力される。この信号を
受けてＤＭＡ処理装置（ＤＭＡ）１０３は、時刻ｔ２で
バス使用要求信号ＢＲＱＤＭＡをデータ読み出しのため
に立ちあげる（図８の２０１）。時刻ｔ３で、信号ＢＳ
ＹＣＰＵ、信号ＢＳＹＤＭＡ、信号ＢＳＹＲＥＦはいず
れも論理「０」になり（図８の２００，４３，２０
４）、バス使用要求信号ＢＲＱＤＭＡ、信号ＨＯＬＤ、
バス使用要求信号ＢＲＱＲＥＦで論理「１」の信号はバ
ス使用要求信号ＢＲＱＤＭＡだけなので（図８の２０
１，４３，２０４）、バス使用要求調停装置１０８から
バス使用許可信号ＤＭＡＳＴ（図７）が出力される。従
って、ＤＭＡ処理装置（ＤＭＡ）１０３がバス使用権を
獲得してＤＭＡ転送を開始する。
０３にＤＭＡ信号ＤＭＡＲ０が入力される。この信号を
受けてＤＭＡ処理装置（ＤＭＡ）１０３は、時刻ｔ２で
バス使用要求信号ＢＲＱＤＭＡをデータ読み出しのため
に立ちあげる（図８の２０１）。時刻ｔ３で、信号ＢＳ
ＹＣＰＵ、信号ＢＳＹＤＭＡ、信号ＢＳＹＲＥＦはいず
れも論理「０」になり（図８の２００，４３，２０
４）、バス使用要求信号ＢＲＱＤＭＡ、信号ＨＯＬＤ、
バス使用要求信号ＢＲＱＲＥＦで論理「１」の信号はバ
ス使用要求信号ＢＲＱＤＭＡだけなので（図８の２０
１，４３，２０４）、バス使用要求調停装置１０８から
バス使用許可信号ＤＭＡＳＴ（図７）が出力される。従
って、ＤＭＡ処理装置（ＤＭＡ）１０３がバス使用権を
獲得してＤＭＡ転送を開始する。
【００４２】時刻ｔ４で信号ＯＶＦが立ち上がると、リ
フレッシュコントロール装置（ＲＥＦ）１０６は、時刻
ｔ５でバス使用要求信号ＢＲＱＲＥＦを立ちあげる（図
８の２０４）。時刻ｔ６でＤＭＡ処理装置（ＤＭＡ）１
０３は次のサイクルまでに１回のＤＭＡ転送が終わり内
部処理に移るので、バスを解放するために信号ＢＳＹＤ
ＭＡを立ち下げる（図８の２０２）。これにより、信号
ＢＳＹＣＰＵ、信号ＢＳＹＤＭＡ、信号ＢＳＹＲＥＦは
いずれも論理「０」になり（図８の２００，２０２，２
０５）、また、バス使用要求信号ＢＲＱＤＭＡ、信号Ｈ
ＯＬＤ、バス使用要求信号ＢＲＱＲＥＦで論理「１」の
信号は、バス使用要求信号ＢＲＱＲＥＦだけなので（図
８の２０１，４３，２０４）、バス使用要求調停装置１
０８から信号ＲＥＦＳＴが出力される。従って、リフレ
ッシュコントロール装置（ＲＥＦ）１０６がバス使用権
を獲得してＤＲＡＭのリフレッシュを開始する。
フレッシュコントロール装置（ＲＥＦ）１０６は、時刻
ｔ５でバス使用要求信号ＢＲＱＲＥＦを立ちあげる（図
８の２０４）。時刻ｔ６でＤＭＡ処理装置（ＤＭＡ）１
０３は次のサイクルまでに１回のＤＭＡ転送が終わり内
部処理に移るので、バスを解放するために信号ＢＳＹＤ
ＭＡを立ち下げる（図８の２０２）。これにより、信号
ＢＳＹＣＰＵ、信号ＢＳＹＤＭＡ、信号ＢＳＹＲＥＦは
いずれも論理「０」になり（図８の２００，２０２，２
０５）、また、バス使用要求信号ＢＲＱＤＭＡ、信号Ｈ
ＯＬＤ、バス使用要求信号ＢＲＱＲＥＦで論理「１」の
信号は、バス使用要求信号ＢＲＱＲＥＦだけなので（図
８の２０１，４３，２０４）、バス使用要求調停装置１
０８から信号ＲＥＦＳＴが出力される。従って、リフレ
ッシュコントロール装置（ＲＥＦ）１０６がバス使用権
を獲得してＤＲＡＭのリフレッシュを開始する。
【００４３】時刻ｔ７でＤＭＡ処理装置（ＤＭＡ）１０
３は、２回目のＤＭＡ転送のためにバス使用要求信号Ｂ
ＲＱＤＭＡを立ち上げるが（図８の２０１）、この時は
まだリフレッシュコントロール装置（ＲＥＦ）１０６が
リフレッシュを実行中で信号ＢＳＹＲＥＦが立ち上がっ
たままで、ＤＭＡ処理装置１０３はバスの使用権を獲得
できない。
３は、２回目のＤＭＡ転送のためにバス使用要求信号Ｂ
ＲＱＤＭＡを立ち上げるが（図８の２０１）、この時は
まだリフレッシュコントロール装置（ＲＥＦ）１０６が
リフレッシュを実行中で信号ＢＳＹＲＥＦが立ち上がっ
たままで、ＤＭＡ処理装置１０３はバスの使用権を獲得
できない。
【００４４】時刻ｔ８では、次のサイクルまでにリフレ
ッシュが終了するので信号ＢＳＹＲＥＦが立ち下がり
（図８の２０５）、信号ＢＳＹＣＰＵ、信号ＢＳＹＤＭ
Ａ、信号ＢＳＹＲＥＦはいずれも論理「０」になる（図
８の２００，２０２，２０５）。この時点でバス使用要
求信号ＢＲＱＤＭＡ、信号ＨＯＬＤ、バス使用要求信号
ＢＲＱＲＥＦで論理「１」の信号は、バス使用要求信号
ＢＲＱＤＭＡだけなので（図８の２０１，４３，２０
４）、ＤＭＡ処理装置（ＤＭＡ）１０３がバス使用権を
獲得して中断されていたＤＭＡ転送を再開する。
ッシュが終了するので信号ＢＳＹＲＥＦが立ち下がり
（図８の２０５）、信号ＢＳＹＣＰＵ、信号ＢＳＹＤＭ
Ａ、信号ＢＳＹＲＥＦはいずれも論理「０」になる（図
８の２００，２０２，２０５）。この時点でバス使用要
求信号ＢＲＱＤＭＡ、信号ＨＯＬＤ、バス使用要求信号
ＢＲＱＲＥＦで論理「１」の信号は、バス使用要求信号
ＢＲＱＤＭＡだけなので（図８の２０１，４３，２０
４）、ＤＭＡ処理装置（ＤＭＡ）１０３がバス使用権を
獲得して中断されていたＤＭＡ転送を再開する。
【００４５】時刻ｔ９では、次のサイクルまでにＤＭＡ
転送が終了するので、信号ＢＳＹＤＭＡが立ち下がり
（図８の２０２）、この時点でバス使用要求信号ＢＲＱ
ＤＭＡ、信号ＨＯＬＤ、バス使用要求信号ＢＲＱＲＥＦ
は全て論理「０」になるので（図８の２０１，４３，２
０４）、ＣＰＵ１０１がバス使用権を獲得し、中断して
いた処理を再開する。
転送が終了するので、信号ＢＳＹＤＭＡが立ち下がり
（図８の２０２）、この時点でバス使用要求信号ＢＲＱ
ＤＭＡ、信号ＨＯＬＤ、バス使用要求信号ＢＲＱＲＥＦ
は全て論理「０」になるので（図８の２０１，４３，２
０４）、ＣＰＵ１０１がバス使用権を獲得し、中断して
いた処理を再開する。
【００４６】次に、ブロック１４８でＤＭＡ処理装置
（ＤＭＡ）１０３の優先レベルと、ブロック１４９の外
部バス要求ＨＯＬＤの優先レベルとが、それぞれ該当す
る優先レベル判定器１３５で、特定の値より大きいと判
断されるようにプログラムされている場合を図９につい
て説明する。図９はこの発明の第２実施例のバス使用要
求調停装置を使用したマイクロコンピュータのシステム
の他の動作を示すタイミングチャートである。図中、同
じ信号には図８と同一記号を付け説明を省略する。２０
７は各ブロックのフリップフロップ１３７の出力を示し
ている。
（ＤＭＡ）１０３の優先レベルと、ブロック１４９の外
部バス要求ＨＯＬＤの優先レベルとが、それぞれ該当す
る優先レベル判定器１３５で、特定の値より大きいと判
断されるようにプログラムされている場合を図９につい
て説明する。図９はこの発明の第２実施例のバス使用要
求調停装置を使用したマイクロコンピュータのシステム
の他の動作を示すタイミングチャートである。図中、同
じ信号には図８と同一記号を付け説明を省略する。２０
７は各ブロックのフリップフロップ１３７の出力を示し
ている。
【００４７】時刻ｔ´１で、ＤＭＡ装置（ＤＭＡ）１０
３に外部からＤＭＡ信号ＤＭＡＲ０が入力される。この
信号を受けてＤＭＡ処理装置（ＤＭＡ）１０３は、時刻
ｔ´２でバス使用要求信号ＢＲＱＤＭＡをデータ読み出
しのために立ちあげる（図９の２０１）。このとき優先
レベル判定器１３５の出力は論理「１」なので、同時に
フリップフロップ１３７もＨにセットされる。時刻ｔ３
で信号ＢＳＹＣＰＵ、信号ＢＳＹＤＭＡ、信号ＢＳＹＲ
ＥＦはいずれも論理「０」になり（図９の２００，２０
２，２０５）、バス使用要求信号ＢＲＱＤＭＡ、信号Ｈ
ＯＬＤ、バス使用要求信号ＢＲＱＲＥＦで、論理「１」
の信号はバス使用要求信号ＢＲＱＤＭＡだけなので（図
９の２０１，４３，２０４）、バス使用要求調停装置１
０８からバス使用許可信号ＤＭＡＳＴが出力される。従
って、ＤＭＡ処理装置（ＤＭＡ）１０３がバス使用権を
獲得する。
３に外部からＤＭＡ信号ＤＭＡＲ０が入力される。この
信号を受けてＤＭＡ処理装置（ＤＭＡ）１０３は、時刻
ｔ´２でバス使用要求信号ＢＲＱＤＭＡをデータ読み出
しのために立ちあげる（図９の２０１）。このとき優先
レベル判定器１３５の出力は論理「１」なので、同時に
フリップフロップ１３７もＨにセットされる。時刻ｔ３
で信号ＢＳＹＣＰＵ、信号ＢＳＹＤＭＡ、信号ＢＳＹＲ
ＥＦはいずれも論理「０」になり（図９の２００，２０
２，２０５）、バス使用要求信号ＢＲＱＤＭＡ、信号Ｈ
ＯＬＤ、バス使用要求信号ＢＲＱＲＥＦで、論理「１」
の信号はバス使用要求信号ＢＲＱＤＭＡだけなので（図
９の２０１，４３，２０４）、バス使用要求調停装置１
０８からバス使用許可信号ＤＭＡＳＴが出力される。従
って、ＤＭＡ処理装置（ＤＭＡ）１０３がバス使用権を
獲得する。
【００４８】時刻ｔ´４で信号ＯＶＦが立ち上がると
（図９の４１）、リフレッシュコントロール装置（ＲＥ
Ｆ）１０６は時刻ｔ´５で信号ＢＲＱＲＥＦを立ちあげ
る。時刻ｔ´６でＤＭＡ処理装置（ＤＭＡ）１０３は、
次のサイクルまでに１回のＤＭＡ転送が終わり内部処理
に移るので、バスを解放するために信号ＢＳＹＤＭＡを
立ち下げる（図９の２０２）。これにより、信号ＢＳＹ
ＣＰＵ、信号ＢＳＹＤＭＡ、信号ＢＳＹＲＥＦはいずれ
も論理「０」になる（図９の２００，２０２，２０
５）。リフレッシュコントロール装置（ＲＥＦ）１０６
からバス要求の論理「１」のバス使用要求信号ＢＲＱＲ
ＥＦが図６の入力端子１１３（図７の信号線）から入力
されるが、ブロック１４８のフリップフロップ１３７が
セットされているので、ＯＲゲート１３８の出力は、バ
ス使用要求信号ＢＲＱＤＭＡが論理「１」の時と同じ
「１」である。バス使用要求信号ＢＲＱＲＥＦよりバス
使用要求ＢＲＱＭＡＤの優先レベルが大きく、かつ、外
部からのバス要求ＨＯＬＤがないので、バスの使用権
は、より優先レベルの大きいＤＭＡ処理装置（ＤＭＡ）
１０３が獲得したままとなる。
（図９の４１）、リフレッシュコントロール装置（ＲＥ
Ｆ）１０６は時刻ｔ´５で信号ＢＲＱＲＥＦを立ちあげ
る。時刻ｔ´６でＤＭＡ処理装置（ＤＭＡ）１０３は、
次のサイクルまでに１回のＤＭＡ転送が終わり内部処理
に移るので、バスを解放するために信号ＢＳＹＤＭＡを
立ち下げる（図９の２０２）。これにより、信号ＢＳＹ
ＣＰＵ、信号ＢＳＹＤＭＡ、信号ＢＳＹＲＥＦはいずれ
も論理「０」になる（図９の２００，２０２，２０
５）。リフレッシュコントロール装置（ＲＥＦ）１０６
からバス要求の論理「１」のバス使用要求信号ＢＲＱＲ
ＥＦが図６の入力端子１１３（図７の信号線）から入力
されるが、ブロック１４８のフリップフロップ１３７が
セットされているので、ＯＲゲート１３８の出力は、バ
ス使用要求信号ＢＲＱＤＭＡが論理「１」の時と同じ
「１」である。バス使用要求信号ＢＲＱＲＥＦよりバス
使用要求ＢＲＱＭＡＤの優先レベルが大きく、かつ、外
部からのバス要求ＨＯＬＤがないので、バスの使用権
は、より優先レベルの大きいＤＭＡ処理装置（ＤＭＡ）
１０３が獲得したままとなる。
【００４９】時刻ｔ´７でＤＭＡ処理装置（ＤＭＡ）１
０３はＤＭＡ転送が終了した事を検出し、信号ＤＭＡＥ
Ｄを立ち上げる（図９の２０３）。この信号ＤＭＡＥＤ
は、図５の入力端子１１２からブロック１４８に入力さ
れるので、これを受けたフリップフロップ１３７がリセ
ットされる。
０３はＤＭＡ転送が終了した事を検出し、信号ＤＭＡＥ
Ｄを立ち上げる（図９の２０３）。この信号ＤＭＡＥＤ
は、図５の入力端子１１２からブロック１４８に入力さ
れるので、これを受けたフリップフロップ１３７がリセ
ットされる。
【００５０】時刻ｔ´８では信号ＢＳＹＣＰＵ、信号Ｂ
ＳＹＤＭＡ、信号ＢＳＹＲＥＦはいずれも論理「０」で
あり（図９の２００，２０２，２０３）、バス使用要求
信号のＢＲＱＤＭＡ、信号ＨＯＬＤ、バス使用要求信号
ＢＲＱＲＥＦのうち、論理「１」の信号は、バス使用要
求信号ＢＲＱＲＥＦのみであり、したがって優先レベル
５０は、初期値「０」のままである。この値「０」はＣ
ＰＵのバス要求優先レベルである。優先レベルライン５
０上にはＣＰＵのバス要求優先レベルしかないので、ブ
ロック１５０の入力端子１１３に入力した信号ＢＲＱＲ
ＥＦにより、リフレッシュコントロール装置（ＲＥＦ）
１０６がバスの使用権を獲得する。
ＳＹＤＭＡ、信号ＢＳＹＲＥＦはいずれも論理「０」で
あり（図９の２００，２０２，２０３）、バス使用要求
信号のＢＲＱＤＭＡ、信号ＨＯＬＤ、バス使用要求信号
ＢＲＱＲＥＦのうち、論理「１」の信号は、バス使用要
求信号ＢＲＱＲＥＦのみであり、したがって優先レベル
５０は、初期値「０」のままである。この値「０」はＣ
ＰＵのバス要求優先レベルである。優先レベルライン５
０上にはＣＰＵのバス要求優先レベルしかないので、ブ
ロック１５０の入力端子１１３に入力した信号ＢＲＱＲ
ＥＦにより、リフレッシュコントロール装置（ＲＥＦ）
１０６がバスの使用権を獲得する。
【００５１】時刻ｔ´９では、次のサイクルまでにリフ
レッシュが終了するので信号ＢＳＹＲＥＦが立ち下がり
（図９の２０５）、この時点でバス使用要求信号ＢＲＱ
ＤＭＡ、信号ＨＯＬＤ、バス使用要求信号ＢＲＱＲＥＦ
は全て論理「０」になるので（図９の２０１，４３，２
０４）、優先レベルライン上に常時使用要求を出してい
るＣＰＵ１０１がバス使用権を獲得し、中断していた処
理を再開する。従って、バス使用要求をする別の装置を
マイクロコンピュータに追加する場合は、追加される装
置は一部を除いて既設の装置と対等に扱うことができる
ので追加の開発が容易となる効果がある。
レッシュが終了するので信号ＢＳＹＲＥＦが立ち下がり
（図９の２０５）、この時点でバス使用要求信号ＢＲＱ
ＤＭＡ、信号ＨＯＬＤ、バス使用要求信号ＢＲＱＲＥＦ
は全て論理「０」になるので（図９の２０１，４３，２
０４）、優先レベルライン上に常時使用要求を出してい
るＣＰＵ１０１がバス使用権を獲得し、中断していた処
理を再開する。従って、バス使用要求をする別の装置を
マイクロコンピュータに追加する場合は、追加される装
置は一部を除いて既設の装置と対等に扱うことができる
ので追加の開発が容易となる効果がある。
【００５２】実施例３．次に、この発明の第３実施例の
バス使用要求調整装置について説明する。通常、ＣＰＵ
がバスに対するバス使用要因は多数あり、これらは割り
込み優先レベルによって管理することができる。即ち、
ＣＰＵの処理の内でも緊急度の高いバス使用要因には大
きな優先レベルが与えられ、他の要因に優先して処理が
行われる。従って、緊急度の高い要因に対する処理をＣ
ＰＵが行っている場合は、ＣＰＵ以外からバスの使用要
求をする他の装置に優先して、ＣＰＵがバスを使用でき
るように、ＣＰＵのバス使用の優先レベルをダイナミッ
クに変化する事が望まれる。以下に、この例のバス要求
調停回路を図１０、１１、１２に従ってついて説明す
る。なお、従来例や第１、２実施例に記載があり説明し
た部分については説明を省略する。図１０はこの発明の
第３実施例のバス使用要求調停装置を使用したマイクロ
コンピュータのシステムの全体構成を示す図である。
バス使用要求調整装置について説明する。通常、ＣＰＵ
がバスに対するバス使用要因は多数あり、これらは割り
込み優先レベルによって管理することができる。即ち、
ＣＰＵの処理の内でも緊急度の高いバス使用要因には大
きな優先レベルが与えられ、他の要因に優先して処理が
行われる。従って、緊急度の高い要因に対する処理をＣ
ＰＵが行っている場合は、ＣＰＵ以外からバスの使用要
求をする他の装置に優先して、ＣＰＵがバスを使用でき
るように、ＣＰＵのバス使用の優先レベルをダイナミッ
クに変化する事が望まれる。以下に、この例のバス要求
調停回路を図１０、１１、１２に従ってついて説明す
る。なお、従来例や第１、２実施例に記載があり説明し
た部分については説明を省略する。図１０はこの発明の
第３実施例のバス使用要求調停装置を使用したマイクロ
コンピュータのシステムの全体構成を示す図である。
【００５３】図１０において、３０１はＣＰＵ、３０２
はＤＭＡ処理装置（ＤＭＡ）１０３、外部のホールド要
求（ＨＯＬＤ）、及びリフレッシュコントロール装置
（ＲＥＦ）１０６からのバス使用要求を調停するバス使
用要求調整装置である。
はＤＭＡ処理装置（ＤＭＡ）１０３、外部のホールド要
求（ＨＯＬＤ）、及びリフレッシュコントロール装置
（ＲＥＦ）１０６からのバス使用要求を調停するバス使
用要求調整装置である。
【００５４】３０３は、ＣＰＵ３０１のバス使用要求信
号ＢＲＱＣＰＵをバス使用要求調停装置３０２に入力す
るための信号線、１０９はＣＰＵ３０１が処理を中断で
きない状態、例えばバスを使用中等であることを示す信
号ＢＳＹＣＰＵをバス使用要求調停装置３０２に入力す
るための信号線、３０４は割り込み処理の終わりを示す
信号ＩＮＴＥＤをバス使用要求調停装置３０２に入力す
るための信号線、３０５はＣＰＵ３０１が現在行ってい
る処理の割り込み優先レベルをバス使用要求調停装置３
０２に入力するための信号線である。１１０はＤＭＡ処
理装置（ＤＭＡ）１０３のバス使用要求信号ＢＲＱＤＭ
Ａをバス使用要求調停装置３０２に入力するための信号
線、１１１はＤＭＡ転送の処理を中断できない状態を示
す信号ＢＳＹＤＭＡをバス使用要求調停装置３０２に入
力するための信号線、１１２は一連のＤＭＡ転送処理の
終了の信号ＤＭＡＥＤをバス使用要求調停装置３０２に
入力するための信号線である。
号ＢＲＱＣＰＵをバス使用要求調停装置３０２に入力す
るための信号線、１０９はＣＰＵ３０１が処理を中断で
きない状態、例えばバスを使用中等であることを示す信
号ＢＳＹＣＰＵをバス使用要求調停装置３０２に入力す
るための信号線、３０４は割り込み処理の終わりを示す
信号ＩＮＴＥＤをバス使用要求調停装置３０２に入力す
るための信号線、３０５はＣＰＵ３０１が現在行ってい
る処理の割り込み優先レベルをバス使用要求調停装置３
０２に入力するための信号線である。１１０はＤＭＡ処
理装置（ＤＭＡ）１０３のバス使用要求信号ＢＲＱＤＭ
Ａをバス使用要求調停装置３０２に入力するための信号
線、１１１はＤＭＡ転送の処理を中断できない状態を示
す信号ＢＳＹＤＭＡをバス使用要求調停装置３０２に入
力するための信号線、１１２は一連のＤＭＡ転送処理の
終了の信号ＤＭＡＥＤをバス使用要求調停装置３０２に
入力するための信号線である。
【００５５】１２はホールド要求を示す信号ＨＯＬＤを
バス使用要求調停装置３０２に入力するための信号線で
ある。１１３はリフレッシュコントロール装置（ＲＥ
Ｆ）１０６のバス使用要求信号ＢＲＱＲＥＦをバス使用
要求調停装置３０２に入力するための信号線、１１４は
リフレッシュコントロール装置（ＲＥＦ）１０６が処理
を中断できない状態（リフレッシュ中）であることを示
す信号ＢＳＹＲＥＦを使用要求調停装置３０２に入力す
るための信号線、１１５はリフレッシュコントロール装
置（ＲＥＦ）１０６が処理を終了したことを示す信号Ｒ
ＥＦＥＤを使用要求調停装置３０２に入力するための信
号線である。
バス使用要求調停装置３０２に入力するための信号線で
ある。１１３はリフレッシュコントロール装置（ＲＥ
Ｆ）１０６のバス使用要求信号ＢＲＱＲＥＦをバス使用
要求調停装置３０２に入力するための信号線、１１４は
リフレッシュコントロール装置（ＲＥＦ）１０６が処理
を中断できない状態（リフレッシュ中）であることを示
す信号ＢＳＹＲＥＦを使用要求調停装置３０２に入力す
るための信号線、１１５はリフレッシュコントロール装
置（ＲＥＦ）１０６が処理を終了したことを示す信号Ｒ
ＥＦＥＤを使用要求調停装置３０２に入力するための信
号線である。
【００５６】１１６はバス使用要求調停装置３０２から
ＣＰＵ３０１に対するバス使用許可信号ＣＰＵＳＴをＣ
ＰＵ１０１に入力するための信号線、１１７はバス使用
要求調停装置３０２からＤＭＡ処理装置（ＤＭＡ）１０
３に対するバス使用許可信号ＤＭＡＳＴをＤＭＡ処理装
置（ＤＭＡ）１０３に入力するための信号線、１７は外
部からの信号ＨＯＬＤに対する応答信号ＨＯＬＤＡを出
力するための信号線、１１８はバス使用要求調停装置３
０２からリフレッシュコントロール装置（ＲＥＦ）１０
６に対するバス使用許可信号ＲＥＦＳＴをリフレッシュ
コントロール装置（ＲＥＦ）１０６に入力するための信
号線である。
ＣＰＵ３０１に対するバス使用許可信号ＣＰＵＳＴをＣ
ＰＵ１０１に入力するための信号線、１１７はバス使用
要求調停装置３０２からＤＭＡ処理装置（ＤＭＡ）１０
３に対するバス使用許可信号ＤＭＡＳＴをＤＭＡ処理装
置（ＤＭＡ）１０３に入力するための信号線、１７は外
部からの信号ＨＯＬＤに対する応答信号ＨＯＬＤＡを出
力するための信号線、１１８はバス使用要求調停装置３
０２からリフレッシュコントロール装置（ＲＥＦ）１０
６に対するバス使用許可信号ＲＥＦＳＴをリフレッシュ
コントロール装置（ＲＥＦ）１０６に入力するための信
号線である。
【００５７】なお、この実施例でのＣＰＵ３０１、ＤＭ
Ａ処理装置（ＤＭＡ）１０３、リフレッシュコントロー
ル装置（ＲＥＦ）１０６は、バス使用許可を受けられな
いため処理を中断しているとき、あるいは処理を行う必
要の無いとき、それぞれ信号ＢＳＹＣＰＵ、信号ＢＳＹ
ＤＭＡ、信号ＢＳＹＲＥＦの状態を保持している。
Ａ処理装置（ＤＭＡ）１０３、リフレッシュコントロー
ル装置（ＲＥＦ）１０６は、バス使用許可を受けられな
いため処理を中断しているとき、あるいは処理を行う必
要の無いとき、それぞれ信号ＢＳＹＣＰＵ、信号ＢＳＹ
ＤＭＡ、信号ＢＳＹＲＥＦの状態を保持している。
【００５８】図１１，図１２この発明の第３の実施例の
バス使用要求調停装置３０２の詳細な構成を示す図であ
る。バス使用要求調停装置３０２は、前記第一実施例の
バス使用要求調停装置１０８のブロック１４８の前に、
ブロック３０６を追加したものである。したがって、前
述のバス使用要求調停装置１０８と共通の構成要素には
同一の符号を付け説明を省略する。
バス使用要求調停装置３０２の詳細な構成を示す図であ
る。バス使用要求調停装置３０２は、前記第一実施例の
バス使用要求調停装置１０８のブロック１４８の前に、
ブロック３０６を追加したものである。したがって、前
述のバス使用要求調停装置１０８と共通の構成要素には
同一の符号を付け説明を省略する。
【００５９】３１０はＣＰＵ３０１で必要とする割り込
み優先レベルと、予めプログラムで設定した特定の値と
を比較して前記割り込み優先レベルが特定の値より大き
いときのみ論理「１」を出力する優先レベル判定器であ
る。３１１は優先レベル判定器３１０の出力と入力端子
３０３から入力された信号との論理積を生成するＡＮＤ
ゲート、３１２はＡＮＤゲート３１１の出力が論理
「１」のときセットされ、入力端子３０４から入力され
た割り込み終了信号ＩＮＴＥＤが「１」のときリセット
されるフリップフロップ、３１３はフリップフロップ３
１２の出力と入力端子３０３から入力された信号との論
理和を生成するＯＲゲートで、この出力はトランスファ
ーゲート３１４の入力になっている。
み優先レベルと、予めプログラムで設定した特定の値と
を比較して前記割り込み優先レベルが特定の値より大き
いときのみ論理「１」を出力する優先レベル判定器であ
る。３１１は優先レベル判定器３１０の出力と入力端子
３０３から入力された信号との論理積を生成するＡＮＤ
ゲート、３１２はＡＮＤゲート３１１の出力が論理
「１」のときセットされ、入力端子３０４から入力され
た割り込み終了信号ＩＮＴＥＤが「１」のときリセット
されるフリップフロップ、３１３はフリップフロップ３
１２の出力と入力端子３０３から入力された信号との論
理和を生成するＯＲゲートで、この出力はトランスファ
ーゲート３１４の入力になっている。
【００６０】トランスファーゲート３１４はシステム同
期信号φが論理「１」のとき導通し、３１５はトランス
ファーゲート３１４が導通したとき、導通した信号の論
理を保持するラッチ回路である。３１６はＣＰＵが必要
とする割り込み優先レベルと、優先レベルライン５０上
に送られてきた優先レベルを比較し、前記割り込み優先
レベルがより大きいときのみ論理「１」を出力する比較
器である。３１７はラッチ回路３１５の出力と比較器３
１６の出力の論理積を生成するＡＮＤゲート、３１８は
ＡＮＤゲート３１７の出力を受けてこれを反転するＮＯ
Ｔゲートである。３１９、３２０はそれぞれＡＮＤゲー
ト３１７の出力が論理「１」の時に導通するｎ個、及び
ｍ個のトランスファーゲートの組、３２１、３２２はそ
れぞれＮＯＴゲート３１８の出力が論理「１」の時に導
通するｎ個及びｍ個のトランスファーゲートの組であ
る。３２３はｍビットの定数レジスタで、ＣＰＵ３０１
を示すアドレスが常に読み出し可能である。ここで、ｍ
は前記割り込み優先レベルのビット幅と同じである。
期信号φが論理「１」のとき導通し、３１５はトランス
ファーゲート３１４が導通したとき、導通した信号の論
理を保持するラッチ回路である。３１６はＣＰＵが必要
とする割り込み優先レベルと、優先レベルライン５０上
に送られてきた優先レベルを比較し、前記割り込み優先
レベルがより大きいときのみ論理「１」を出力する比較
器である。３１７はラッチ回路３１５の出力と比較器３
１６の出力の論理積を生成するＡＮＤゲート、３１８は
ＡＮＤゲート３１７の出力を受けてこれを反転するＮＯ
Ｔゲートである。３１９、３２０はそれぞれＡＮＤゲー
ト３１７の出力が論理「１」の時に導通するｎ個、及び
ｍ個のトランスファーゲートの組、３２１、３２２はそ
れぞれＮＯＴゲート３１８の出力が論理「１」の時に導
通するｎ個及びｍ個のトランスファーゲートの組であ
る。３２３はｍビットの定数レジスタで、ＣＰＵ３０１
を示すアドレスが常に読み出し可能である。ここで、ｍ
は前記割り込み優先レベルのビット幅と同じである。
【００６１】ブロック３０６、１４８，１４９，１５０
は直列に接続されており、各々のブロックは入力される
バス要求信号、即ち信号ＢＲＥＱＣＰＵ、バス使用要求
信号ＢＲＱＤＭＡ、信号ＨＯＬＤ、あるいはバス使用要
求信号ＢＲＱＲＥＦが論理「１」の間、及び自分の優先
レベル、即ち前記割り込み優先レベル、レジスタ１３
４，１５１または１５２の内容が比較器３１６あるいは
各ブロックの比較器によって特定レベル以上であること
が判定された場合は、バス要求信号が論理「１」から論
理「０」になった後、一連の処理の終了を示す信号、即
ち信号ＩＮＴＥＤ、信号ＤＭＡＥＤ、信号ＲＥＦＥＤま
たはＮＯＴゲート２２５の出力が「１」になるまでの
間、送られてきた優先レベルと自分の優先レベルを比較
し、自分の優先レベルがより高ければ、送られてきた優
先レベルと装置を示すアドレスを自分の優先レベルと装
置を示すアドレスに置き換えて、次のブロックへ送り出
し、それ以外の場合は、送られてきた優先レベルとアド
レスをそのまま次のブロックへ送り出す機能を持つ。
は直列に接続されており、各々のブロックは入力される
バス要求信号、即ち信号ＢＲＥＱＣＰＵ、バス使用要求
信号ＢＲＱＤＭＡ、信号ＨＯＬＤ、あるいはバス使用要
求信号ＢＲＱＲＥＦが論理「１」の間、及び自分の優先
レベル、即ち前記割り込み優先レベル、レジスタ１３
４，１５１または１５２の内容が比較器３１６あるいは
各ブロックの比較器によって特定レベル以上であること
が判定された場合は、バス要求信号が論理「１」から論
理「０」になった後、一連の処理の終了を示す信号、即
ち信号ＩＮＴＥＤ、信号ＤＭＡＥＤ、信号ＲＥＦＥＤま
たはＮＯＴゲート２２５の出力が「１」になるまでの
間、送られてきた優先レベルと自分の優先レベルを比較
し、自分の優先レベルがより高ければ、送られてきた優
先レベルと装置を示すアドレスを自分の優先レベルと装
置を示すアドレスに置き換えて、次のブロックへ送り出
し、それ以外の場合は、送られてきた優先レベルとアド
レスをそのまま次のブロックへ送り出す機能を持つ。
【００６２】さて、この第３実施例では、ブロック３０
６の比較器３１６とレベル判定器３１０とに入力される
ＣＰＵ３０１の割り込み優先レベルが非常に大きく設定
されていると、ＣＰＵ３０１の優先レベルがレベル判定
器３１０によって特定のレベルより大きいと判断される
ので、ＣＰＵ３０１の割り込み優先レベルよりバス要求
の優先レベルが小さい他の装置は、ＣＰＵ３０１の処理
が終了するまでの間、ＣＰＵ３０１がバスを使用してな
いときでもＣＰＵの要求が続いている限り、バスを使用
する事はなくＣＰＵ３０１の処理を高速に実行できる。
６の比較器３１６とレベル判定器３１０とに入力される
ＣＰＵ３０１の割り込み優先レベルが非常に大きく設定
されていると、ＣＰＵ３０１の優先レベルがレベル判定
器３１０によって特定のレベルより大きいと判断される
ので、ＣＰＵ３０１の割り込み優先レベルよりバス要求
の優先レベルが小さい他の装置は、ＣＰＵ３０１の処理
が終了するまでの間、ＣＰＵ３０１がバスを使用してな
いときでもＣＰＵの要求が続いている限り、バスを使用
する事はなくＣＰＵ３０１の処理を高速に実行できる。
【００６３】逆に、ブロック３０６の比較器３１６とレ
ベル判定器３１０とに入力されるＣＰＵ３０１の割り込
み優先レベルが小さく設定されていると、レベル判定器
３１０によって特定の値以下と判断されるので、要求元
の優先レベルが、ブロック３０６の優先レベルライン５
０上を通過できる。このため、優先レベルが小さい装置
も、ＣＰＵ３０１がバスを使用してないときにはバスを
使用でき、バスの使用効率が上がる。
ベル判定器３１０とに入力されるＣＰＵ３０１の割り込
み優先レベルが小さく設定されていると、レベル判定器
３１０によって特定の値以下と判断されるので、要求元
の優先レベルが、ブロック３０６の優先レベルライン５
０上を通過できる。このため、優先レベルが小さい装置
も、ＣＰＵ３０１がバスを使用してないときにはバスを
使用でき、バスの使用効率が上がる。
【００６４】ここで優先レベルと動作について、図１３
において詳しく説明する。図１３は優先レベルの動作を
説明するための図である。バス優先レベル，割り込み優
先レベルはどちらも「０」から「１５」まであり、バス
優先レベルが７より大きい場合、判定器１３５は、優先
レベルが特定の値より大きいと判定するものとする。割
り込み優先レベルは、ＣＰＵのバス優先レベルとして使
用され、割り込み処理を行っていない時の割り込み優先
レベルは「１」である。ＣＰＵ３０１が割り込みを処
理している場合、ＣＰＵ３０１のバス要求レベルは
「４」となる。４≦７なので、ＣＰＵ３０６のバス要求
は、保持手段１２３によって保持されないので、ＣＰＵ
３０１がバス５を使用していない時は、もし他の装置が
バス要求をしておらずＤＭＡ処理装置１０３がバス要求
を行った場合、ＤＭＡ処理装置１０３はバス５を使用す
ることが出来る。ＣＰＵ３０１が割り込み処理をして
いる場合、ＣＰＵ３０１のバス要求レベルは「１０」と
なる。１０＞７なので、ＣＰＵ３０１のバス要求は保持
手段１２３によって保持される。したがって、ＣＰＵ３
０１は常にバス要求を行っているものとして扱われ、Ｄ
ＭＡ処理装置１０３，ＲＥＦ装置１０６はバス要求を行
っても決してバス５を使用することは出来ない。ＨＯＬ
Ｄは、割り込みよりも優先レベルが高いので、バス要
求を行えばバスを使用することは出来る。割り込み優先
レベルは、ＩＣＵ２内のレジスタに格納されておりプロ
グラム可能である。
において詳しく説明する。図１３は優先レベルの動作を
説明するための図である。バス優先レベル，割り込み優
先レベルはどちらも「０」から「１５」まであり、バス
優先レベルが７より大きい場合、判定器１３５は、優先
レベルが特定の値より大きいと判定するものとする。割
り込み優先レベルは、ＣＰＵのバス優先レベルとして使
用され、割り込み処理を行っていない時の割り込み優先
レベルは「１」である。ＣＰＵ３０１が割り込みを処
理している場合、ＣＰＵ３０１のバス要求レベルは
「４」となる。４≦７なので、ＣＰＵ３０６のバス要求
は、保持手段１２３によって保持されないので、ＣＰＵ
３０１がバス５を使用していない時は、もし他の装置が
バス要求をしておらずＤＭＡ処理装置１０３がバス要求
を行った場合、ＤＭＡ処理装置１０３はバス５を使用す
ることが出来る。ＣＰＵ３０１が割り込み処理をして
いる場合、ＣＰＵ３０１のバス要求レベルは「１０」と
なる。１０＞７なので、ＣＰＵ３０１のバス要求は保持
手段１２３によって保持される。したがって、ＣＰＵ３
０１は常にバス要求を行っているものとして扱われ、Ｄ
ＭＡ処理装置１０３，ＲＥＦ装置１０６はバス要求を行
っても決してバス５を使用することは出来ない。ＨＯＬ
Ｄは、割り込みよりも優先レベルが高いので、バス要
求を行えばバスを使用することは出来る。割り込み優先
レベルは、ＩＣＵ２内のレジスタに格納されておりプロ
グラム可能である。
【００６５】また、この実施例ではバス使用要求調停装
置３０２に割り込み優先レベルそのものを入力している
が、割り込み優先レベルの上位の部分のみを入力するよ
うにすれば、または第１実施例のようにバス使用要求元
の数をまかなう程度のビットに制限すれば、ｎビットの
レジスタ１３４、１５１、１５２のビット数ｎを小さく
する事ができ、各レジスタ１３４、１５１、１５２は小
型化するので、コスト上で有利になる。
置３０２に割り込み優先レベルそのものを入力している
が、割り込み優先レベルの上位の部分のみを入力するよ
うにすれば、または第１実施例のようにバス使用要求元
の数をまかなう程度のビットに制限すれば、ｎビットの
レジスタ１３４、１５１、１５２のビット数ｎを小さく
する事ができ、各レジスタ１３４、１５１、１５２は小
型化するので、コスト上で有利になる。
【００６６】
【発明の効果】この第１の発明は、バス使用要求信号と
処理の中断が不可能なことを示す信号を出力する複数の
処理装置と接続され、処理装置に対応したバス使用要求
の優先レベルを保持する記憶手段と、バス使用要求信号
を受けて前記優先レベルとを比較する比較手段と、処理
装置に対応したバス使用要求の優先レベ当てる選択手段
と、処理装置の全てが処理の中断が可能なことを示す信
号を出力する出力制御手段とを備えることを特徴とする
バス使用要求調停装置のように構成されているので、そ
れぞれの処理装置のバス使用要求のようなバス使用要求
の優先順位を変更することが可能となる。また、処理装
置の優先レベルに応じて、その処理装置のバス使用要求
信号が有効となってから処理装置の一連の処理の終了を
示す信号が有効になるまで、処理装置の優先レベルを他
の処理装置の優先レベルと比較するか、バス使用要求信
号が有効である間だけ、処理装置の優先レベルを他の処
理装置の優先レベルと比較するかの判定を行うので、バ
ス使用要求をする別の装置をマイクロコンピュータに追
加する場合は、追加される装置は一部を除いて既設の装
置と対等に扱うことができるので追加の開発が容易とな
る効果がある。
処理の中断が不可能なことを示す信号を出力する複数の
処理装置と接続され、処理装置に対応したバス使用要求
の優先レベルを保持する記憶手段と、バス使用要求信号
を受けて前記優先レベルとを比較する比較手段と、処理
装置に対応したバス使用要求の優先レベ当てる選択手段
と、処理装置の全てが処理の中断が可能なことを示す信
号を出力する出力制御手段とを備えることを特徴とする
バス使用要求調停装置のように構成されているので、そ
れぞれの処理装置のバス使用要求のようなバス使用要求
の優先順位を変更することが可能となる。また、処理装
置の優先レベルに応じて、その処理装置のバス使用要求
信号が有効となってから処理装置の一連の処理の終了を
示す信号が有効になるまで、処理装置の優先レベルを他
の処理装置の優先レベルと比較するか、バス使用要求信
号が有効である間だけ、処理装置の優先レベルを他の処
理装置の優先レベルと比較するかの判定を行うので、バ
ス使用要求をする別の装置をマイクロコンピュータに追
加する場合は、追加される装置は一部を除いて既設の装
置と対等に扱うことができるので追加の開発が容易とな
る効果がある。
【００６７】この第２の発明は、バス使用要求信号と処
理の中断が不可能なことを示す信号と及び処理の終了を
示す信号の少なくとも１つ出力する複数の処理装置と接
続され、処理装置に対応したバス使用要求の優先レベル
を保持する記憶手段と、バス使用要求信号を受けて前記
優先レベルとを比較する比較手段と、この比較結果に基
づき優先レベルの高いバス使用要求元の処理装置に対し
て割り込みの許可を割り当てる選択手段と、バス使用要
求の優先レベルとあらかじめ決められた特定のレベルと
の比較判定を行い判定信号を出力する判定手段と、この
判定信号に基づき処理の終了を示す信号が入力されるま
で処理装置からのバス使用要求信号を保持する保持手段
と、処理装置の全てが処理の中断が不可能なことを示す
信号を出力していない時に割り込みの許可信号を出力さ
せる出力制御手段とを備えたことを特徴とするバス使用
要求調停装置としたので、更に、ＣＰＵが行っている処
理の割り込み優先レベルが大きいときには、ＣＰＵがバ
スを使用しない間もより優先レベルの小さい装置にバス
の使用を許可しないことによってＣＰＵの処理の高速性
を保ち、ＣＰＵが行っている処理の割り込み優先レベル
が小さいときには、ＣＰＵがバスを使用しない間はより
優先レベルの小さい装置にバスの使用を許可する事によ
り、バスの効率を上げる効果がある。
理の中断が不可能なことを示す信号と及び処理の終了を
示す信号の少なくとも１つ出力する複数の処理装置と接
続され、処理装置に対応したバス使用要求の優先レベル
を保持する記憶手段と、バス使用要求信号を受けて前記
優先レベルとを比較する比較手段と、この比較結果に基
づき優先レベルの高いバス使用要求元の処理装置に対し
て割り込みの許可を割り当てる選択手段と、バス使用要
求の優先レベルとあらかじめ決められた特定のレベルと
の比較判定を行い判定信号を出力する判定手段と、この
判定信号に基づき処理の終了を示す信号が入力されるま
で処理装置からのバス使用要求信号を保持する保持手段
と、処理装置の全てが処理の中断が不可能なことを示す
信号を出力していない時に割り込みの許可信号を出力さ
せる出力制御手段とを備えたことを特徴とするバス使用
要求調停装置としたので、更に、ＣＰＵが行っている処
理の割り込み優先レベルが大きいときには、ＣＰＵがバ
スを使用しない間もより優先レベルの小さい装置にバス
の使用を許可しないことによってＣＰＵの処理の高速性
を保ち、ＣＰＵが行っている処理の割り込み優先レベル
が小さいときには、ＣＰＵがバスを使用しない間はより
優先レベルの小さい装置にバスの使用を許可する事によ
り、バスの効率を上げる効果がある。
【図１】この発明の第１実施例のバス使用要求調停装置
の部分ブロックの構成を示す図である。
の部分ブロックの構成を示す図である。
【図２】この発明の第１実施例のバス使用要求調停装置
の他の部分ブロックの構成を示す図である。
の他の部分ブロックの構成を示す図である。
【図３】この発明の第１実施例のバス使用要求調停装置
を使用したマイクロコンピュータのシステムの全体構成
を示すブロック図である。
を使用したマイクロコンピュータのシステムの全体構成
を示すブロック図である。
【図４】この発明の第１実施例のバス使用要求調停装置
を使用したマイクロコンピュータのシステムの動作を示
すタイミングチャートである。
を使用したマイクロコンピュータのシステムの動作を示
すタイミングチャートである。
【図５】この発明の第２実施例のバス使用要求調停装置
の部分ブロックの構成を示す図である。
の部分ブロックの構成を示す図である。
【図６】この発明の第２実施例のバス使用要求調停装置
の他の部分ブロックの構成を示す図である。
の他の部分ブロックの構成を示す図である。
【図７】この発明の第２実施例のバス使用要求調停装置
を使用したマイクロコンピュータのシステムの全体構成
を示す図である。
を使用したマイクロコンピュータのシステムの全体構成
を示す図である。
【図８】この発明の第２実施例のバス使用要求調停装置
を使用したマイクロコンピュータのシステムの一方の動
作を示すタイミングチャートである。
を使用したマイクロコンピュータのシステムの一方の動
作を示すタイミングチャートである。
【図９】この発明の第２実施例のバス使用要求調停装置
を使用したマイクロコンピュータのシステムの他の動作
を示すタイミングチャートである
を使用したマイクロコンピュータのシステムの他の動作
を示すタイミングチャートである
【図１０】この発明の第３実施例のバス使用要求調停装
置を使用したマイクロコンピュタのシステムの全体構成
を示す図である。
置を使用したマイクロコンピュタのシステムの全体構成
を示す図である。
【図１１】この発明の第３実施例のバス使用要求調停装
置の部分ブロックの構成を示す図である。
置の部分ブロックの構成を示す図である。
【図１２】この発明の第３実施例のバス使用要求調停装
置の他の部分ブロックの構成を示す図である。
置の他の部分ブロックの構成を示す図である。
【図１３】優先レベルの動作を説明するための図であ
る。
る。
【図１４】従来の技術によるバス使用要求調停装置を使
用したマイクロコンピュータのシステムの構成を示すブ
ロック図である。
用したマイクロコンピュータのシステムの構成を示すブ
ロック図である。
【図１５】従来の技術によるバス使用要求選択装置を示
す図である。
す図である。
【図１６】従来の技術によるバス使用要求調停装置を使
用したマイクロコンピュータのシステムの動作示すタイ
ミングチャートである。
用したマイクロコンピュータのシステムの動作示すタイ
ミングチャートである。
５０ 優先レベルライン ５１ アドレスライン １０１，３０１ ＣＰＵ ３，１０３ ＤＭＡ処理装置（ＤＭＡ） １０６ リフレッシュコントロール装置（ＲＥＦ） ８，１０８，３０２ バス使用要求調停装置 １２３ 保持手段 １２４ 選択手段 １２５ 出力制御手段 １３４，１５１，１５２ 記憶手段（レジスタ） １３５，３１０ 優先レベル判定器 １３６，１４２，１５８，３１１，３１７ ＡＮＤゲー
ト １３７，３１２ フリップフロップ １３８，３１３ ＯＲゲート １３９，１４４，１４５，１４６，１４７，１５５，１
５９，３１４，３１９，３２０，３２１，３２２ トラ
ンスファーゲート １４０，１６０，３１５ ラッチ回路 １４１，３１６ 比較手段（比較器） １４３，１５６，３１８、２２５ ＮＯＴゲート １４８，１４９，１５０ 同一の構成を持つブロック １５３，１５４，１６２，３２３ 定数レジスタ １５７ 論理ゲート １６１ デコーダ ３０５ 信号線
ト １３７，３１２ フリップフロップ １３８，３１３ ＯＲゲート １３９，１４４，１４５，１４６，１４７，１５５，１
５９，３１４，３１９，３２０，３２１，３２２ トラ
ンスファーゲート １４０，１６０，３１５ ラッチ回路 １４１，３１６ 比較手段（比較器） １４３，１５６，３１８、２２５ ＮＯＴゲート １４８，１４９，１５０ 同一の構成を持つブロック １５３，１５４，１６２，３２３ 定数レジスタ １５７ 論理ゲート １６１ デコーダ ３０５ 信号線
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１１月２５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】図１４は、従来の技術によるバス使用要
求調停装置を使用したマイクロコンピュータのシステム
の構成を示すブロック図である。図中、１はＣＰＵ（中
央処理装置）、２は周辺装置等からの割り込み要求信号
ＩＮＴ０，ＩＮＴ１を調停してＣＰＵ１に割り込み要求
を送る割り込みコントロール装置（ＩＣＵ）、３は周辺
装置等からのダイレクトメモリアクセス（以下、ＤＭＡ
と表現する。）要求信号ＤＭＡＲ０，ＤＭＡＲ１を調停
してＤＭＡ転送を行うＤＭＡ処理装置（ＤＭＡ）であ
る。４、５はそれぞれアドレスバスとデータバスを示し
ている。図には示していないが、ＤＲＡＭやＲＯＭなど
のメモリ装置、周辺装置等は、アドレスバス４やデータ
バス５によってこのマイクロコンピュータのシステムと
接続される。６はＤＲＡＭのリフレッシュを行うリフレ
ッシュコントロール装置（ＲＥＦ）で、リフレッシュの
時間間隔を得るためにカウンタを内蔵している。７はＣ
ＰＵ１の同期クロックを生成する同期クロック生成装置
（ＣＬＫ）である。８はＤＭＡ処理装置３、外部からの
バス使用要求（以下、ホールド要求と表現する。）、及
びリフレッシュコントロール装置６のバス使用要求を調
停するバス使用要求調停装置であり、図中１２９はシス
テム同期信号φを示して、内部に後述する選択回路を備
えている。
求調停装置を使用したマイクロコンピュータのシステム
の構成を示すブロック図である。図中、１はＣＰＵ（中
央処理装置）、２は周辺装置等からの割り込み要求信号
ＩＮＴ０，ＩＮＴ１を調停してＣＰＵ１に割り込み要求
を送る割り込みコントロール装置（ＩＣＵ）、３は周辺
装置等からのダイレクトメモリアクセス（以下、ＤＭＡ
と表現する。）要求信号ＤＭＡＲ０，ＤＭＡＲ１を調停
してＤＭＡ転送を行うＤＭＡ処理装置（ＤＭＡ）であ
る。４、５はそれぞれアドレスバスとデータバスを示し
ている。図には示していないが、ＤＲＡＭやＲＯＭなど
のメモリ装置、周辺装置等は、アドレスバス４やデータ
バス５によってこのマイクロコンピュータのシステムと
接続される。６はＤＲＡＭのリフレッシュを行うリフレ
ッシュコントロール装置（ＲＥＦ）で、リフレッシュの
時間間隔を得るためにカウンタを内蔵している。７はＣ
ＰＵ１の同期クロックを生成する同期クロック生成装置
（ＣＬＫ）である。８はＤＭＡ処理装置３、外部からの
バス使用要求（以下、ホールド要求と表現する。）、及
びリフレッシュコントロール装置６のバス使用要求を調
停するバス使用要求調停装置であり、図中１２９はシス
テム同期信号φを示して、内部に後述する選択回路を備
えている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】
【課題を解決するための手段】この第一の発明は、図１
〜図３において、中断が可能なことをバス使用要求信号
と処理の中断が不可能なことを示す信号を出力する複数
の処理装置（ＤＭＡ処理装置等）と接続され、前記処理
装置に対応したバス使用要求の優先レベルを保持する記
憶手段（レジスタ１３４，１５１，１５２）と、バス使
用要求信号を受けて記優先レベルと比較する比較手段
（比較器１４１）と、この比較結果に基づき優先レベル
のバス使用要求元の処理装置（ＤＭＡ処理装置等）の一
つに対してバス使用の許可を割り当てる選択手段１２４
と、処理装置の全てが処理の上記バス使用要求信号を出
力していない時にバス使用の許可信号を出力させる出力
制御手段１２５とを備えることを特徴とするバス使用要
求調停装置とした。
〜図３において、中断が可能なことをバス使用要求信号
と処理の中断が不可能なことを示す信号を出力する複数
の処理装置（ＤＭＡ処理装置等）と接続され、前記処理
装置に対応したバス使用要求の優先レベルを保持する記
憶手段（レジスタ１３４，１５１，１５２）と、バス使
用要求信号を受けて記優先レベルと比較する比較手段
（比較器１４１）と、この比較結果に基づき優先レベル
のバス使用要求元の処理装置（ＤＭＡ処理装置等）の一
つに対してバス使用の許可を割り当てる選択手段１２４
と、処理装置の全てが処理の上記バス使用要求信号を出
力していない時にバス使用の許可信号を出力させる出力
制御手段１２５とを備えることを特徴とするバス使用要
求調停装置とした。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】更に、この第二の発明は、図５〜図７にお
いて、バス使用要求信号ＢＲＱＤＭＡと処理の中断が不
可能なことを示す信号及び処理の終了を示す信号の少な
くとも１つを出力する複数の処理装置（ＤＭＡ処理装置
等）と接続され、これら処理装置に対応したバス使用要
求の優先レベルを保持する記憶手段（レジスタ１３４，
１５１，１５２）と、バス使用要求信号を受けて優先レ
ベルと比較する比較手段（比較器１４１）と、この比較
結果に基づき優先レベルの高いバス使用要求元の処理装
置に対してバス使用の許可を割り当てる選択手段１２４
と、バス使用要求の優先レベルとあらかじめ決められた
特定のレベルとの比較判定を行い判定信号を出力する判
定手段（優先レベル判定器１３５）と、この判定信号に
基づき処理の終了を示す信号が入力されるまで処理装置
からのバス使用要求信号を保持する保持手段１２３と、
処理装置の全てが処理の中断が不可能なことを示す信号
を出力していない時にバス使用許可信号を切り替える出
力制御手段１２５とを備えたことを特徴とするバス使用
要求調停装置とした。
いて、バス使用要求信号ＢＲＱＤＭＡと処理の中断が不
可能なことを示す信号及び処理の終了を示す信号の少な
くとも１つを出力する複数の処理装置（ＤＭＡ処理装置
等）と接続され、これら処理装置に対応したバス使用要
求の優先レベルを保持する記憶手段（レジスタ１３４，
１５１，１５２）と、バス使用要求信号を受けて優先レ
ベルと比較する比較手段（比較器１４１）と、この比較
結果に基づき優先レベルの高いバス使用要求元の処理装
置に対してバス使用の許可を割り当てる選択手段１２４
と、バス使用要求の優先レベルとあらかじめ決められた
特定のレベルとの比較判定を行い判定信号を出力する判
定手段（優先レベル判定器１３５）と、この判定信号に
基づき処理の終了を示す信号が入力されるまで処理装置
からのバス使用要求信号を保持する保持手段１２３と、
処理装置の全てが処理の中断が不可能なことを示す信号
を出力していない時にバス使用許可信号を切り替える出
力制御手段１２５とを備えたことを特徴とするバス使用
要求調停装置とした。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】
【作用】この第一の発明にかかるバス使用要求調停装置
は、優先レベルを保持する記憶手段（レジスタ１３４，
１５１，１５２）の内容を変えることにより優先レベル
の変更が可能であり、処理装置（ＤＭＡ処理装置等）か
らバス使用要求信号を受けて優先レベルと比較し、この
比較結果に基づき優先レベルの高いバス使用要求元の処
理装置に対して割り込みの許可を割り当て、処理装置の
全てが処理の中断が不可能なことを示す信号を出力して
いない時に割り込みの許可信号を切り替えて、バス使用
要求の調停を行なうようにした。
は、優先レベルを保持する記憶手段（レジスタ１３４，
１５１，１５２）の内容を変えることにより優先レベル
の変更が可能であり、処理装置（ＤＭＡ処理装置等）か
らバス使用要求信号を受けて優先レベルと比較し、この
比較結果に基づき優先レベルの高いバス使用要求元の処
理装置に対して割り込みの許可を割り当て、処理装置の
全てが処理の中断が不可能なことを示す信号を出力して
いない時に割り込みの許可信号を切り替えて、バス使用
要求の調停を行なうようにした。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】この第二の発明にかかる割り込み調停装置
は、バス使用要求信号を受けて優先レベルと比較し、こ
の比較結果に基づき優先レベルの高いバス使用要求元の
処理装置に対してバス使用の許可を割り当て、バス使用
要求の優先レベルとあらかじめ決められた特定のレベル
との比較判定を行い判定信号を出力し、この判定信号が
Ｈの場合は処理の終了を示す信号が入力されるまで処理
装置（ＤＭＡ処理装置等）からのバス使用要求信号を保
持し、処理装置の全てが処理の中断が不可能なことを示
す信号を出力していない時にバス使用の許可信号を切り
替えて、バス使用の調整を行なうようにし、一方、この
判定信号がＬの場合は処理の終了を示す信号が入力され
る以前でも、許可を受けた当該処理装置で一連の処理の
中断があれば、処理装置の全てが処理の中断が不可能な
ことを示す信号ＢＳＹＲＥＦを出力していない時にバス
使用の許可信号（バス使用要求許可ＤＭＡＳＴ）を出力
して、バス使用の調整を行うようにした。
は、バス使用要求信号を受けて優先レベルと比較し、こ
の比較結果に基づき優先レベルの高いバス使用要求元の
処理装置に対してバス使用の許可を割り当て、バス使用
要求の優先レベルとあらかじめ決められた特定のレベル
との比較判定を行い判定信号を出力し、この判定信号が
Ｈの場合は処理の終了を示す信号が入力されるまで処理
装置（ＤＭＡ処理装置等）からのバス使用要求信号を保
持し、処理装置の全てが処理の中断が不可能なことを示
す信号を出力していない時にバス使用の許可信号を切り
替えて、バス使用の調整を行なうようにし、一方、この
判定信号がＬの場合は処理の終了を示す信号が入力され
る以前でも、許可を受けた当該処理装置で一連の処理の
中断があれば、処理装置の全てが処理の中断が不可能な
ことを示す信号ＢＳＹＲＥＦを出力していない時にバス
使用の許可信号（バス使用要求許可ＤＭＡＳＴ）を出力
して、バス使用の調整を行うようにした。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】変更
【補正内容】
【００６６】
【発明の効果】この第１の発明は、バス使用要求信号と
処理の中断が不可能なことを示す信号を出力する複数の
処理装置と接続され、処理装置に対応したバス使用要求
の優先レベルを保持する記憶手段と、バス使用要求信号
を受けて前記優先レベルとを比較する比較手段と、処理
装置に対応したバス使用要求の優先レベ当てる選択手段
と、処理装置の全てが処理の中断が可能なことを示す信
号を出力する出力制御手段とを備えることを特徴とする
バス使用要求調停装置のように構成されているので、そ
れぞれの処理装置のバス使用要求のようなバス使用要求
の優先順位を変更することが可能となる。また、第２の
発明は処理装置の優先レベルに応じて、その処理装置の
バス使用要求信号が有効となってから処理装置の一連の
処理の終了を示す信号が有効になるまで、処理装置の優
先レベルを他の処理装置の優先レベルと比較するか、バ
ス使用要求信号が有効である間だけ、処理装置の優先レ
ベルを他の処理装置の優先レベルと比較するかの判定を
行うので、バスの効率を上げる効果がある。
処理の中断が不可能なことを示す信号を出力する複数の
処理装置と接続され、処理装置に対応したバス使用要求
の優先レベルを保持する記憶手段と、バス使用要求信号
を受けて前記優先レベルとを比較する比較手段と、処理
装置に対応したバス使用要求の優先レベ当てる選択手段
と、処理装置の全てが処理の中断が可能なことを示す信
号を出力する出力制御手段とを備えることを特徴とする
バス使用要求調停装置のように構成されているので、そ
れぞれの処理装置のバス使用要求のようなバス使用要求
の優先順位を変更することが可能となる。また、第２の
発明は処理装置の優先レベルに応じて、その処理装置の
バス使用要求信号が有効となってから処理装置の一連の
処理の終了を示す信号が有効になるまで、処理装置の優
先レベルを他の処理装置の優先レベルと比較するか、バ
ス使用要求信号が有効である間だけ、処理装置の優先レ
ベルを他の処理装置の優先レベルと比較するかの判定を
行うので、バスの効率を上げる効果がある。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００６７
【補正方法】変更
【補正内容】
【００６７】この第３の発明は、バス使用要求信号と処
理の中断が不可能なことを示す信号と及び処理の終了を
示す信号の少なくとも１つ出力する複数の処理装置と接
続され、処理装置に対応したバス使用要求の優先レベル
を保持する記憶手段と、バス使用要求信号を受けて前記
優先レベルとを比較する比較手段と、この比較結果に基
づき優先レベルの高いバス使用要求元の処理装置に対し
てバス使用の許可を割り当てる選択手段と、バス使用要
求の優先レベルとあらかじめ決められた特定のレベルと
の比較判定を行い判定信号を出力する判定手段と、この
判定信号に基づき処理の終了を示す信号が入力されるま
で処理装置からのバス使用要求信号を保持する保持手段
と、処理装置の全てが処理の中断が不可能なことを示す
信号を出力していない時にバス使用の許可信号を出力さ
せる出力制御手段とを備えたことを特徴とするバス使用
要求調停装置とし、更に、ＣＰＵのバス使用要求の優先
レベルとして割込みレベルを使い、ＣＰＵが行っている
処理の割り込み優先レベルが大きいときには、ＣＰＵが
バスを使用しない間もより優先レベルの小さい装置にバ
スの使用を許可しないことによってＣＰＵの処理の高速
性を保ち、ＣＰＵが行っている処理の割り込み優先レベ
ルが小さいときには、ＣＰＵがバスを使用しない間はよ
り優先レベルの小さい装置にバスの使用を許可する事に
より、バスの効率を上げる効果がある。
理の中断が不可能なことを示す信号と及び処理の終了を
示す信号の少なくとも１つ出力する複数の処理装置と接
続され、処理装置に対応したバス使用要求の優先レベル
を保持する記憶手段と、バス使用要求信号を受けて前記
優先レベルとを比較する比較手段と、この比較結果に基
づき優先レベルの高いバス使用要求元の処理装置に対し
てバス使用の許可を割り当てる選択手段と、バス使用要
求の優先レベルとあらかじめ決められた特定のレベルと
の比較判定を行い判定信号を出力する判定手段と、この
判定信号に基づき処理の終了を示す信号が入力されるま
で処理装置からのバス使用要求信号を保持する保持手段
と、処理装置の全てが処理の中断が不可能なことを示す
信号を出力していない時にバス使用の許可信号を出力さ
せる出力制御手段とを備えたことを特徴とするバス使用
要求調停装置とし、更に、ＣＰＵのバス使用要求の優先
レベルとして割込みレベルを使い、ＣＰＵが行っている
処理の割り込み優先レベルが大きいときには、ＣＰＵが
バスを使用しない間もより優先レベルの小さい装置にバ
スの使用を許可しないことによってＣＰＵの処理の高速
性を保ち、ＣＰＵが行っている処理の割り込み優先レベ
ルが小さいときには、ＣＰＵがバスを使用しない間はよ
り優先レベルの小さい装置にバスの使用を許可する事に
より、バスの効率を上げる効果がある。
Claims (3)
- 【請求項１】 バス使用要求信号と処理の中断が不可能
なことを示す信号を出力する複数の処理装置と、前記処
理装置に対応したバス使用要求の優先レベルを保持する
記憶手段と、バス使用要求信号を受けて前記優先レベル
と比較する比較手段と、前記比較手段からの比較結果に
基づき優先レベルの高いバス使用要求元の処理装置に対
してバス使用の許可を割り当てる選択手段と、前記処理
装置の全てが処理の中断が不可能なことを示す信号を出
力していない時に前記バス使用許可信号を出力させる出
力制御手段とを備えることを特徴とするバス使用要求調
停装置。 - 【請求項２】 バス使用要求信号と処理の中断が不可能
なことを示す信号及び処理の終了を示す信号の少なくと
も１つを出力する複数の処理装置と接続され、前記処理
装置に対応したバス使用要求の優先レベルを保持する記
憶手段と、バス使用要求信号を受けて前記優先レベルと
比較する比較手段と、この比較結果に基づき優先レベル
の高いバス使用要求元の処理装置に対してバス使用の許
可を割り当てる選択手段と、前記バス使用要求の優先レ
ベルとあらかじめ決められた特定のレベルとの比較判定
を行い判定信号を出力する判定手段と、この判定信号に
基づき前記処理の終了を示す信号が入力されるまで前記
処理装置からのバス使用要求信号を保持する保持手段
と、前記処理装置の全てが処理の中断が不可能なことを
示す信号を出力していない時に前記バス使用の許可信号
を出力させる出力制御手段とを備えたことを特徴とする
バス使用要求調停装置。 - 【請求項３】 前記処理装置に対応したバス使用要求の
優先レベルを前記判定手段と比較手段とに外部から入力
する信号線を設けたことを特徴とする請求項第２項記載
のバス使用要求調停装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4283983A JP2854474B2 (ja) | 1992-09-29 | 1992-09-29 | バス使用要求調停装置 |
| US08/125,903 US5467454A (en) | 1992-09-29 | 1993-09-24 | Bus use request adjusting apparatus allowing changing priority levels |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4283983A JP2854474B2 (ja) | 1992-09-29 | 1992-09-29 | バス使用要求調停装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06110829A true JPH06110829A (ja) | 1994-04-22 |
| JP2854474B2 JP2854474B2 (ja) | 1999-02-03 |
Family
ID=17672770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4283983A Expired - Fee Related JP2854474B2 (ja) | 1992-09-29 | 1992-09-29 | バス使用要求調停装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5467454A (ja) |
| JP (1) | JP2854474B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5887146A (en) * | 1995-08-14 | 1999-03-23 | Data General Corporation | Symmetric multiprocessing computer with non-uniform memory access architecture |
| US5935232A (en) * | 1995-11-20 | 1999-08-10 | Advanced Micro Devices, Inc. | Variable latency and bandwidth communication pathways |
| US5754807A (en) * | 1995-11-20 | 1998-05-19 | Advanced Micro Devices, Inc. | Computer system including a multimedia bus which utilizes a separate local expansion bus for addressing and control cycles |
| US5778200A (en) * | 1995-11-21 | 1998-07-07 | Advanced Micro Devices, Inc. | Bus arbiter including aging factor counters to dynamically vary arbitration priority |
| US5740383A (en) * | 1995-12-22 | 1998-04-14 | Cirrus Logic, Inc. | Dynamic arbitration priority |
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-
1992
- 1992-09-29 JP JP4283983A patent/JP2854474B2/ja not_active Expired - Fee Related
-
1993
- 1993-09-24 US US08/125,903 patent/US5467454A/en not_active Expired - Lifetime
Patent Citations (2)
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2854474B2 (ja) | 1999-02-03 |
| US5467454A (en) | 1995-11-14 |
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