JPH028948A - コンピュータ装置において資源へのアクセスを制御する方法および装置 - Google Patents

コンピュータ装置において資源へのアクセスを制御する方法および装置

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JPH028948A
JPH028948A JP1046343A JP4634389A JPH028948A JP H028948 A JPH028948 A JP H028948A JP 1046343 A JP1046343 A JP 1046343A JP 4634389 A JP4634389 A JP 4634389A JP H028948 A JPH028948 A JP H028948A
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JP1046343A
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Jon Rubinstein
ジョン・ルビンシユテイン
S Milancar Glen
グレン・エス・ミランカー
John Sanguinetti
ジョン・サングイネテイ
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Ardent Computer Corp
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はコンピュータ装置においていくつかの要求器に
より装置バスのアクセスを制御する方法の分野に関する
ものである。
〔従来の技術および発明が解決すべき課題〕コンピュー
タ装置は、相互通信のために共通の装置バスを共用する
処理装置、入力制御器／出力制御器、メモリ等のような
いくつかの資源を有する。バスに対して２つ以上の資源
が１度にアクセスすることと許可することを避けるため
に、装置バスに対するアクセスを制御する必要がある。
一般に、装置バスへのアクセスを制御する丸めに２つの
技術が知られている。第１の技術においては、全ての装
置バス要求を制御するために制御の中心点が用いられる
。第２の技術は装置バスの要求の制御を分布させる。た
とえば、１つのボード上の全ての資源を１つの制御器で
制御することを許す。そのような分布装置においては、
バスにおける衝突を避けるために、アクセスの許可にお
いては全ての制御器が協働せねばならない。
いずれの場合にも、（１）要求を丈−ビスするために要
求される時間を最短にする、（２）装置バス資源の使用
を減少する、０）装置バス要求のサービスにおける融通
のきく優先度を許す、という諸口的のうち１つまたは複
数を満すために装置バス仲裁計画が設計される。
装置バスへのアクセスを制御する１つの公知方法におい
ては、要求される資源がビジー状態であるかどうかとは
無関係に要求器は要求を行うことを許される。資源がビ
ジー状態であると、要求をサービスできるまで装置バス
は要求へ連結される。
その方法はサービスされる要求を待っている間に装置バ
ス資源を消費する。
別の知られている方法は、応答器において要求を一列に
並べて装置バスを自由に通れるようにする方法である。
しかし、この方法は、行列における要求情報を格納でき
るようにするために各資源に付加回路を必要とし、更に
行列の寸法は有限である。
したがって、上記の各目的を達成し、従来の技術の諸問
題を解決するバス仲裁計画を設計することが望ましい。
バス資源を共用する公知の分布装置には、１つの資源か
ら別の資源へバスを渡す時に１つまたは複数の問題が生
ずる。各種の原因のために、種々のボートの間のある程
度のクロックスキューヲ有する装置バスまたはその他の
装置へのアクセスを制御するクロックから影響を受ける
。したがって、いくつかの公知装置においては、１つの
資源によ）解決されているバスと別の資源により用いら
れているバスの間のクロックサイクルに対してバスを未
使用にすることができる。これにより２つの資源の間で
バスの争いが起らなくされる。しかし、その方法は、１
つの資源から別の資源へ渡す間のクロックサイクルに対
してバス資源を使用しないよう（Ｃするために、バス資
源が十分に利用されなくする。
分布装置においてバスの争いを取扱う別の公知方法は、
資源の間でクロックスキューが最小にされるように装置
を設計することである。そうすると、争いが起る範囲で
は争いはそれらの装置においては無視される。しかし、
その方法では装置の回路の設計が複雑になる。
バスの争いを制御する第３の公知方法は、正確な量だけ
スキューさせられるバスに対して多数のクロックを用い
ることである。１つのクロックをイネイブリングのため
に使用でき、別のクロックをディスエイブリングのため
に使用できる。その方法は正確なスキューを持つ多数の
クロックを制御するという問題をひき起す。
〔課題を解決する手段〕
本発明は、資源がビジー状態でないことを検出した後で
のみ要求器が資源を要求するようなバス仲裁技術を提供
するものである。本発明の好適な実施例においては、１
８個の資源と、１６個のメモリ資源と、１個の■１０資
源と、１個のグラフィックス資源とがある。各資源には
、それがビジー状態であるか否かを示す装置バス上の信
号が組合わされる。装置は複数の仲裁器を有し、各仲裁
器は１つまたは複数の要求器へ結合される。要求器は、
それらが利用することを望んでいる資源がビジー状態で
あるか否かを信号から判定できる。
要求することを望んでいる資源がビジー状態でないこと
を要求器が判定した後で、バスの使用のために要求器は
仲裁せねばならない。バスに対する要求は、仲裁が成功
した後のサイクルでバスを使用するために１クロツクサ
イクル中に行われる。
要求が許されないとすると、要求器は許されるまで求め
られているバスに対する要求を続ける。好適な実施例に
おいては、仲裁は大域とローカル′の２つのレベルに分
けられる。ローカル仲裁は、ボード上のどの要求器がロ
ーカルバスをアクセスしたかを判定する。大域仲裁はど
のボードが装置バスをアクセスしたかを判定する。
トランザクンヨンのために資源を利用できるかどうかを
要求器が判定した後で、要求器はバス要求をアサートす
る。仲裁器は、どの要求器がローカルバスを受けるかを
、１組の優先度規則を基にして決定する。この決定と平
行して、装置バスについてのバス要求がアサートされる
。それから、仲裁器は全てのアクティブな装置バス要求
を標本化し、それの要求器の優先度が全てのアクティブ
な要求のうちで最高であるかどうかを判定する。
それの要求器が最高の優先度を持っているとすると、仲
裁器は要求器に対する装置バス許可をアサートする。そ
れと同時に、資源がそれ自身のビジー信号をアサートで
きるようになるまで、要求されている資源に対する仲裁
器にょシビジー信号がアサートされる。そうすると、次
のクロックサイクルにおいて要求器が資源を要求するこ
とを阻止する。
本発明は、１つの資源から別の資源へのアクセスが装置
において渡された時に、バス資源の分布制御および連結
された衝突を阻止する技術を用いて、バスに対するアク
セスを制御する方法を更に開示するものである。
本発明の目的は、バス上の利用できる全てのクロックサ
イクルを十分に利用して、装置バスにおける争いを阻止
することである。
好適な実施例においては、装置バスのバスイネイブル信
号（ＢＭＩＮＩ）がアサートされた時だけ資源が装置バ
スを利用できる。ＢＭＩＭＥ信号は、中央のイネイブル
線がデアサートされた時だけアサートでき、またはデア
サートできる。ＢＭＩＮＥおよび中央イネイブル線がア
サートされるまでは、バスを資源によりアクセスできな
いように、バスに対するアクセスが制御される。
この明細書ではバス仲裁方法およびバス仲裁技術につい
て説明する。以下の説明においては、本発明を完全に理
解できるようにするために１　ピンの数、優先度等のよ
うな特定の詳細について数多く述べる。しかし、本発明
はそれらの特定の詳細なしに実施できることが当業者に
とって明らかであろう。他の場合には、本発明を不必要
にあいまいにしないようにするために、周知の回路、構
造および技術については詳しくは示さなかった。
本発明は、複数の資源に対する複数の要求器によ）それ
らの資源へ結合される共通バスを共用する方法および装
置を開示するものである。好適な実施例においては、１
８個の資源と、１６個のメモリ資源と、１個のＩ１０資
源と、１個のグラフィックス資源とが設けられる。１６
個のメモリ資源は１６個のインターリーブされたメモリ
（たとえば、並列に動作する別々のメモリ）を有する。
しかし、本発明の要旨を逸脱することなしＫ、資源の別
の構成を使用できることが当業者に明らかであろう。た
とえば、多数のＩ１０資源または多数のグラフィックス
資源を有する装置を用いることができる。
本発明においては、資源がビジー状態でない時だけ要求
器は資源を要求する。要求器は、各資源に関連するビジ
ー信号を調べることにより、資源がビジー状態であるか
否かを判定できる。好適な実施例においては、資源がビ
ジー状態であるか否かを識別する信号については第３図
を参照して詳しく説明する。
特定の資源がおいているかどうかを判定するために、要
求器は資源と通信するためにバスを使用するための仲裁
を行う。バスの使用を仲裁するために好適な実施例によ
り用いられる方法が第１図に記されている。
〔実施例〕
以下、図面を参照して本発明の詳細な説明する。
まず、要求器はそれの仲裁ゲートアレイ（ＡＧＡ　）に
対する要求をアサートする（ブロック１０）。
仲裁ゲートアレイはバスに組合わされ、１つまたは複数
の要求器の仲裁と行うことができる。仲哉ゲートアレイ
は装置バスと、必要な場合には、装置バスへ供給できる
ローカルバスに対する仲裁との両方に対する仲裁を支持
する。
そうすると、仲裁ゲートアレイは要求器から要求を受け
（ブロック１１）、および、要求された資源を２つのク
ロックサイクルにおいて利用できるかどうかを判定する
（ブロック１２）。第２図を参照するとわかるように、
現在のクロックサイクルにおいて要求が行われたとする
と、最も早く要求される資源は２つのクロックサイクル
にある。
１つのクロックサイクルは仲裁のためであシ、他の１つ
のクロックサイクルはバス転送のためである。各資源は
、別の要求を受ける用意ができる２クロツクサイクル前
にそれのビジー信号を無効にする。
資源を利用できるものと仮定すると、ＡＧＡは、どの要
求器がローカルバスに対するアクセスを受けるかを判定
し、その要求器に対するローカルバス許可信号を発生す
る（ブロック１３）。このことは、多数の要求器がロー
カルバスを共用し、それらの要求器のうちの２つまたは
それ以上が同じクロックサイクルにおいて要求を行う場
合に重要である。並列に、バス要求が装置バスにおいて
アサートされる（ブロック１４）。
それから、ＡＧＡは全てのアクティブな装置バス要求を
標本化する（ブロック１５）。装置における各ＡＧＡは
、アクティブな全ての装置バス要求を同様にして監視す
る責任を負う。装置バスを要求する任意の要求器の最高
の優先度を有することを判定するＡＣＡは、次のクロッ
クサイクルにおいて装置バスを受けるために選択される
（ブロック１６）。
それから、ＡＧＡはそれの要求器に対する装置バス許可
をアサートする。それと同時に、現在のクロックサイク
ルプラス２つのクロックサイクルに対する選択された資
源のためのＡＧＡによりビジー信号がアサートされる（
ブロック１８）。これによ）、資源がそれ自身のビジー
状態をアサートできる時まで、資源は他の要求器にとっ
てはビジー状態であるように見える。
第２図は、本発明により用いられる対象とするいくつか
の信号分表すことができるタイミング図を示す。このタ
イミング図はクロック信号２６と、要求器２γからの要
求信号と、ローカルバス許可信号２８と、装置バス許可
信号２９と、バスイネイブル信号（ＥＮＡＢＬＥ）３６
と、ローカルアドレスバス信号３７と、装置バスアドレ
ス信号３８とと示す。
第１のクロックサイクル中に要求が要求器によりアサー
トされる。この場合には、ＡＧＡは要求を受け、要求さ
れた資源を２つのクロックサイクルにおいて使用されて
いないかどうかを判定する。
ＡＧＡは、この要求器が同じボード上の任意の要求器の
うちの最高の優先度を有するものとして、またはバスを
要求しているボード上の唯一の要求器として、ローカル
バスを受けるものと判定する。
それから、この要求器のためにローカルバス許可２１と
合図し、装置バス要求（図示せず）をアサートする。こ
の特定の場合には、装置バス要求は成功し、装置バス許
可信号２２がアサートされる。
それと同時に、ローカルバス許可２１の結果としてアド
レス情報がつ−カルパス２３に置かれる。
装置バス許可の結果として、ＢＭＩＮＥ信号がＡＧＡ２
４によりアサートされる。ＢＭＩＮＥ信号は要求器に対
する三状態回路への１つの入力として用いられる。ＢＭ
ＩＮＥ信号がアサートされ、中央イネイブル（図示せず
）がアサートされると、資源は装置バスに対してアクセ
スする。それから資源はアドレス情報を装置アドレスバ
ス２５に！＜’。
要求番号５はローカルバス許可が要求へ与えられるよう
な要求を示すが、装置バス許可はいくつかのクロックに
対しては与えられない。このことはビジー状態にある装
置バスが、よシ高い優先度と持つ他の要求器にサービス
するからである。要求３０がアサートされ、ローカルバ
ス許可が与えられる３１．３２，３３゜要求３１．３２
は装置バス許可を生じない。したがって、ＡＧＡは、装
置バス許可が得られる３４″１で装置バス要求を再アサ
ートする。
要求６￥ｉローカルバス許可または装置パス許可を最初
の試みで受けない要求を示す。要求４１と４０はローカ
ルバス許可を受けず、要求器により再アサートされなか
った。要求４２はローカルバス要求４３を受ける。しか
し、対応する装置バスは装置バス許可を生じない。した
がって、装置バス要求は再アサートされ、装置バス許可
４５が受けられる。それからＢＭＩＭＥ４６が要求器に
対してアサートされる。
第３図は、本発明により使用できる仲裁ゲートアレイ（
ＡｃＡ）５０ｔ−示す。仲裁ゲートアレイ５０の５４本
のビンが示されているが、実際には好適な実施例は１０
０ビンアレイを用いる。リセットビン、ｖｃＣピン、タ
ロツクビンおよび本発明の理解にとって重要でないその
他のビンを残りのビンは含むことが当業者はわかるであ
ろう。
装置バスへのアクセスを仲殻するために装置の要求器が
仲裁しようとすると、その要求器はそれのローカルバス
要求ビン６０．６８をアサートする。好適な実施例にお
ける各ＡＧＡは２つまでの要求器をサービスできる。第
３図に示すように１　ローカルバス要求ビン６０に要求
器Ｏが組合わされ、ローカルバス要求ビン６８に要求器
１が組合わされる。ローカルバス要求ビン６８．６０に
おける信号は、有効な要求が要求器Ｏと１によりそれぞ
れアサートされていることを示す。
要求器は、要求型ビン４８．５４におけるそれの要求型
をアサートすることにより、バスに対するアクセスを要
求する。各要求器は別々の要求型ピンを要求する。第３
図に示すように、ビン４８と５４に要求器０と１がそれ
ぞれ組合わされる。
各要求器には３つの要求型ビン４８．５４が組合わされ
る。それらの要求型の信号は下の表に示されているよう
に解される。
要求器の型がメモリ要求（要求器型＝　０１１　）であ
るとすると、要求器は特定のメモリインターリーブアド
レスビン４９と５８のアドレスも供給する。本発明の好
適な実施例は１６個のインターリーブを有するメモリを
利用する。１６個のインターリーブのアドレス指定を行
えるようにするために、各要求器には４本のアドレスビ
ン４９．５８が組合わされる。
読出し要求ビン４７．５３はアクセスが読出しアクセス
か、書込みアクセスかを指定する。好適々実施例におい
て、このビンが要求器によりアサートされるものとする
と、読出しが要求される。
ＡＧＡは、書込み要求を開始する要求器へバスを許可す
べきかどうかを判定する時に、読出しビジーピン５２を
入力端子として利用する。読出しビジービン５２は、そ
れがアサートされたサイクルに続く２つのクロックサイ
クルにおいて読出しデータを戻してビジー状態にデータ
バスがあることと示す。この信号が７サートされてバス
におけるデータの衝突を阻止するものとすると、書込み
要求と開始する要求器がバスに対するアクセスを否認さ
れる。メモリサブシステムは読出しビジーピン５２から
の信号を制御して、工１０サブシステムとグラフィック
スサブシステムを、データを戻すためのバスの仲裁をさ
せる。
仲裁ゲートアレイは、適切なビジーピンｔＸべることに
より、資源がビジーであるかどうかを判定する。好適な
実施例の各メモリインターリーブに対応する１６本のイ
ンターリーブビジービン５５がある。Ｉ１０ビジーピン
５６はＩ１０サブシステムがビジーかどうかを示す。グ
ラフィックスビジービン５γはグラフィックスサブシス
テムがビジーかどうかを示す。
各ビジーピン５５，５６，５γは入力ビンおよび出力ビ
ンである。特定の資源がビジーであるかどうかをＡＧＡ
が判定する時に、ビジーピン５５゜５６．５７はＡＧＡ
への入力ビンとして用いられる。適切なビジーピン５５
．５６，５γがバスの仲裁に成功した時は、ＡＧＡはそ
のビンにおける３つのクロックサイクルのための信号と
アサート（出力）する。この実施例においては、３つの
サイクルが経過するまでは資源は信号のアサートを開始
しないから、ＡＧＡは３つのサイクルに対す、る信号を
アサートする必要がある。
資源を利用できるならば、１本のピン５１においてバス
要求がアサートされる。８本のバス要求ピンがある。こ
の実施例では、バスにおける各要求器に１本のバス要求
ピンが設けられる。先に述べたように、ＡＧＡ５０は、
３つのクロックサイクルに対して資源を要求器に対して
許可した後でＡＧＡは適切なビジーピンをアサートする
。そうすると、要求を終って、次の要求のために利用で
きるようになるまで、資源は正しいビジー信号のアサー
トに責任を負う。先に述べたように、資源に最も早く要
求が達するのは２クロツクサイクルの時間であるから、
別の要求を受ける用意ができる前に資源は実際にビジー
ピンの２クロツクサイクルを否認する。これによって最
大限のオーバーラツプを行える。
仲裁ゲートアレイは、各ローカル要求の優先度を基にし
て、どの要求器をローカルバスに対するアクセスを許可
するかを判定する。最高の優先度と持つ要求器がＡＧＡ
５０によるローカルバスに対するアクセスを許可されて
、適切なローカルバス許可ピン６１と６９をアサートす
る。各ＡＧＡ　には、ＡＧＡへ結合でき、およびＡＧＡ
により制御される各要求器に１つずつの、２本のローカ
ルバス許可ピン６１．６９がある。
ＡＧＡ５０は全てのアクティブな装置バス要求を標本化
し、それの要求器が最高の優先度を持つかどうかｔ判定
する。もし持つとすれば、大域パス許可ピン６２におい
て大域バス許可がアサートされる。ＢＭＩＮＥ信号もピ
ン６３においてアサートされて、第１図を参照して説明
したように装置バスに対するアクセスを許す。
この実施例においては、装置バスに対する同時要求は優
先度を基にして取扱われる。装置のアクセスのために８
つの優先度レベルがある。各レベルはバス要求ピンに組
合わされる。優先度レベルは、レベル８が予備優先度と
して、レベル１がＩｌｏが開始する要求として、レベル
６がグラフィックスが開始される要求として、レベル４
と５が整数プロセッサ装置（ｘｐｔＪ）要求として、シ
フベル２と３が浮動小数点プロセッサ装置（ＦＰＵ）要
求として、レベル１が予備優先度としてそれぞれ割当て
られる。
装置におけるプロセッサのだめの優先度レベルをラウン
ド・ロビン（ｒｏｕｎｄ　ｒｏｂｌｎ）を基準として回
すことができる。この実施例では２つのラウンド・ロビ
ン優先度スイッチングの２つのモードが許される。モー
ドの選択はラウンド・ロピンピン６５により制御される
。この信号６５がアサートされると、優先度はレベル２
〜５の間で回される。この信号６５がデアサートされる
と、優先度はレベル４と５の間および２と３の間でトグ
ルされる。レベル１，６，７．８は固定された優先度を
保つ。
大域仲裁優先度ビン８３が、ボードの間でラウンド・ロ
ピン優先度を合図する。この信号が零であるとすると、
プロセッサボード０は仲裁における優先度を有する。信
号が１であれば、プロセッサは優先度を有する。大域仲
裁優先度ビン８３は４７０ツクサイクルごとにトグルさ
れる。
ボード仲裁優先度信号８４は、同じボード上のＡＧＡの
間でラウンド・ロビンのようにして優先度を合図する。
ボード仲裁優先度信号８４は、要求がサービスされる時
は常にトグルされる。
内部仲裁信号８５は、同じＡＧＡにより制御される２つ
の要求器の間でラウンド・ロビンのようにして優先度を
合図する。この信号８５が零の時は、要求器０は高い優
先度を有し、その信号が１であれば、要求器１は高い優
先度分有する。要求がサービスされた時は、信号８５は
他の要求器へ常にトグルされる。
装置における種々の要求器の間の相対的な優先度レベル
を変えることにより導入される無作為性のために、結合
された衝突の諸問題がさけられる。
クロック信号がピン６６としてのＡＧＡ　５０へ入力さ
れる。バスイネイブル信号６１が装置の全てのボードに
対するバスイネイブルを制御し、イネイプル制御のため
にＢＭＩＮｇ信号を発生するために用いられる。
第１図は、プロセッサボード７１と、グラフィックスボ
ードγγと、Ｉ１０ボードγ９と、メモリ８１とに結合
され、本発明で使用できるバスＴＯを示す。この実施例
では、プロセッサボードγ１は４つのＡＧＡ７２，７３
，７４．７５を含む。１つのＡＧＡ７２はプロセッサボ
ードの整数処理装置（工部）に組合わされ、ＡＧＡγ３
は浮動小数Ａｍプロセッサ装置格納パイプのためのもの
にでき、２つのＡＧＡγ４，１５は浮動小数点・プロセ
ス装＠（ＦＰＵ）ロードパイプのためのものにできる。
グラフィックスボードγγは１つのＡＧＡγ８を有する
。Ｉ１０ボードγ９も１つのＡＧＡ８０　ｋ有する。
第５図と第６図は、１つの要求器から別の要求器へ、バ
スに対するアクセスを渡す方法と装置とより詳しく示す
。渡している間にバスの争いの問題をさけながら、アク
セスを１つの資源から別の資源へ渡すことが望ましい。
第５図は、ＢＭＩＮＪｊ信号９１によ多制御される第１
の要求器から、ＢＭＩＮｇ２信号９２により制御される
第２の要求器へ渡される、バスに対するアクセスを示す
タイミング図である。第２の要求器はｌクロックサイク
ルに対するバスの制御を保持し、制御は次のクロックサ
イクルにおいて第１の要求器へ戻される。
バスクロック信号９０がバスに対するタイミングを供給
する。時刻９６に生じたクロック信号の前縁部に応じて
、イネイブル信号９３が時刻９γにおいてデアサートさ
れる。ＢＭＩＮＥＩ信号は時刻９８においてデアサート
され、ＢＭＩＮＥ２信号が時刻９９においてアサートさ
れる。ＢＭＩＮＥ信号９１と９２は、イネイブル信号９
３がデアサートされた後で状態を変えるだけである。イ
ネイブル信号９３は時刻１００で再アサートされる。
イネイブル信号９３は装置の全てのボードへ供給され、
中央クロック発生回路により制御される。
それは、バスクロックの前縁部の後でデアサートされ、
装置におけるクロックスキューを補償するために十分な
時間がとられた後でアサートされるように発生される。
時刻１０１において、クロック信号の第２の前縁部が発
生される。イネイブル信号が時刻１０２でデアサートさ
れる。時刻１０３においては、ＥＭＩＮＥ１信号９１が
アサートされる。時刻１０２と１０３の間ではＢＭＩＮ
Ｅ１信号９１とＢＭＩＮＥ２信号９２がアサートされる
。したがってこの時間中は要求器１と２は装置バス無し
ある付加制御をアクセスできる。上記のように、装置バ
スに対する全てのアクセスは、イネイブル信号９３がデ
アサートされる時間中は許されず、そのような付加制御
を行う。
時刻１０３においては、ＢＭＩＮｇ２信号９２はデアサ
ートされ、時刻１０４においてイネイブル信号が１０５
がアサートされる。中央イネイフル制御信号９３を利用
することにより、バスの争いは時間１０２〜１０３の間
はさけられる。
第６図は装置バスに対するアクセスと制御するだめの回
路も示す。ＢＭＩＮＥ信号線１１ｏとイネイブル信号線
１１１が回路１１５により一緒に論理積ととられる。Ｂ
ＭＩＮＥ信号線１１０とイネイブル信号線１１１が高い
時だけ、三状態回路１１３は線がバス１１２をアクセス
することを許す。
【図面の簡単な説明】
第１図は本発明で利用できる仲裁方法を示す流れ図、第
２図は本発明で利用できるバス要求と許可のタイミング
を示すタイミング図、第３図は本発明で利用できる仲裁
ゲートアレイのブロック図、ＷＪ４図は本発明で利用で
きる、装置バスをアクセスするボードと仲裁ゲートアレ
イのブロック図、第５図は本発明で利用できる、バスア
クセスを可能にするためのタイミング信号を示すタイミ
ング図、第６図は本発明によりバスに対するアクセスを
制御するために利用できる回路のブロック図である。 ５０・・・・仲裁ゲートアレイ、７１・・・・プロセッ
サボード、７γ・会・・グラフィックスボード、　γ９
　・　・　舎　・　Ｉ／Ｑボード、８１　・　・　・　
・メモリ。

Claims (7)

    【特許請求の範囲】
  1. （１）資源によるサービスの要求を要求器がアサートす
    る過程と、 前記要求のために前記資源を利用できるかどうか判定す
    る過程と、 を備え、前記資源を利用できるならば前記要求器は前記
    資源へのアクセスを与えられ、それにより、前記要求を
    サービスするために前記資源を利用できる時だけ前記要
    求器は前記資源に対するアクセスを受けることを特徴と
    するコンピュータ装置において資源へのアクセスを制御
    する方法。
  2. （２）資源によるサービスの要求を要求器がアサートす
    る過程と、 前記要求器に関連する仲裁回路が前記要求を受ける過程
    と、 前記要求のために前記資源を利用できるかどうか仲裁回
    路が判定する過程と、 を備え、前記要求のために前記資源を利用できるならば
    、 （ａ）前記仲裁回路はバス要求をアサートし、 （ｂ）前記仲裁回路は、それの要求器の優先度が全ての
    アクティブ要求の最高のものであるかどうかを判定する
    ために、前記コンピュータ装置中の全てのアクティブバ
    ス要求を前記仲裁回路が標本化し、 （ｃ）前記仲裁回路は、前記要求器が最高の優先度を特
    に有する時に装置バスを使用するために前記要求器に対
    するアクセスを許可し、 それにより、前記要求器は、前記要求をサービスするた
    めに前記資源を利用でき、かつ前記要求器がコンピュー
    タ装置中の全てのアクティブ要求のうちで最高の優先度
    を持つ時だけ前記資源に対する前記要求をアクセスする
    ことを特徴とするコンピュータ装置においてバスに対す
    るアクセスを制御する方法。
  3. （３）資源と、 この資源からサービスを要求するための複数の要求器と
    、 前記資源と前記要求器へ結合され、要求をサービスする
    ために前記資源を利用できるかどうかを判定するための
    第１の手段と、 を備え、それにより前記要求をサービスするために前記
    資源を利用できる時に前記要求器は要求が前記資源によ
    りサービスされることをアサートすることを特徴とする
    コンピュータ装置において資源へのアクセスを制御する
    装置。
  4. （４）少くとも１つの資源と複数の要求器を備えるコン
    ピュータ装置において資源へのアクセスを制御する装置
    において、 前記資源と前記要求器へ結合され、要求をサービスする
    ために前記資源を利用できるかどうかを判定するための
    第１の手段と、 前記各要求器へ結合され、前記要求器のどれがそれの要
    求をアサートできるかを仲裁する少くとも１つの第２の
    手段と、 を備え、それにより前記要求をサービスするために前記
    資源を利用できる時に前記要求器は要求が前記資源によ
    りサービスされることをアサートすることを特徴とする
    コンピュータ装置において資源へのアクセスを制御する
    装置。
  5. （５）複数の要求器のうちの第１のものに結合され、前
    記バスへのアクセスを制御する第１の信号手段と、 各前記複数の要求器へ結合され、前記バスをアクセスす
    るための共通制御信号を供給する第２の信号手段と、 前記第１の信号手段と前記第２の信号手段へ結合され、
    前記複数の要求器の前記第１のものが前記バスをアクセ
    スすることを許す回路手段であつて、前記第１の信号手
    段と前記第２の信号手段において信号がアサートされた
    時に前記バスのアクセスを許し、前記第１の信号手段で
    信号がアサートされない時、または前記第２の信号手段
    において信号がアサートされない時に前記バスのアクセ
    スを許さない前記回路手段と、 を備え、それによりバスのアクセスはローカル信号およ
    び大域信号により制御されることを特徴とするコンピュ
    ータ装置において複数の要求器によりバスへのアクセス
    を制御する回路。
  6. （６）複数の要求器のどれに前記バスをアクセスする許
    可を与えるべきかを決定する過程と、 選択された要求器に対するアクセスを許可する過程と、 各前記複数の要求器へ供給される第１の信号手段の状態
    を変化させる過程と、 前記第１の信号手段の状態の前記変化の後で第２の信号
    手段の状態を変化させる過程と、前記第１の信号手段の
    元の状態を回復させる過程と、 前記第１の信号手段の元の状態が回復された後で前記選
    択された要求器が前記バスをアクセスする過程と、 を備えることを特徴とするコンピュータ装置において複
    数の要求器によりバスのアクセスを制御する方法。
  7. （７）複数の要求器の第１のものが複数の資源の第１の
    ものによりサービスするための第１の要求をアサートす
    る過程と、 前記第１の要求のために前記資源を利用できるかどうか
    を、前記第１の要求器へ割当てられた優先度を基にして
    判定する過程と、 前記資源を利用できるならば、前記要求器は前記資源に
    対するアクセスを与えられる過程と、前記第１の要求器
    の優先度を１組の所定の条件の下に変化する過程と、 を備えることを特徴とする複数の資源と、それらの資源
    からサービスを要求する複数の要求器とを備えるコンピ
    ュータ装置における方法。
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