JPS59180775A - 共用資源の割付けを調停する方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は、データ処理システムにおける選択された装置
に１つの共用資源を割付けるのを調停する方法に係る。

更に詳細に説明すれば、本発明は、（プロセッサ、記憶
装置、入出力アダプタのような）幾つかの装置が１つの
共用バスに接続され、どの装置もそのバスにアクセスで
きる多重プロセッサ・システムにおいて使用できる割付
は調停方法に係る。

［背景技術］ 競合する幾つかの装置の１つに、バスまたは記憶装置の
ような１つの共用資源へのアクセスを指２− 示する多くの調停装置がこれまでに提案されている。例
えば、米国特許第４３２０４６７号及びＰＣＴ特許出願
Ｗ○第８２１０２４４０号では、共用バスへのアクセス
を要求している複数の装置の中のどれが、共用バスをア
クセスするかを決定する調停装置が開示されている。そ
のため、競合してぐする装置の１つを選択する基準とし
て、その優先順位レベルが使用される。装置の各々は一
定の優先順位レベルを有し、幾つかの装置が１つの共用
バスへのアクセスを要求しているとき、調停装置は最高
の優先順位を有する装置を選択する。もう１つの、先行
技術による解決策として、例えば、米国特許第４３１３
１６１号では、記憶装置のような共用資源へのアクセス
を、最後にアクセスした装置及びその等級を勘案して、
中央選択リングによって選択された装置に与える。選択
する速度を高めるため、該選択リングは、資源のアクセ
スを要求していない装置、または要求の優先順位が低い
装置を無視する。同様な装置が、ＩＢＭＴｅｃｈｎｉｃ
ａｌ　Ｄｉｓｃｌｏｓｕｒｅ　Ｂｕｌｌｅｔｉｎ、Ｖｏ
ｌ、２３．Ｎｎ５゜０ｃｔｏｂｅｒ　１．９８０．ｐｐ
ｌ　８．０１−１８０４に開示されている。これらの先
行技術の装置の主要な不利点は、調停プロセスが、もっ
ばら装置の優先順位レベルまたは等級に基づいているこ
とである。

その結果、すべてのプロセッサが相互接続バスのような
共用資源をアクセスする均等の機会を有すると見られる
多重プメセッサ・システムの環境においては、前記のよ
うな調停装置は使用できないであろう。

［本発明の概要］ 本発明の目的は、複数の装置によって共用されている１
つの資源へのアクセスが、選択された特定の装置に与え
られる動的調停方法を使用する調停装置を提供するとと
もに、それが簡単であって、各装置に、前記資源アクセ
ス要求を実行する機会を均等に与えることである。

本発明は、Ｎ個の装置が１つの資源を共用し、所与の調
停サイクルの間に、その資源へのアクセスを要求する幾
つかの装置の１つにその資源を割付け、もしその資源が
そのとき使用可能ならば、−３＝ 次のサイクルの間に、割付けられた装置のアクセス要求
が実行される。

各々の装置に対して初期経時（ａｇｅ）値が指定され、
各々の経時値は、その装置からの要求の経時に対応する
。また、要求の優先順位レベルが指定される場合もあれ
ば、されない場合もある。調停サイ−クルの間に選択さ
れる要求は、すべての要求、即ち、要求の優先順位レベ
ルが指定されている場合の最高の優先順位レベルを有す
る全要求の中の最も古い要求である。要求が選択されて
いて共用資源が使用可能であることが分ると、経時値は
更新される。選択された要求の経時は、最新の要求の経
時に対応する値をとり、他の要求の経時は、選択された
要求よりも新しい要求に相当する場合には所与の量だけ
増加されるが、選択された要求よりも古い要求に相当す
る場合には不変のままである。

本発明の良好な実施例に従って構成される調停装置には
、各々の装置に関連する調停回路が含まれ、前記調停回
路は、関連する装置の物理アドレ５− ４− ス（０〜Ｎ−１）に対応する初期経時値がロードされて
おり、前記アドレスは「グループ値Ｊ及び「等較値」に
よって符号化されている。グループ値は、２個の異なっ
た値から選択され、各々のグループ値ごとに、ｑ個の値
から等較値が選択される。従って、全部でｐｘｑ＝Ｉ’
Ｊ個の値が存在する。

要求の選択には下記のステップが含まれる：（ａ）どの
要求が最高の優先順位レベルを有するかを決定する。

（ｂ）前記要求の中のどれが最高のグループ値を有する
かを決定する。

（ｃ）後者の要求の中のどの要求が最高の等較値を有す
るかを決定し、資源が使用可能な場合、次のサイクルの
間に、選択された要求に基づいたアクセスが行なわれる
。

［詳細な説明］ 本発明の方法は、複数の装置を含み、そのすべてがマス
ク装置になりつるシステムにおいて、１つの共用資源を
、アクセス要求している幾つかの装置の１つに、動的に
割付けるのに使用できる。

６− 後述する実施例では、共用資源はすべての装置を相互接
続するバス（以下、共用バスという）である。

このようなシステムにおいて、共用バスをアクセスして
成る動作の実行を希望する装置は、それぞれ共用バスの
アクセスを要求する。これらの要求は、実行される動作
の種類に応じて異なった優先順位レベルを有する。例え
ば、実時間動作は最高の優先順位レベルを有する。

装置からの要求を選択するため２つの調停基準、即ち、
要求の優先順位レベル及び要求の経時が使用される。与
えられた時刻において、最高の優先順位レベルの要求の
中の最も古い要求が選択される。

調停プロセスは、各々の共用バス・アクセス・サイクル
の間に実行されるものであり、従って、共用バス上で実
行中の動作の種類に依存するものではない。そして、こ
のプロセスは、アドレス及びデータの転送中に行なわれ
るので、スループットには影響しない。

次のサイクルの間に、要求しているどの装置が共用バス
をアクセスすべきかを決定するには、完全なサイクルが
必要である。しかしながら、そのようにして選択された
装置に対する実際の共用バス割付けは、現在のサイクル
の間に共用バスをアクセスした装置が実行している動作
が、現在のサイクルの終了までに完了するがどうかによ
って決まる。現在のサイクルの間に動作が完了しない場
合には、前記割付けは実行されない。そして、古い要求
及び新しい要求を含むすべての要求は、次のサイクル［
こおいて処理されることになる。

調停プロセスは、共用バスをアクセスする要求に割当て
られた種々の優先順位レベルを考慮する。

幾つかの要求が最高の優先順位レベルを有するとき、調
停プロセスによって、共用バス・アクセスを要求する装
置の１つだけが選択される。そのため、１つの値、即ち
要求の経時だけが使用されて、要求したのが最も古い装
置が選択される。

Ｎ個の装置が共用バスに接続されているものとすると、
要求の経時は０からＮ−１までの範囲に７− 及ぶ。システムがリセットされると、各々の装置からの
要求の経時は、所定の初期値にセットされ、後の動作で
更新されることになる。

同じ優先順位レベルを有する要求がすべて決定された後
、これらの要求をしている装置は、対応する経時値を調
停バス（後述）に乗せ、要求の１つが下記のアルゴリズ
ムに従って選択される。

このアルゴリズムは、共用バス・アクセス要求が一定の
優先順位レベルを有する装置の各々に対し、その要求が
満される機会を均等に与える。要求は、それがなされた
順序に実行されるように処理される。また、共用バス・
アクセス要求をしなかった装置も、その後に要求する機
会を与えられる。これは、共用バス・アクセス要求をし
た装置は、それより後に共用バスを使用した装置よりも
高い優先順位を有することを意味する。

次に、調停プロセスのステップを第１図に関連して説明
する。

ステップ■において、選択された装置が先行サイクルの
間に共用バスをアクセスしたことを条件９− ８− として、共用バス・アクセスが要求中であるかどうかに
かかわらず、各々の装置はその経時値を更新する。これ
は、先行サイクルの間に共用バスをアクセスした装置が
現在は共用バスを解放済みであり、かつ、先行サイクル
の間に、共用バス・アクセスを要求している装置の１つ
が選択され、選択された装置が現在のサイクルの間に共
用バスをアクセスすることを意味する。

経時値は、下記の規則に従って更新される：（ａ）選択
された装置の経時値はＯになる。

（ｂ）他の装置は、その装置の経時値が、選択された装
置の経時値よりも小さい場合にだけ、その経時値を１だ
け増加する。

（ｃ）前記以外の場合は、それらの経時値は変更されな
い。

例えば、それぞれ経時値２．３及び４を有する３つの装
置がバスのアクセスを要求しており、それぞれ経時値０
．１．５及び６を有する他の４つの装置は共用バスを要
求していないものと仮定して、経時値４を有する装置が
選択されると、それ１０− ぞれ経時値Ｏ１１，２及び３を有する装置の経時値は、
それぞれ１．２．３及び４になり、それぞれ経時値５及
び６を有する装置の経時値は不変のままであり、選択さ
れた装置の経時値は０になる。

ステップ■において、最高の優先順位レベルを有するす
べての要求が決定される。ステップ■においては、最高
の優先順位要求の中の、最高の経時値を有する特定の要
求が選択される。

ステップ■において、共用バスが使用可能かどうかの検
査が行なわれる。共用バスが使用可能の場合、新しいサ
イクルが開始されてステップＩ〜■が繰返される。共用
バスが使用不可能の場合は、次のサイクルが開始され、
ステップ■〜■が繰返される。

次に、第２図に概要図として示されたタイプのシステム
において本発明の調停方法がどのように使用されるかに
ついて説明する。

Ｕ−０〜Ｕ−Ｎ−１からなるＮ個の装置（これらは記憶
装置または入出力アダプタである場合がある）は、共用
バス１にアクセスすることによって、互いに通信したり
、または記憶装置のような共用資源をアクセスすること
ができる。

下記の説明において、用語「導体」はバスの構成要素を
示すのに用いられ、用語「ライン」はバスの一部分を形
成しない接続を示す。

調停回路Ａ−０〜Ａ−Ｎ−１は、それぞれ装置Ｕ−０〜
Ｕ−Ｎ−１に関連し、調停バス１２に接続されている。

良好な実施例では、４つの単方向性の導体２を用いて、
調停回路にクロック・パルスＣＬＯ−ＣＬ３　（第３図
）を配分し、後に説明するように、調停プロセスを実行
するのに必要な連続動作を制御する。

ライン４は、共用バス１の状態を表わすｒ共用バス使用
中」信号を装置Ｕ−０〜Ｕ−Ｎ−１から受取る。

ライン５は、調停回路Ａ−０〜Ａ−Ｎ−１にリセット信
号を加えるのに用いられる。調停回路Ａ−ｊを調停バス
１２に接続するラインはそのラインの参照数字２〜５の
後に、関連する調停回路を示す記号ｉを付加することに
よって指定される。

１１− 装置Ｕ−０−Ｕ−Ｎ−１の各々は、下記の３本のライン
６．８．９及び２本のバス７．１０によって、関連する
調停回路Ａ−０−Ａ−Ｎ−１に接続される： 「要求」と表示されたライン６−ｉは、共用バス・アク
セス要求を調停回路に送るのに使われる。

高い要求信号レベルは、装置が共用バス・アクセスを要
求していることを意味する。

「優先順位レベル」と表示されたバス７−ｉは、優先順
位レベルを定義する３ビツトを調停回路に供給するのに
用いられる。ビット列００１はレベル１．０１０はレベ
ル２．１００はレベル３を表わす。ｒ　１　ｏｕｔ　ｏ
ｆ　ＮＪコードのようなコードは、これらのビットを符
号化するのに用いられる。

「要求許可」と表示されたライン８−ｉは、装置に、そ
の要求が選択されたことを、調停回路が知らせることを
可能にする。

「エラー」と表示されたライン９−ｉは、調停プロセス
中のエラーが検出されたときにアクティブであり、従っ
て、それを装置に知らせるのに用１３− １２− いられる。

「アドレス」と表示されたバス１０−１は、各々の装置
がその物理アドレスのビットを調停回路に送ることを可
能にする。

７つの両方向性の導体３、即ちＡＬＯ〜ＡＬ６は、調停
パラメータ、即ち要求の優先順位レベル及び経時並びに
制御情報を表わす情報ビットを、適時に、調停回路Ａ−
０〜Ａ−Ｎ−１から受取る。

本発明の良好な実施例では、この導体数は、本調停装置
を１６個の装置とを関連して使用することを可能にする
。これらの装置の共用バス・アクセス要求は、３つの異
なった優先順位レベルを有し、装置数の異なる別のシス
テム構成の要求に適合するように変更することができる
。

第３図に示すように、共用バス・アクセス・サイクルは
、クロック・パルスＣＬＯ−ＣＬ３によって規定された
４つの間隔に分割される。

調停バス１２の導体数を最小限にするため、経時基準は
、２つの値、即ちｐの値（この場合は。

ｐ＝４）から選択された、いわゆる「グループ値」１４
− 、及び、グループごとに、ｑの値（この場合はｑ＝４）
から選択された、いわゆる「等較値」によって規定され
、ｐ及びｑの値は、ｐ　Ｘ　ｑ　＝）Ｎになるように決
められる。これらの２つの値は第１表のように定義され
る。

男」」改 １５− 調停バス１２の導体ＡＬＯ〜ＡＬ６はサブセットＧ１及
びＧ２に分割される。第３図に示すように、Ｇ１は、優
先順位レベルまたは等較値を表わすビットを適時に受取
る導体ＡＬＯ〜ＡＬ２から成り、Ｇ２は、グループ値ま
たはアドレスを表わすビットを適時に受取る導体ＡＬ３
〜ＡＬ６から成る。

共用バス・アクセス要求を選択するのに必要な動作は下
記のようなシーケンスを有し、完全な共用バス・サイク
ルを必要とする。このようなサイクルは、各々がＣＬＯ
の立上り過渡期によって規定される連続する２つの時刻
Ｔｏの間隔を占める。

調停サイクルは、各々が信号ＣＬ３の立上り過渡期によ
って規定される連続する２つの時刻Ｔ３の間隔に等しい
。

時刻Ｔｏにおいて、（先行サイクルとの間の時刻Ｔ３に
導体ＡＬＯ−ＡＬ２に乗せられた）優先順位レベルを定
義するビットが、関連する調停回路において、調停バス
１２に存在する最高の優先順位レベルのビットと比較さ
れる。種々の優先順１７− ＝１６− 位レベルのビットの論理和が調停バス１２上で行なわれ
、その結果生じるビット組合せは、（１ｏｕｔ　ｏｆ　
Ｎ）コードが使用されているので、最高の優先順位レベ
ルを表わす。いずれかの装置が出した要求の優先順位レ
ベルが、このようにして、最高のレベルであることが分
った場合、関連する調停回路は、要求のグループ値を定
義するビットを導体ＡＬ３〜ＡＬ６に乗せる。更に、す
べての装置は、共用バス・アクセスを要求しているかど
うかにかかわらず、前のサイクルの間に共用バス１の状
態を記憶しているラッチを検査する。このようにして、
共用バスが解放されていると判断された場合、前述のア
ルゴリズムに従って、グループの値及び等級の値が更新
される。しかしながら、共用バス１が解放されていない
場合には、前記値の変更は行なわれない。その理由は、
現在の動作が完了されなかったので、次の調停サイクル
が開始されなければならないからである。

時刻Ｔ１において、優先順位レベルの比較後もなお競合
している装置から出された要求のグルー１８− プ値を定義するビットは導体ＡＬ３〜ＡＬ６に存在し、
優先順位レベルの場合のように、各々の調停回路は、関
連する装置によってなされた要求のグループ値を、これ
らの導体にある最高のグループ値と比較する。このよう
に、要求のグループ値が最高のグループ値に等しいと分
ったときはいつも、関連する調停回路は、導体ＡＬＯ〜
ＡＬ２における優先順位レベルの代りに、要求の等級値
を用いる。同時に、調停回路は、導体ＡＬＯ−ＡＬ２上
の、他の装置の優先順位レベルのビットを除去する。従
って、次の、等級値を定義するビットの比較は妨害され
ない。

時刻Ｔ２において、このように導体ＡＬＯ〜ＡＬ２に乗
せられた等級値のビットは、優先順位レベル及びグルー
プ値の場合に行なわれたように、調停回路によって、こ
れらの導体に存在する最高の等級値と比較される。通常
、１つの要求だけは、この比較の後にもアクティブのま
まである。しかしながら、検査のために第４のステップ
が実行される。

そのため、なお競合しているシステムは（幾つかあるも
のとして）、それらの物理アドレスを定義するビットを
導体Ａ　Ｌ　３〜ＡＬ６を乗せる。同時に、すべての他
の装置は、導体ＡＬ３〜ＡＬ６上の、それらのグループ
値を定義するビットを除去する。

時刻Ｔ３において、最高の等級値に等しい等級値を検出
した調停回路によって、導体ＡＬ３〜ＡＬＧ上の物理ア
ドレスが読取られ、このアドレスは、なお競合している
装置の物理アドレスと比較される。これらのアドレスの
どれかを定義するビット値は、他のアドレスのビット値
によって変えられるので、１つを除くすべての調停回路
は、エラー状態を検出し、それぞれのライン９−ｉにエ
ラー信号を送る。

このようにして、調停サイクルが完了したとき、要求が
１つだけ選択される。そして、すべての調停回路は、ラ
イン４の状態（「共用バス使用中」）を検査し、共用バ
ス１が使用可能かどうかを決定する。共用バスの状態は
ラッチに記憶され、次の１９一 時刻ＴＯの発生時に使用され、経時値を更新する。

前記検査の結果、共用バス１が使用可能である場合は、
装置Ｕ−ｉから１つの要求が選択されており、調停回路
Ａｉがライン８−ｉ（ｒ要求許可」）を高いレベルの状
態にすることを意味し、次の時刻Ｔｏの発生時に、装置
は共用バス１をアクセスする。

前記検査の結果、共用バスが使用中である場合、要求は
選択されず、調停プロセスは次のサイクルの間に再び開
始する。従って、共用バス１が使用可能かどうかにかか
わらず、等級値を定義するビットを導体ＡＬＯ〜ＡＬ２
に乗せたすべての調停回路は、それらのビットを取除き
、この時点で未解決の共用バス・アクセス要求を有する
（ライン６及びバス７が高いレベルの状態になっている
）すべての装置は、優先順位レベルのビットを導体ＡＬ
Ｏ−ＡＬ２に乗せる。それによって、新しい調停サイク
ルが開始可能になる。

調停サイクルは、ライン５にリセット・コマンドを発生
することによって開始され、装置の物理２１− ２０− アドレスに、対応する初期経時値がロードされる。

しかしながら、優先順位レベルを定義するビットが導体
ＡＬＯ〜ＡＬ２上に存在しないので、その調停サイクル
の間に、どの要求も選択されない。

次の時刻ＴＯの発生時に調停サイクルが開始する。

種々の動作のタイミングならびにクロック・パルス信号
ＣＬＯ−ＣＬ３が第３図に示されている。

導体Ａ　Ｌ　Ｏ−Ａ　Ｔ−６に乗せられている優先順位
レベル及び等級ならびにグループ値に関する情報は、タ
イミング期間ごとに示される。

Ａ−ｊのような調停回路の各々は、第４図に示す構成要
素を含む。経時レジスタ２０は、システムのリセット時
に、物理アドレスのビットを初期ロードされ、前記第１
表に従って、グループ及び等級値のビットを初期経時値
として記憶する。物理アドレスのロード及び経時値の更
新は、経時更新回路２１の制御によって実行され、「０
リセツト」及び「増加＋１」と名付けられた２つの出力
を、ライン２２ａ及び２２ｂにそれぞれ発生する。

ライン２２ａの第１の出力信号は、要求が受諾−２２＝ されたときに、経時値を０にリセットし、ライン２２ｂ
の第２の出力信号は、前に説明したアルゴリズムに従っ
て、経時値を増加させる。また、経時更新回路２］は、
出力用ライン２３に初期ロード信号を発生する。最初、
経時レジスタ２０には、調停回路Ａ−ｉに関連する装置
Ｕ　−ｉの物理アドレスがロードされる。そのため、該
アドレスは、バス１Ｏ−ｉ（アドレス・バス）を介して
アドレス・レジスタ２４にロードされ、記憶される。ア
ドレス・レジスタ２４の内容は、ライン２３の物理アド
レス・ロード信号の制御により、バス２６を介して経時
レジスタ２０に転送することができる。等級及びグルー
プ値を定義するビットは、経時レジスタ２０によって、
出力用バス２８及び２９に供給され。選択プロセスの間
に使用される。

第６Ａ図及び第６Ｂ図に関連して説明されるシーケンス
制御回路３ｏは、導体２を介して調停バスのクロック信
号ＣＬＯ−ＣＬ３、導体４を介して共用バス使用中信号
、導体５を介してリセット信号を受取り、且つ装置Ｕ　
−ｉから、ライン６−　ｉを介して要求信号を受取る。

シーケンス制御回路３０は、入って来る信号の機能とし
て制御信号を発生して調停プロセスが行なわれるのを可
能にし、出力用ライン３１に、経時値を更新する制御信
号を発生するとともに、装置Ｕ−ｉに接続された出力用
ライン９−ｊ及び８−１に、エラー信号及び要求許可信
号をそれぞれ発生する。

更に調停回路には、２つの選択回路ＳＥＬ　　１−１及
びＳＥＬ　　１．−２から成る第１のセレクタ３２と、
同様に２つの選択回路５ＥＬ２−１及びＳＥＬ　　２−
２から成る第２のセレクタ３３とが含まれる。セレクタ
３２及び３３は、シーケンス制御回路３０からライン３
４〜３９を介して選択信号を受取る。セレクタ３２の選
択回路５ＥＬ１−１は、バス２８を介して受取られる等
級値を定義するビット、またはバス７−１を介して受取
られる優先順位レベルを定義するビットのどちらかを、
ライン３４及び３５にそれぞれ存在するＳＥＬ　　ＲＧ
倍信号びＳＥＴ、ＰＲ信号によって規定された適切な時
刻に、その出力用バス４０に乗２３− せる。

オープン・コレクタ構成のドライバ４１は、バス４０に
接続され、ドライバ４１の内容を、調停バス１２の導体
ＡＬＯ−ＡＬ２に乗せる。

セレクタ３２の選択回路ＳＥＬ　　１−２は、ライン３
６のＳＥＬ　　ＲＧＩ信号の制御の下に、バス２８を介
して受取った等級値のビットをバス４２に送り出す。こ
の信号は時刻Ｔ１がら時刻Ｔ３までの間、高いレベルの
状態である。

第１の比較器４３は、入力の導体ＡＬＯ−ＡＬ２のビッ
トを、入力用バス４４のビットと比較する。後者のビッ
トは、等較値即ち優先順位レベルを定義する、バス４０
がら受取ったビットが、または等級値を定義する、バス
４２がら受取ったビットのどちらかである。

比較器４３は、その出力用ライン４６に、ｃｌと名付け
られた２つの信号を供給する。第１の信号は、バス４４
及び導体ＡＬＯ〜ＡＬ２のそれぞれのビット状態が等し
いことを示し、第２の信号は、バス４４のビット状態が
導体ＡＬＯ〜ＡＬ２２５− ＝２４− のビット状態によって表わされた値よりも小さい値であ
ることを示す。

セレクタ３３の選択回路５ＥＬ２−１は、バス２６に存
在するアドレス・ビット、またはバス２９のグループを
定義するビットのどちらかを、ライン３８及び３９にそ
れぞれ存在する信号５ＥＬＡＤ及びＳＥＬ　　ＯＲによ
って規定された適時に、出力用バス４７に乗せる。オー
プン・コレクタ構成のドライバ４８は、バス４７に接続
され。

選択回路５ＥＬ２−１が開路のとき、アドレスまたはグ
ループ値を定義するビットを導体ＡＬ３〜ＡＬ６に加え
る。

セレクタ３３の選択回路５ＥＬ２−２は、ライン３７の
信号ＳＥＬ　　ＧＲＴの制御の下にバス２９を介して受
取ったグループ値を定義するビットを、その出力用バス
４９に供給する。

比較器５０は、一方では、導体ＡＬ３〜Ａ　Ｌ　６に存
在するビットを受取り、他方では、入力用バス５１に存
在するビット、即ち、アドレスまたはグループ値を定義
する。バス４７がらのビット、＝２６− またはグループ値を定義する、バス４９からのビットの
どちらかを受取る。

比較器５０は、Ｃ２と名付けられた２つの信号を、その
出力用ライン５３に供給する。Ｃ２の第１の信号は、バ
ス５１と導体ＡＬ３〜ＡＬ６のそれぞれのビット状態が
等しいことを表わす。Ｃ２の第２の信号は、バス５１の
ビットが、導体ＡＬ３〜ＡＬ６のビットによって表わさ
れた値よりも小さい値を有することを表わす。

シーケンス制御回路３０は、第５Ａ図〜第５Ｄ図に示す
ように、各サイクルの間の、下記動作シーケンスの実行
を可能にする。

リセット信号を受取った際、または先行サイクルの間に
実行された調停動作に次いで、調停プロセスは開始する
。

第５Ａ図のステップ６０において、ライン５のリセット
信号を受取ると、経時値が、アドレス・レジスタ２４か
ら経時レジスタ２０にロードされ、ステップ６１におい
て、システムは、クロック信号ＣＬＯが生じるのを待つ
。

クロック信号ＣＬＯが生じると、ステップ６２において
、先行調停サイクルの間に発生した共用バス・アクセス
信号が、（第７図のアクセス・ラッチ２０８において）
消えるので、ライン３８上の信号ＳＥＬ　　ＡＤも消え
て、セレクタ３３の出力用バス４７」−のアドレス、従
って導体ＡＬ３〜ＡＬ６上のアドレスが取除かれ、調停
パラメータは更新される。

ステップ６３において、検査が行なわれ、ライン６−］
上の要求の状態が決定される。ラインの状態が低いレベ
ルの場合は、要求はなされておらず、ステップ６６に進
んで、システムは信号ＣＬ１が生じるのを待つ。

ライン６−ｉ上に要求信号が存在する場合、ステップ６
４において、第１の比較器４３は、調停バス１２上のす
べての優先順位レベル・ビットのＯＲ関数、従ってｒ　
１　ｏｕｔ　ｏｆ　ＮＪコードの使用の結果として最高
の優先順位を表わす、導体ＡＬＯ〜ＡＬ２−ヒのビット
値を、バス４０上の要求の優先順位レベル・ビットの値
と比較する。

２７− 信号Ｃ１が不等を表わす（バス４０上のビット値＜　Ａ
　Ｌ　Ｏ〜ＡＬ２上のビット値）場合ステップ６５にお
いて、要求ラッチ２００（第７図）はリセットされ、シ
ステムはステップ６６においてＣＬｌが生じるのを待つ
。

信号Ｃ１が同等を表わす場合、ステップ６７において、
ライン３９の信号ＳＥＬ　　ＧＲによって、セレクタ３
３の選択回路ＳＥＬ　　２−１はグループ値のビットを
転送し、それによって、なお競合しているすべての調停
回路は、グループ値のビットを導体ＡＬ３〜ＡＬ６に乗
せる。

前記比較の結果とは無関係に、ライン３７上の信号ＳＥ
Ｔ、　　ＧＲＩの状態は高いレベルにあるので、グルー
プ値のビットは、バス５１に転送される。

ＣＬＩが生じると、第５Ｂ図のステップ７０において、
ライン３５上の信号ＳＥＬ　　ＰＲが消え。

バス４０上の、従って導体ＡＬＯ〜ＡＬ２上の優先順位
ビットを取除くように、セレクタ３２の選択回路５ＥＬ
Ｌ−１を禁止する。ステップ７１＝２９− ２８− においで、検査が行なわれ、要求ラッチ２００の状態が
決定される。要求信号が存在しない場合、ブロック７２
において、導体Ａ　Ｌ　３〜ＡＬ６上のグループ・ビッ
トの値と、バス４９上のグループ・ビット値は、優先順
位ビットと同様に、第２の比較器５０で比較される。こ
の場合、導体ＡＬ３〜Ａ　Ｉ−６上のビットは、最高の
グループ値を表わす。

そして、ステップ７３において、システムはＣＬ２が生
しるのを待つ。

要求信号が存在する場合、ステップ７４において、バス
５】上のグループ・ビットと導体ＡＬ３〜ＡＬ６上のグ
ループ・ビットが、前と同様に、比較器５０において比
較される。

バス５］のビットの値が導体ＡＬ３〜ＡＬ６のビットの
値よりも小さい場合、ステップ７５において、要求ラッ
チ２００がリセットされ、ステップ７３において、シス
テムはＣＬ２が生じるのを待つ。

バス５１のビットの値が導体ＡＬ３〜ＡＬ６のビットの
値に等しい場合には、ステップ７６にお３０− いて、ライン３４に現われた信号５ＥＬＲＧによって導
電された、セレクタ３２の選択回路ＳＥＬ　１−１によ
って、等級値のビットはバス４゜に乗せられ、次いでド
ライバ４１によって導体ＡＬＯ〜Ａ　Ｌ　２に乗せられ
る。そして、ステップ７３において、システムは信号Ｃ
Ｌ２が生じるのを待つ。

ライン３６に信号ＳＥＬ　　ＲＧＩが生じると、セレク
タ３２の選択回路５ＥＬＬ−２が導電さり、要求がなさ
れたかどうかにがかわらず１等級値のビットは、バス４
２を介して、比較器４３の入力用バス４４に加えられる
。そして、ステップ７３において、システムはＣＬが生
じるのを待つ。

ＣＬ２が生じると、第５ｃ図のステップ８ｏにおいて、
ライン３７に信号５ＥＬＧＲＩが消えてセレクタ３３の
選択回路ＳＥＬ　　２−２を禁止し、導体ＡＬ３〜ＡＬ
６にあるグループ値のビットを取除く。そして、ステッ
プ８１において、要求ラッチ２００の状態を決定する検
査が行なわれる。

一３１＝ 要求信号が存在しない場合、ステップ８２において、第
１の比較器４３によって、導体ＡＬＯ〜Ａ　Ｌ　２上の
等級値のビットが、バス４２上の等級値のビットと比較
される。ＡＬＯ−ＡＬ２にある等級値のビットは、なお
競合している装置によってなされた要求のすべての等級
値ビットのＯＲ関数を表わし、それ故、最高の等級値を
表わす。そして、ステップ８３において、システムはＣ
Ｌ３が生じるのを待つ。

要求信号が存在する場合、ステップ８４において、前述
のように、比較器４３で、バス４４上の等級値ビットが
導体Ａ　Ｔ、、　Ｏ〜Ａ　Ｌ　２上の等級値ビットと比
較される。

不等（バス４４のビット値＜ＡＬＯ−ＡＬ２のビット値
）が検出された場合、ステップ８５において、要求ラッ
チ２００がリセットされ、ステップ８３において、シス
テムはＣＬ　３が生じるのを待つ。

比較されたビットが同等であることが検出された場合、
ステップ８６において、ライン３８の信号ＳＥＬ　　Ａ
Ｄによって導電されたセレクタ３３の選択回路５ＥＬ２
−１は、バス２６の内容をバス４７を介してドライバ４
８に転送して、アドレス・ビットを導体ＡＬ３〜ＡＬ６
に乗せ、アクセス・ラッチを１にセットする。そして、
ステップ８３において、システムはＣＬ３が生じるのを
待つ。

ＣＬ３が生じると、第５Ｄ図のステップ９０において、
ライン３６上の信号ＳＥＬ　　ＲＧＩが消えて、セレク
タ３２の選択回路５ＥＬＬ−２が禁止され、バス４２に
ある等級値ビットが取除かれる。

ライン４の「共用バス使用中」信号の状態は、バス使用
中ラッチ２３８（第７図）に記憶される。

ライン６−ｉの要求信号の状態は、要求ラッチ２００（
第７図）に記憶される。等級値ビットは、ライン３４上
の信号ＳＥＬ　ＲＧを消すことによって、導体ＡＬＯ〜
ＡＬ２から取除かれ、それによって、セレクタ３２の選
択回路５ＥＬＬ−１は禁止される。

） −３３ ３２− ステップ９１において、アクセス・ラッチ２０８（第７
図）の状態を決定する検査が行なわれる。

アクセス・ラッチ２０８がリセットされていて、共用バ
スがアクセスされていないことを表わす場合は、ステッ
プ９２において、要求ラッチ２００が検査される。要求
がなされていない場合、システムはステップ６１　（第
５Ａ図）に戻って、信号Ｃ，Ｌ　Ｏが生じるのを待つ。

共用バス・アクセスが要求されている場合には、ステッ
プ９３において、ライン３５の信号ＳＥＬ　　ＰＲによ
って導電された、セレクタ３２の選択回路ＳＥＬ　　１
−１により、優先順位レベル・ビットは導体ＡＬＯ〜Ａ
　Ｌ２に乗せられ、次いで、システムは信号ＣＬＯが生
じるのを待ち、新しい調停サイクルが開始する。

アクセス・ラッチ２０８が１にセットされている場合、
ステップ９４において、要求ラッチ２゜Ｏがリセットさ
れ、次いで、ステップ９５において、物理アドレスが、
第２の比較器５ｏで比較される。導体Ａ　Ｌ　３〜Ａ　
Ｌ　６　、Ｊ二のアドレス・ビットと、調停回路に関連
する装置のアドレスとが一致３４− しない場合、ステップ９６において、ライン９−ｉのエ
ラー信号の状態が高いレベルになって、共用バス要求信
号を取除き、エラー状態が記憶される。

比較されたアドレスが同等であることが検出された場合
、ステップ９７において、ライン４の共用バス使用中信
号の状態が検査される。共用バス１が使用中の場合、シ
ステムは、ステップ６１に戻って、ＣＬＯが生じるのを
待つ。共用バスが使用中ではない場合は、ステップ９８
において、バス要求信号は取除かれ、ライン８−ｊの要
求許可信号は、要求が選択されたことを表わす状態にセ
ットされる。そして、システムはステップ６１に戻って
、ＣＬＯが生じるのを待つ。次のサイクルにおいて、こ
の装置は選択プロセスに加わらず、その要求（共用バス
・アクセス）が実行される。

次に１本発明の方法を実現するのに必要な論理素子を、
第６Ａ図〜第６Ｄ図、第７図及び第８図を参照して説明
する。セレクタ３２及び３３の概要図が第６Ａ図及び第
６Ｂ図に示されている。

セレクタ３２の選択回路５ＥＬｌ−１は、ＡＮＤゲート
１００及び１０２並びにＯＲゲート１０４を含む。Ａｌ
ｌ’）ゲート１００は入力として。

バス７−　ｉの優先順位（ＰＲ）を表わすビット、及び
ライン３５の信号ＳＥＬ　　ＰＲを受取る。ＡＮＤゲー
ト１０２は、バス２８の等級値ビット、及びライン３４
の信号５ＥＬＲＧを入力として受取る。ＡＮＤゲート１
００及び１０２からの出力は、ＯＲゲート１０４に入力
として加えられ、ＯＲゲート１０４は、信号５ＥＬＰＲ
及びＳＥＬ　　ＲＧのどちらが高いレベルにあるかに応
して、優先順位レベル・ビットまたは等級値ビットを、
バス４０に供給する。

セレクタ３２の選択回路５ＥＬＩ−２はＡＮＤゲート１
０３を含み、バス２８からの等級値ビット及びライン３
６の信号５ＥＬＲＧＴを入力信号として受取る。信号Ｓ
ＥＬ　ＲＧＴの状態がの高いレベルであるとき、ＡＮゲ
ート１０３は等級値ビットをバス４２に供給する。

セレクタ３３の選択回路ＳＥＬ　　２−１は、Ａ３５− ＮＤゲート１０５及び１０７並びにＯＲゲート１０９を
含む。ＡＮＤゲート１０５は、バス２６のアドレス（Ａ
Ｄ）を表わすビット、及びライン３８の信号ＳＥＬ　　
ＡＤを、入力信号として受取る。

ＡＮＤゲート１０７は、バス２９のグループ（ＧＲ）値
ビット、及びライン３９の信号ＳＥＬ　　ＧＲを、入力
信号として受取る。

ＡＮＤゲート１０５及び１０７からの出力は、ＯＲゲー
ト１０９に入力として加えられ、ＯＲゲート１０９は、
信号ＳＥＬ　　ＡＤ及びＳＥＬ　　ＧＲのどちらが高い
レベルであるかに応じて、アドレス・ビットまたはグル
ープ値ビットを、バス４７に供給する。

セレクタ３２の選択回路ＳＥＬ　　２−２はＡＮＤゲー
ト１０８を含み、バス２９のグループ（ＧＲ）値ビット
及びライン３７の信号ＳＥＬ　　ＧＲ■を入力として受
取る。この信号の状態が高いレベルであるとき、ＡＮＤ
ゲート１０８はグループ値ビットをバス４９に供給する
。

比較器４３及び５０の概要図が第６Ｃ図及び第＝３７− ３６− ６Ｂ図に示されている。比較器４３の比較回路ＣＯＭＰ
Ｉは、バス４４に存在する（優先順位または等級値の）
ビット及び導体ＡＬＯ〜Ａ　Ｌ　２に存在するビットを
受取り、それらの比較結果を、それぞれ「＝」及び「〈
」と表示された２つの信号を出力用ライン１２０及び１
２１に供給する。出力信号「＝」はバス４４のビット値
が導体Ａ　Ｌ　Ｏ〜ＡＬ２のビット値に等しいとき、高
いレベルであり、出力信号「〈」は、バス４４のビット
値が導体ＡＬＯ〜Ａ　１．２のビット値よりも小さいと
き、高いレベルである。

比較回路ＣＯＭＰ１での比較結果は、適時にＤ型のラッ
チ１２２．１２３．１２５及び１２６に記憶される。

信号ＣＬＯが生じると、ラッチ１２２は、ライン１２０
に供給された比較結果を記憶する。ラッチ１２２の出力
用ライン１２８の、ｒＰＲ＝Ｊと表示された信号が高い
レベルを示す場合は、優先順位レベル・ビット間の同等
が検出されていることを意味する。信号ＣＬ２が生じる
と、ラッチ１３８− ２３は、ライン１２０に供給された比較結果を記憶する
。ｒＲＧ＝Ｊと表示された、ラッチ１２３の出力用ライ
ン１２９の信号が高いレベルを示す場合は、等較値ビッ
ト間の同等が検出されていることを意味する。

ＣＬＯが生じると、ラッチ１２５はライン１２１の状態
を記憶する。ｒＰＲ＜Ｊと表示された、ラッチ１２５の
出力用ライン１３１の信号が高いレベルを示す場合は、
バス４４の優先順位レベル・ビットの値が導体ＡＬＯ〜
ＡＬ２のビットの値よりも小さいことを意味する。信号
ＣＬ２が生じると、ラッチ１２６はライン１２１の状態
を記憶する。ｒＲＧ＜Ｊと表示された、ラッチ１２６の
出力用ライン１３２の信号が高いレベルを示す場合は、
バス４４の等級ビットの値がＡＬＯ〜ＡＬ２のビットの
値よりも小さいことを意味する。

ライン１２８，１２９，１３１及び１３２の出力信号は
、第４図に示すように、（４本の導体を含む）ライン４
６を介して、シーケンス制御回路３０及び経時更新回路
２１へ信号Ｃ１を供給する。

第６Ｄ図において、比較器５０の比較回路ＣＯＭＰ２は
、バス５１上の（グループ値またはアドレスの）ビット
及び導体ＡＬ３〜ＡＬ６Ｊ二のビットを入力として受取
り、　（それらの比較結果を）それぞれ［＝」及び「く
ｊと表示された２つの信号の出力用ライン１３４及び１
３５に供給する。

ライン１３４の出力信号「＝」の状態が高いレベルであ
ることは、比較回路ＣＯＭＰ２が受取った入力ビツト間
の同等が検出されたことを意味し、ライン１３５の出力
信号「〈」の状態が高いレベルであることは、導体ＡＬ
３〜ＡＬ６のビットの値がバス５］のビットの値よりも
小さいことを意味する。

これらの出力の状態は、４個のＤ型のラッチ１３６．１
３７．１３９及び１４０に記憶される。

信号ＣＬＩが生じると、ライン１３４上の出力の状態が
ラッチ１３６に記憶される。ラッチ１３６の出力用ライ
ン１４２上の、ｒＧＲ＝Ｊと表示された信号が高いレベ
ルを示すことは、グループ値ビットの間の同等が検出さ
れていることを意味す３９− る。信号ＣＬ３が生じると、ライン１３４上の出力の状
態がラッチ１３７に記憶される。ｒＡＤ＝」と表示され
た、ラッチ１３７の出力用ライン１４３上の信号が高い
レベルを示すことは、アドレス・ビット間の同等が検出
されていることを意味する。

信号ＣＬＩが生じると、ライン１３５の出力状態がラッ
チ１３９に記憶される。ラッチ１３９の出力用ライン１
４５の、ｒＧＲ＜Ｊと表示された信号が高いレベルを示
すときは、グループ・ビット間の不等が検出されている
ことを意味する。信号ＣＬ　３が生じると、ライン１３
５の出力状態がランチ１４０に記憶される。ラッチ１４
０の出力用ライン１４６の、ｒＡＤ＜Ｊ　と表示された
信号が高いレベルを示すときは、アドレス・ビット間に
不等が検出されていることを意味する。

ライン１４２，１４３，１４５及び１４６の出力信号は
、第４図に示すように、（４本の導体を含む）ライン５
３を介して、シーケンス制御回路３０及び経時更新回路
２１へ信号Ｃ２を供給する。

４１− ４０− 次に、第７図に、シーケンス制御回路３０の概要図を示
す。

シーケンス制御回路３０はＤ型の要求ラッチ２００を含
む。要求ラッチ２００は、信号ＣＬ３が生じると、ライ
ン６−ｊの要求信号の状態を記憶し、ライン２０２を介
してリセット入力（Ｒ）に加えられた信号によって、リ
セットすることができる（出力用ライン２０１に低いレ
ベルの信号が現われる）。要求ラッチ２００からライン
２０１に出力された信号は、クロック信号ＣＩ、　Ｏ−
ＣＬ３によって活性化される４個のＡＮＤゲート２０３
〜２０６の各々の入力の１つに加えられる。更に、ＡＮ
Ｄゲート２０６は、追加の条件、即ち、バス・アクセス
＝０が満足される場合に活性化される。従って、ＡＮＤ
ゲート２０６の入力の１つは、アクセス・ラッチ２０８
に、インバータ２０７を介して接続される。

ＡＮＤゲート２０３からの出力は、ＡＮＤゲート２１０
の入力の１つに加えられる。ＡＮＤゲート２１０のもう
１つの入力は、ラッチ１２２（第４２− ６Ｃ図）から信号ｒＰＲ＝Ｊが出力されるライン１２８
に接続される。導体ＡＬ３〜ＡＬ６への、グループ値ビ
ットの送出を制御するＰＬ　　ＧＲ倍信号、ＡＮＤゲー
ト２１０はその出力に供給する。

この信号は、ラッチ２１１のセット入力（Ｓ）に加えら
れ、ラッチ２１１は、その出力Ｑから、ライン３９を介
して、信号ＳＥＬ　　ＧＲを出力する。

またラッチ２１１は、信号ＣＬ２が生じると、それによ
ってリセットされ、ＡＬ３〜ＡＬ６上のグループ・ビッ
トを取除く。

ＡＮＤゲート２１２は、入力の１つに、ＡＮＤゲート２
０３からの出力を受取り、もう１つの入力として、ライ
ン１２８からインバータ２１３を介して、ラッチ１２２
から出力信号ｒＰＲ＝Ｊを受取る。そしてＡＮＤゲ〜ト
２１２は、ライン２１４に、要求ラッチ２００をリセッ
トする出力信号を供給する。

この信号はＯＲゲート２１６の入力の１つに加えられ、
ＯＲゲート２１６の出力は、ライン２０２を介して、要
求ラッチ２００のリセット入力（Ｒ）に加えられる。

次に、ＡＮＤゲート２０４の出力は、ＡＮＤゲ−）−２
１８の入力の１つに加えられ、ＡＮＤゲート２１８のも
う１つの入力には、ライン１４２を介してラッチ１３６
の出力信号ｒＧＲ＝Ｊが加えられる。導体ＡＬＯ−ＡＬ
２への等較値ビットの転送を制御する信号ＰＴ、、ＲＧ
が、ＡＮＤゲート２１８から出力される。この信号はラ
ッチ２］９のセット入力（Ｓ）に加えられ、ラッチ２１
９の出力Ｑは、等級選択信号５ＥＬＲＧをライン３４に
供給する。信号ＣＬ　３が生じると、ラッチ２１９はリ
セットされ、Ａ　Ｉ−０〜Ａ　Ｔ−２上の等級ビットを
取除く。

ＡＮＤゲート２２０の入力の１つには、ＡＮＤゲート２
０４の出力が供給され、もう１つの入力には、インバー
タ２２２を介して、ライン１４２からラッチ１３６の出
力信号ｒＧＲ＝Ｊが加えられる。ＡＮＤゲート２２０の
出力は、ＯＲゲート２１６の入力の１つに加えられ、一
定の条件の下に要求ラッチ２００をリセットされる。

４３− 次に、ＡＮＤゲート２０５の出力はＡＮＤゲート２２４
の入力の１つに加えられ、ＡＮＤゲート２２４のもう１
つの入力には、ラッチ１２３の出力信号ｒＲＧ＝Ｊがラ
イン１２９を介して加えられる。ＡＮＤゲート２２６は
、１つの入力にＡＮＤゲート２０５の出力が加えられ、
もう１つの入力には、ラッチ１２３の出力信号ｒＲＧ＝
Ｊがライン１２９からインバータ２２８を介して加えら
れる。ＡＮＤゲート２２４は、導体ＡＬ３〜ＡＬ６への
アドレス・ビットの転送を制御する信号ＰＬ　　ＡＤを
出力する。この信号はラッチ２２５のセット入力（Ｓ）
に加えられ、ラッチ２２５は、その出力Ｑからライン３
８に信号ＳＥＬ　　ＡＤを供給する。信号ＣＬＯが生じ
ると、ラッチ２２５はリセットされ、ＡＬ３〜ＡＬ６上
のアドレス・ビットを取除く。

ＡＮＤゲート２２４の出力は、アクセス・ラッチ２０８
のセット入力（Ｓ）に、ライン２０９を介して加えられ
る。

ＡＮＤゲート２２６の出力は、ＯＲゲート２１４５− ４４− ６の入力の１つに加えられ、一定の条件の下に要求ラッ
チ２００をリセットさせる。

次に、ＡＮＤゲート２０６の出力は、導体ＡＬＯ〜Ａ　
Ｉ、　２への優先順位レベル・ビットの転送を制御する
信号ＰＬ　　ＰＲを供給する。この信号は、ラッチ２３
１のセット入力（Ｓ）に加えられ、ラッチ２３１は、そ
の出力Ｑからライン３５を介して、信号ＳＥＬ　　ＰＲ
を出力する。信号ＣＬＩが生じると、ラッチ２３１はリ
セットされ、ＡＬＯ〜ＡＬ２上の優先順位レベル・ビッ
トを取除く。

アクセス・ラット２０８は、信号ＣＬＯがリセット入力
（Ｒ）に加えられるとリセットされるＲ８型のラッチで
ある。

アクセス・ラッチ２０８からの出力は、ＡＮＤゲート２
３０の入力の１つに加えられる。ＡＮＤゲート２３０は
、もう１つの入力に加えられる信号ＣＬ３によって活性
化される。ＡＮＤゲート２３０からの出力は、ＯＲゲー
ト２１６の入力の１つに加えられる。

ＡＮＤゲート２３２は、入力の１つに、ＡＮＤ４６− ゲート２３０の出力が加えられ、もう１つの入力には、
ライン１４３からインバータ２３３を介して、ラッチ１
３７の出力ｒＡＤ＝Ｊが加えられ、ライン９−ｉにエラ
ー信号を出力する。

ＡＮＤゲート２３４は、入力の１つに、ライン１４３を
介してラッチ１３７の出力ｒＡＤ＝Ｊが加えられ、もう
１つの入力には、ＡＮＤゲート２３０の出力が加えられ
、更にもう１つの入力には、インバータ２３６の出力が
加えられる。インバータ２３６の入力には、ライン４か
ら共用バス使用中信号が加えられる。ＡＮＤゲート２３
４は要求許可信号をライン８−ｉに出力する。この信号
は、高いレベルの状態のとき、その調停回路に関連する
装置の共用バス・アクセスを可能にする。

信号ＣＬ３が生じると、Ｄ型のラッチ２３８はライン４
の状態を記憶し、経時更新機能を制御する信号をライン
３１に供給する。

次に、ラッチ２４０は、セット入力（Ｓ）に信号ＣＬＯ
、リセット入力（Ｒ）に信号ＣＬ２が加かられ、出力Ｑ
からライン３７を介して信号ＳＥＬ　　ＲＧＩを出力す
る。

ラッチ２４２は、セット入力（Ｓ）に信号ＣＬ１、リセ
ット入力（Ｒ）に信号ＣＬ３が加えられ、出力Ｑからラ
イン３６を介して信号ＳＥＬ　　ＲＧＩを出力する。

第７図の回路によって、第５Ａ図〜第５Ｄ図の流れ図に
示された動作が実行可能になる。

信号ＣＬＯが生じると、ＡＮＤゲート２０３が開かれる
。同時に、ラッチ２４０がセットされ、ライン３７の信
号ＳＥＬ　　ＧＲＩが高いレベルになって、ＡＮＤゲー
ト１０８（第６Ｂ図）が開かれ、それによって、グルー
プ値ビットがバス４９に転送される。また、信号ＣＬＯ
が生じると、ラッチ２２５がリセットされ、ライン３８
の信号ＳＥＬ　　ＡＤは低いレベルとなってＡＮＤゲー
ト１０５（第６Ｂ図）を禁止し、それによって、導体Ａ
Ｌ３〜ＡＬ６のアドレス・ビットが取除かれる。

信号ＣＬＯによって、アクセス・ラッチ２０Ｂもリセッ
トされる。

比較器４３は、先行サイクルの間に信号ＣＬ３４７− が生じたときバス４０従ってバス４４に乗せられた優先
順位レベル・ビットを、導体ＡＬＯ〜ＡＬ２の優先順位
レベル・ビットと比較する。両者が等しいことが検出さ
れた場合、ＡＮＤゲート２１０が活性化される。もし、
バス・アクセス要求がライン６−ｉに存在すれば、要求
ラッチ２００がセットされ、ＡＮＤゲート２１０は高い
レベルの信号を出力し、ライン３９のグループ選択信号
ＳＥＬ　　ＧＲが高いレベルになる。それによって、Ａ
ＮＤゲート１０７（第６Ｂ図）は活性化され、グループ
値ビットが、バス４７及び導体ＡＬ３〜ＡＬ６に乗せら
れる。

比較器４３で比較された前記ビットが等しくない場合は
、ＡＮＤゲート２１２から高いレベルの信号が出力され
、ＯＲゲート２１６を介して要求ラッチ２００のリセッ
ト入力（Ｒ）に加えられる。

信号ＣＬＩが生じると、ラッチ２３１はリセットされ、
ライン３５の信号ＳＥＬ　　ＰＲは低いレベルになり、
それによって、ＡＮＤゲート１００（第６Ａ図）は閉じ
られ、導体ＡＬＯ〜ＡＬ２上４９− ４８− の優先順位レベル・ビットが取除かれる。また、ラッチ
２４２がセットされて、ライン３６の信号ＳＥＬ　　Ｒ
ＧＩは高いレベルになり、それによって、ＡＮＤゲート
１０３（第６Ａ図）は活性化され、等級値ビットはバス
４２に転送される。

前の信号ＣＬＯの立上り過渡期において、要求ランチ２
００がリセットされなかった場合、即ち、優先順位レベ
ル・ビット間の同等性がながった場合、ＡＮＤゲート２
０４は高いレベルの信号を出゛力する。

すべての調停回路の比較器５０の比較回路ｃ。

ＭＰ２において、グループ・ビットが比較される。

比較されたグループ・ビットが同等であることが検出さ
れた場合、ライン３４に高いレベルの信号ＳＥＬ　　Ｒ
Ｇが出力されて、等級値ビットが導体Ａ　Ｌ　Ｏ−Ａ　
Ｌ　２　Ｌｍ　９罎され、ＡＮＤゲート１゜２（第６Ａ
図）が開かれる。

比較されたグループ・ビットが同等であることが検出さ
れない場合には、ＡＮＤゲート２２０は高いレベルの信
号を出力し、要求ラッチ２００を５０− リセットする。

前の信号ＣＬＯの立上り過渡期において、要求ラッチ２
００がリセットされていた場合、ＡＮＤゲート２０４は
禁止されており、ライン３４の等級選択信号ＳＥＬ　　
ＲＧは低いレベルになっているおそれがある。それ故、
ＡＮＤゲート１０２（第６Ａ図）は禁止されるおそれが
ある。従って、それらの調停回路の等級値ビットが導体
ＡＬＯ〜ＡＬ２に加えられることはない。

信号ＣＬ２が生じると、ラッチ２４０がリセットされて
、ライン３７の信号ＳＥＬ　　ＧＲＩはＡＮＤゲート１
０８（第６Ｂ図）を禁止する。また。

信号ＣＬ２によって、ラッチ２１１がリセットされて、
ライン３９の信号ＳＥＬ　　ＧＲが低いレベルになるこ
とにより、ＡＮＤゲート１０７が禁止されるので、導体
ＡＬ３〜ＡＬ６のグループ値ビットは取除かれる。

比較器４３の比較回路ＣＯＭＰ１は、バス４４に存在す
る等級値、及びＡＬＯ−ＡＬ２上の、最高の等級値を定
義するビットを、入力として受取り、それらを比較する
。

比較されたビットの同等性が検出され、且つ前の信号Ｃ
Ｌ　１の立上り過渡期において、要求ラッチ２００がリ
セットされなかった場合、ＡＮＤゲート２０５が開かれ
、ＡＮＤゲート２２４は高いレベルの信号を出力して、
ラッチ２２５をセットし、ライン３８の信号ＳＥＬ　　
ＡＤを高いレベルにセットすることによって、ＡＮＤゲ
ート１０５を活性化する。そして、バス４７からドライ
バ４８を介して、アドレス・ビットが導体ＡＬ３〜ＡＳ
Ｌ６に転送される。

ＡＮＤゲート２２４の出力信号は、アクセス・ラッチ２
０８をセットする。

比較されたビットの同等性が検出されず、かつ前の信号
ＣＬＩの立上り過渡期において、要求ランチ２００がリ
セットされなかった場合、ＡＮＤゲート２０５が開かれ
、ＡＮＤゲート２２６は、高いレベルの信号を出力し、
要求ラッチ２００をリセットする。

要求ラッチ２００がリセットされていた場合、−５１＝ ＡＮＤゲート２０５及び２２４は禁止され、ライン３８
の信号Ｓ、ＥＬＡＤは低いレベルにされ、その装置のア
ドレス・ビットが共用バスに乗せられず、そしてアクセ
ス・ラッチ２０８はセットされないおそれがある。

信号ＣＬ３が生じると、ラッチ２４２はリセットされ、
ライン３６の信号ＳＥＬ　　ＲＧＩは低いレベルになり
、それによって１歳ＡＮＤゲート１０３（第６Ａ図）を
禁止する。また、信号ＣＬ３によって、ラッチ２１９は
リセットされ、ライン３４の信号ＳＥＬ　　ＲＧは低い
レベルにされ、それによって、ＡＮＤゲート１０２を禁
止する。その結果、導体ＡＬＯ〜ＡＬ２と、比較器４３
へ入力するライン４４において、等級値が取除かれる。

共用バスの状態はラッチ２３８に記憶される。

前の信号ＣＬ２の立上り過渡期において、アクセス・ラ
ッチ２０８がセットされていた場合、ＡＮＤゲート２０
６は禁止され、ライン３５の信号ＳＥＬ　　ＰＲが低い
レベルになり、ＡＮＤゲート１００（第６Ａ図）が禁止
され、優先順位レベル・５３− ５２− ビットは導体ＡＬＯ〜Ａ　Ｌ　２に転送されない。そし
て、次の信号ＣＬＯの立上り過渡期において、その装置
は選択プロセスに加わらない。というのは、この時点に
おいて選択された要求は、次のサイクルの間に実行され
るとみなされ、他の要求は考慮されない。

ＡＮＤゲート２３０は、高いレベルの信号を出力し、要
求ラッチ２００をリセットする。

ここで、アドレスが比較される。比較されたアドレスが
等しいことが検出され、かつ共用バスが使用中ではない
（ライン４がＯレベルである）場合、ＡＮＤゲート２３
４は、高いレベルの要求許可信号をライン８−ｉに出力
する。共用バスが使用中の場合、ＡＮＤゲート２３４は
禁止され、低いレベルの信号がライン８−　ｉに供給さ
れ、それによって、その要求を選択することができない
ことを表わす。

比較されたアドレス・ビットが等しくないことが検出さ
れた場合、ＡＮＤゲート２３２は、高いレベルのエラー
信号をライン９−ｉに出力する。

−図一 共用バスがアクセスされていない場合、かつ要求が要求
ラッチ２０ｏに記憶されている場合、ＡＮＤゲート２０
６は、高いレベルの信号５ＥＬＰＲをライン３５に供給
する。この信号によってＡＮＤゲート１００が開かれ、
優先順位レベル・ビットがバス４０に、従って導体ＡＬ
Ｏ−ＡＬ２に転送される。

ここで、新しいサイクルを開始することができる。

次に、第８図において、経時更新回路２１について説明
する。

この回路には２つのＡＮＤゲート３００及び３０１が含
まれる。ＡＮＤゲート３ｏｏは２つの入力を含み、入力
の１つは信号ＣＬＯを受取り、もう１つの入力はライン
３１がら経時更新信号を受取る。この信号は、下記のア
ルゴリズムに従って、共用バスが使用可能であることが
分った場合、がっ、あらゆる調停回路の経時を更新すべ
き場合に、高いレベルになる： ・選択された装置の経時→０ ・装置の経時Ｘく選択装置の経時→Ｘ＋１・装置の経時
Ｙ〉選択装置の経時→Ｙ 更新は論理回路３０３によって実行される。

ＡＮＤゲート３０１は、入力の１つに、信号ＣＬＯを、
もう１つの入力には、ライン５からのリセット信号を受
取り、システムをリセットする際、高いレベルの信号を
ライン２３に出力し、物理アドレスが経時レジスタ２０
にロードされる。

論理回路３０３には、ラッチ１２３．１２６（第６Ｃ図
）及びラッチ１３６，１３９（第６Ｄ図）から、４つの
比較信号（Ａ−Ｄ）が供給される。

れないが、Ａ　−Ｂ　＝−Ａ’＋　Ｂに等しい。

５５− 論理回路３０３は、２つの信号ｒ増加＋１」及び「０リ
セツト」を供給し、（増加＋１）　＝　（Ａ十ＢＣ）、
（Ｏリセット）＝ＢＤになるようにしなければならない
。

論理回路３０３には、論理演算ＢＤを実行するＡＮＤゲ
ート３０５、論理演算Ａ＋ＢＣを実行するＯＲゲート３
０７及びＡＮＤゲート３ｏ９が含まれる。

ＡＮＤゲート３１１及び３１３は、ＡＮＤゲート３００
からの出力信号によって活性化され、信号ＣＬＯの立上
り過渡期において、経時を更新し、ＡＮＤゲート３０５
がら供給された演算ＢＤの結５７− ５６− 果をＯリセット出力のライン２２ａに供給するとともに
、ＯＲゲート３０７から供給された演算Ａ＋ＢＣの結果
を増加＋１出力のライン２２ｂに供給する。

これらの２つの出力は、ライン２２ａ及び２２ｂを介し
て、経時レジスタ２０に加えられる。

【図面の簡単な説明】

第１図は、本発明の方法の種々のステップを示す流れ図
、 第２図は、本発明の方法が使用されるシステムの概要図
。 第３図は、調停サイクルの間に実行される動作を説明す
るタイミング図、 第４図は、装置Ｕ　−ｉに関連する調停回路Ａ−１の概
要図、 第５Ａ図〜第５Ｄ図は、ＣＬＯ−ＣＬ３の各々のクロッ
ク期間中に、第４図の回路で実行される動作を示す流れ
図、 第６Ａ図〜第６Ｄ図は、第４図のセレクタ３２．３３及
び比較器４３．５ｏの概要図、 ５８− 第７図は、第４図のシーケンス制御回路３０の概要図。 第８図は、第４図の経時更新回路２１の概要図である。 １・・・・バス、１２・・・・調停バス、２０・・・・
経時レジスタ、２１・・・・経時更新回路、２４・・・
・アドレス・レジスタ、３０・・・・シーケンス制御回
路、３２．３３・・・・セレクタ、４１・・・・ドライ
バ、４３・・・・比較器、４８・・・・ドライバ、５０
・・・・比較器。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　頓　　宮　　孝　　−（外１名） ５９− Ｆｌ（ｒ、ｓＢｔ＼ら ＦＩＧ、　！；Ｄへ

Claims (1)

1. 【特許請求の範囲】 １つの共用資源を複数個の装置が共用、前記共用資源を
   アクセスすることを希望する装置の各々によって、前記
   共用資源へのアクセスの要求がなされるデータ処理シス
   テムにおいて、１つの選択さ九た装置に前記共用資源を
   割付けるのを調停する方法であって、 該装置によって行なわれる要求の経時に対応する経時値
   の初期値を該装置の各々に割当て、要求した時機が最も
   古い装置を、前記共用資源が使用可能の場合に要求が実
   行される装置として選択し、 前記共用資源が使用可能であるとき、該選択された装置
   の経時値は最新の要求の経時に相当する値をとり、該選
   択された装置によってなされた要求よりも新しい要求に
   相当する選択されなかった１− 装置の経時値は所定量だけ増加し、該選択された装置に
   よってなされた要求よりも古い要求に相当する選択され
   なかった装置の経時値は不変のままとすることによって
   各装置と関連した経時値を更新する ことを特徴とする共用資源の割付けを調整する方法。