JPS6155704B2 - - Google Patents

Info

Publication number
JPS6155704B2
JPS6155704B2 JP10477379A JP10477379A JPS6155704B2 JP S6155704 B2 JPS6155704 B2 JP S6155704B2 JP 10477379 A JP10477379 A JP 10477379A JP 10477379 A JP10477379 A JP 10477379A JP S6155704 B2 JPS6155704 B2 JP S6155704B2
Authority
JP
Japan
Prior art keywords
bus
devices
common
request
buses
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP10477379A
Other languages
English (en)
Other versions
JPS5629731A (en
Inventor
Nobuteru Morita
Yoshimi Fukumura
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp, Nippon Electric Co Ltd filed Critical Nippon Telegraph and Telephone Corp
Priority to JP10477379A priority Critical patent/JPS5629731A/ja
Publication of JPS5629731A publication Critical patent/JPS5629731A/ja
Publication of JPS6155704B2 publication Critical patent/JPS6155704B2/ja
Granted legal-status Critical Current

Links

Landscapes

  • Multi Processors (AREA)
  • Bus Control (AREA)

Description

【発明の詳細な説明】 本発明は多重バス制御方式に関する。
従来の多重バス制御方式は共通バス毎に独立に
バス使用要求線を設け、共通バスに接続されてい
る各装置は使用しようとする共通バスに対応する
バス使用要求線のそれぞれに要求信号を発してい
た。すなわち第1図は、従来の多重バス制御方式
を示す図で共通バス12,22に接続されている
装置1〜4のうちバスの使用を要求する装置例え
ば装置1は、共通バス12,22のうちいずれか
一方を使用しようとするとき、バス使用要求線1
1〜21の両方に要求信号を出力する。このた
め、共通バス12,22に接続されている各装置
1〜4は共通バス各々に対応して使用要求手段を
持ち、かつ一つの共通バス12,22のうちの一
つの使用権が獲得できた場合には、共通バス1
2,22のうちの他方に対する要求信号を解除し
なければならない。要求信号を解除された共通バ
ス12,22においては、新たに使用割当ての動
作が始まる。この動作は、バスが全て割当てられ
るか、又は要求信号がなくなるまで続く。つまり
各バス毎に使用要求手段、割当手段、要求解除手
段が必要であり、さらに複数のバスが割当てられ
た場合に、どのバスを使用するかという判定手段
が必要であつた。これは制御回路が複雑になり、
また共通バスの数が増すにつれバス使用要求線な
らびに制御用回路が増大するという欠点があつ
た。
本発明の目的は、共通バスが増大してもバス使
用要求線および制御回路が増大しない多重バス制
御方式を提供することにある。
本発明の多重バス制御方式は、複数の処理装置
および複数の入出力制御装置などの複数の装置が
複数の共通バスで結合されたデータ処理システム
の多重バス制御方式であつて、前記各装置からの
バス使用要求に対し共通に設けられたバス使用要
求線と、前記各装置に設けられ前記複数のバスの
1つを使用する要求を前記バス使用要求線に供給
するための要求表示フリツプフロツプと、前記各
装置に設けられ前記共通バスの使用の有無を表示
する使用中表示フリツプフロツプと、前記各装置
に設けられ前記使用中表示フリツプフロツプに応
答して後段の装置に使用許可を与えるためのバス
使用許可ゲートとを含んで構成される。
次に本発明について図面を参照して詳細に説明
する。第2図は本発明の一実施例であつて、10
1はバス使用要求線、102は共通バス1、10
3は共通バスn、104〜109は上記102〜
103を介して通信を行う装置(プロセツサ、
I/O制御、主記憶など)である。使用権決定回
路、データ転送制御回路などの共通バスに関する
制御回路は各装置に分散配置されているため、独
立の共通バス制御装置は存在しない。共通バス使
用決定における、装置の優先順位は、全共通バス
に関して物理的に固定しており、共通バスの一端
(104側)が最高位であり他端(109側)が
最低位となる。
他装置と通信を行おうとする装置104〜10
9はバス使用要求線101にバス使用要求信号を
出力する。その時、共通バス102〜103の少
くとも一本が空いており、かつより上位の優先度
を持つ装置104〜109が、同時にバス使用要
求信号を出していなければ、上記装置104〜1
09は空き共通バス102〜103の使用権を得
て通信を開始する。共通バス102〜103が全
て使用中であれば、装置104〜109はバス使
用要求信号を出したまま、いずれかの、共通バス
が空くのを持つ。また同時に2個以上の装置10
4〜109がバス使用要求信号を出した際に、要
求装置数以上の共通バス102〜103が空いて
いれば、上位優先度を持つ装置104〜109か
ら順次共通バス102〜103の使用権を得て通
信を開始する。要求装置数を満たさない数の共通
バス102〜103が空いている時には、上位優
先度を持つ装置104〜109から順次共通バス
102〜103の使用権を得残りは共通バス10
2〜103が空くまでまたされる。
第3図は各装置104〜109内に設けられた
共通バス102〜109(説明を簡単にするため
共通バスの数は2とする)の使用権を決定する為
の制御回路の一具体例である。ここで装置201
は、第2図における装置104〜109の1つを
表わし、202,203は共通バス1のバス使用
中表示信号線および、該装置からのバス使用許可
表示信号線、204,205はそれぞれ共通バス
2のバス使用中表示信号線および該装置からの使
用許可表示信号線、206は要求表示フリツプフ
ロツプ、207,208はそれぞれ共通バス1,
2のバス使用中表示フリツプフロツプ、209は
共通バス選択回路、210,211はそれぞれ共
通バス1,2のバス使用許可ゲート、212,2
13はそれぞれ共通バス1,2の該装置へのバス
使用許可入力信号である。214,215は共通
バス1,2の応答信号である。
ここで装置201が共通バスの使用を希望する
時にはバス使用要求信号301により要求表示フ
リツプフロツプ206がセツトされる。この要求
表示フリツプフロツプ206は共通バスの使用権
を獲得するまで保持される。要求表示フリツプフ
ロツプ206の出力信号302はバスドライバ2
20を介してバス使用要求線101に接続されて
いる。バス使用要求線101が論理“0”になる
事で共通バス使用要求がいずれかの装置で発生し
たことがすべての装置104〜109に報知され
る。さらに要求表示フリツプフロツプ206から
の出力信号303は使用許可ゲート210及び2
11を閉じ、下位優先度を有する装置104〜1
09に対して共通バスの使用許可を与えないよう
にバス使用許可表示信号線203およ205を論
理“0”にする。
上位優先度を有する装置104〜109が共通
バスの使用を要求しておらず、かつ共通バスの少
なくとも一方が空いていれば、バス使用許可入力
信号212,213の少なくとも一方が論理
“1”になつており、共通バス1,2のバス使用
中表示フリツプフロツプ207,208の少なく
とも一方がセツトされる。もしバイアス使用中表
示フリツプフロツプ207,208の両方がセツ
トされていれば、選択回路209で共通バス1が
選択される。共通バス1が選択されると、同時に
バス使用中表示フリツプフロツプ208がリセツ
トされバス使用許可ゲート211が開かれ、他の
要求装置104〜109に共通バス2の使用を許
可する。選択回路209の出力がバス使用中表示
信号線202に出力されると同時に装置104〜
109は共通バス1にデータを出力する。データ
転送はアドレス指定された装置104〜109か
らのバス応答信号214,215によりバス使用
中表示フリツプフロツプ207,208をリセツ
トして終る。
さらに第4図を用いて詳細に動作を説明する。
バスの使用を要求する装置104〜109はバ
ス使用要求信号302が論理“1”になるとバス
使用要求線101が論理“0”になり他の装置1
04〜109にバスの使用を要求している装置の
存在を報知する。バス使用要求線101が論理
“0”になると使用を要求していない高位装置1
04〜109はバス使用許可表示信号線203,
205を論理“1”にして次位装置に送るこの信
号は次位装置のバス使用許可入力信号212,2
13となる。
該要求装置はバス使用許可入力信号212,2
13が論理“1”になるとバス使用中表示フリツ
プフロツプ207,208をセツトし共通バス選
択回路209の出力信号304を論理“1”にす
る。
出力304が論理“1”になるとこれがバス使
用中表示信号線202に出力されたデータが送出
されると共に要求表示フリツプフロツプ206が
リセツトされ出力信号302が論理“0”にな
り、バス使用要求線101が論理“1”になる。
データの転送の終了は応答信号214が相手装置
より返つてくる事により使用中表示フリツプフロ
ツプ207がリセツトされ出力信号304が論理
“0”になる事により終る。
この時同時に要求信号が存在すると第4図B部
に示したごとく要求表示フリツプフロツプ206
がリセツトされてもバス使用要求線101が論理
“1”にならずバス使用許可表示信号線205が
論理“1”になり次位の装置が同様の手順を踏ん
でバス2を使用する事が出来る。
以上説明を簡単にするため共通バスの数を2に
して説明したが、さらに共通バスの数を増加した
場合にも上記方式は適用できる。
以上の説明から明らかなように、本発明はN本
の共通バスに対する要求信号線の数を、従来共通
バスごとのN本設けていたのに対して要求信号線
を1本とすることにより、制御部内に存在する要
求回路もNから1に減少することができ共通バス
の増大にもかかわらず内部回路の節減をはかるこ
とができるという効果がある。
【図面の簡単な説明】
第1図は従来の一例を示すシステム構成図、第
2図は本発明の一実施例を示すシステム構成図、
第3図は第2図に示す装置の詳細を示す図、第4
図は第3図に示す装置の動作を説明するためのタ
イムチヤートである。 11,21,101……バス使用要求線、1
2,22,102,103……共通バス、1〜
4,104〜109……装置、202,204…
…バス使用中表示信号線、203,205……バ
ス使用許可表示信号線、206……要求表示フリ
ツプフロツプ、207〜208……バス使用中表
示フリツプフロツプ、209……共通バス選択回
路、210,211……バス使用許可ゲート、2
12,213……バス使用許可入力信号、21
4,215……バス応答信号、301……バス使
用要求信号。

Claims (1)

    【特許請求の範囲】
  1. 1 複数の処理装置及び複数の入出力制御装置等
    の複数の装置が複数の共通バスで結合されたデー
    タ処理システムの多重バス制御方式であつて、前
    記各装置からのバス使用要求に対し共通に設けら
    れたバス使用要求線と、前記各装置に設けられ前
    記複数のバスの1つを使用する要求を前記バス使
    用要求線に供給するための要求表示フリツプフロ
    ツプと、前記各装置に設けられ前記共通バスの使
    用の有無を表示する使用中表示フリツプフロツプ
    と、前記各装置に設けられ前記使用中表示フリツ
    プに応答して後段の装置に使用許可を与えるため
    のバス使用許可ゲートを含むことを特徴とする多
    重バス制御方式。
JP10477379A 1979-08-16 1979-08-16 Multiplex bus control system Granted JPS5629731A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP10477379A JPS5629731A (en) 1979-08-16 1979-08-16 Multiplex bus control system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10477379A JPS5629731A (en) 1979-08-16 1979-08-16 Multiplex bus control system

Publications (2)

Publication Number Publication Date
JPS5629731A JPS5629731A (en) 1981-03-25
JPS6155704B2 true JPS6155704B2 (ja) 1986-11-28

Family

ID=14389791

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10477379A Granted JPS5629731A (en) 1979-08-16 1979-08-16 Multiplex bus control system

Country Status (1)

Country Link
JP (1) JPS5629731A (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4490785A (en) * 1982-05-07 1984-12-25 Digital Equipment Corporation Dual path bus structure for computer interconnection
JPS5945527A (ja) * 1982-09-07 1984-03-14 Hitachi Ltd バス制御方法
NL8500571A (nl) * 1985-03-01 1986-10-01 Hollandse Signaalapparaten Bv Locaal data-communicatienetwerk volgens het multiple-bus-systeem.
JP5163298B2 (ja) * 2008-06-04 2013-03-13 富士通株式会社 情報処理装置、データ伝送装置及びデータ伝送方法

Also Published As

Publication number Publication date
JPS5629731A (en) 1981-03-25

Similar Documents

Publication Publication Date Title
EP0029975B1 (en) Multiprocessor system
US5996037A (en) System and method for arbitrating multi-function access to a system bus
EP0550147B1 (en) Method and apparatus for arbitration based on the availability of resources
EP0737924A2 (en) Bus arbritation and data transfer
JPH0227697B2 (ja)
EP0140751A2 (en) Cache invalidation mechanism for multiprocessor systems
JPS61109164A (ja) バス制御方法
US4611275A (en) Time sharing device for access to a main memory through to a single bus connected between a central computer and a plurality of peripheral computers
EP0139563A2 (en) Control mechanism for multiprocessor system
US5608879A (en) Method and apparatus for arbitrating data requests and responses thereto as separate bus transactions
US4363096A (en) Arbitration controller providing for access of a common resource by a duplex plurality of central processing units
EP0138676A2 (en) Retry mechanism for releasing control of a communications path in a digital computer system
US4161779A (en) Dynamic priority system for controlling the access of stations to a shared device
JPS6048791B2 (ja) アクセス制御装置
US5241661A (en) DMA access arbitration device in which CPU can arbitrate on behalf of attachment having no arbiter
KR910003015B1 (ko) 병렬로 동작하는 컴퓨터의 사이에서 우선도(優先度)를 할당하기 위한 장치
JPS6237428B2 (ja)
JPS6155704B2 (ja)
US4630197A (en) Anti-mutilation circuit for protecting dynamic memory
JPH0689257A (ja) バスブリッジの調停装置
JPH06266657A (ja) 情報処理装置
CA1299295C (en) Dma access arbitration device in which cpu can arbitrate on behalfof attachment having no arbiter
JP2742135B2 (ja) バス調停装置
JP2626137B2 (ja) バス制御方式
CN115017093A (zh) 一种片上外部总线通信的方法以及装置