JPS6048791B2 - アクセス制御装置 - Google Patents
アクセス制御装置Info
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- JPS6048791B2 JPS6048791B2 JP56167002A JP16700281A JPS6048791B2 JP S6048791 B2 JPS6048791 B2 JP S6048791B2 JP 56167002 A JP56167002 A JP 56167002A JP 16700281 A JP16700281 A JP 16700281A JP S6048791 B2 JPS6048791 B2 JP S6048791B2
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Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B66—HOISTING; LIFTING; HAULING
- B66B—ELEVATORS; ESCALATORS OR MOVING WALKWAYS
- B66B1/00—Control systems of elevators in general
- B66B1/02—Control systems without regulation, i.e. without retroactive action
- B66B1/06—Control systems without regulation, i.e. without retroactive action electric
- B66B1/14—Control systems without regulation, i.e. without retroactive action electric with devices, e.g. push-buttons, for indirect control of movements
- B66B1/18—Control systems without regulation, i.e. without retroactive action electric with devices, e.g. push-buttons, for indirect control of movements with means for storing pulses controlling the movements of several cars or cages
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
- G06F13/374—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a self-select method with individual priority code comparator
Description
【発明の詳細な説明】
本発明は、プロセッサから、データラインへのアクセス
制御の為の装置であつて、プロセッサが入出力インタフ
ェース部を介してデータラインに接続されており、各入
出力インタフェース部はプロセッサのアクセス要求を読
み取る入力を有して−いるアクセス制御装置に係る。
制御の為の装置であつて、プロセッサが入出力インタフ
ェース部を介してデータラインに接続されており、各入
出力インタフェース部はプロセッサのアクセス要求を読
み取る入力を有して−いるアクセス制御装置に係る。
このような装置において、標準の購入可能な入出力イン
タフェース部を用いることにより、デジタル計算機と例
えば印刷電信機のような外部構成要素との間て直列の転
送技術を適用しデータラインを介してのデータ転送が実
現され得、その際データ転送前に、一連の制御信号によ
つて個々の端子間の送受信即応性が明らかにされる。
タフェース部を用いることにより、デジタル計算機と例
えば印刷電信機のような外部構成要素との間て直列の転
送技術を適用しデータラインを介してのデータ転送が実
現され得、その際データ転送前に、一連の制御信号によ
つて個々の端子間の送受信即応性が明らかにされる。
しかし、共通のデータラインに接続された複数個のコン
ピュータシステム、特にプロセッサの間で、あるいはそ
れらと、共通のデータラインに結合された外部構成要素
との間でデータ交換が行なわれる時、特にデータライン
への同時的なアクセスが起こつた場合問題が発生し、こ
れらの問題は標準の入出力構成要素によつてはもはやこ
れ以上解決されない。西独公開公報第２８２４５５７号
に開示された、複数個のマイクロプロセッサを共通のシ
ステムバスに直接結合する装置によつて、上記の問題の
一解決が提示される。
ピュータシステム、特にプロセッサの間で、あるいはそ
れらと、共通のデータラインに結合された外部構成要素
との間でデータ交換が行なわれる時、特にデータライン
への同時的なアクセスが起こつた場合問題が発生し、こ
れらの問題は標準の入出力構成要素によつてはもはやこ
れ以上解決されない。西独公開公報第２８２４５５７号
に開示された、複数個のマイクロプロセッサを共通のシ
ステムバスに直接結合する装置によつて、上記の問題の
一解決が提示される。
この場合、ＨＯＬＤ入力とＨＯＬＤＡ出力とを有するマ
イクロプロセッサは論理回路を持ち、この回路によつて
システムバスへのアクセスは制御され得る。アクセスが
解放される前に、信号シーケンスの形態のバス要求ルー
プが実行されなければならず、該シーケンスは実質的に
、マスタとして機能するプロセッサへの要求信号ＢＵＳ
ＲＥＱと、要求者へのこのマスタの応答信号ＨＯＬＤＡ
とから成る。応答が出て初めて、要求者はバスを１個ま
たは複数個のアクセスのために確保し得る。バス要求ル
ープを実行するために、マイクロプロセッサはマスタス
レーブ原理に従つて以下のようにして連結される。即ち
、スレーブプロセッサの要求出力ＢＵＳＲＥＱは論理和
回路によつてマスタプロセッサのＨＯＬＤ入力と結合さ
れ、マスタプロセッサの応答出力ＨＯＬＤＡは隣接する
スレーブプロセッサの応答入力ＢＰＲＩと結合される。
スレーブプロセッサは、それぞれ先のスレーブプロセッ
サの応答出力ＢＰＲＯが後のスレーブプロセッサの応答
入力ＢＰＲＩと結合されるようにして互いに連結される
。この装置によつて個々のマイクロプロセッサの優先順
位が決定され、これによつて、複数個のプロセッサのア
クセスが同時に起こつた場合、その中でマスタプロセッ
サに最も近いプロセッサがバスヘアクセスし得る。
イクロプロセッサは論理回路を持ち、この回路によつて
システムバスへのアクセスは制御され得る。アクセスが
解放される前に、信号シーケンスの形態のバス要求ルー
プが実行されなければならず、該シーケンスは実質的に
、マスタとして機能するプロセッサへの要求信号ＢＵＳ
ＲＥＱと、要求者へのこのマスタの応答信号ＨＯＬＤＡ
とから成る。応答が出て初めて、要求者はバスを１個ま
たは複数個のアクセスのために確保し得る。バス要求ル
ープを実行するために、マイクロプロセッサはマスタス
レーブ原理に従つて以下のようにして連結される。即ち
、スレーブプロセッサの要求出力ＢＵＳＲＥＱは論理和
回路によつてマスタプロセッサのＨＯＬＤ入力と結合さ
れ、マスタプロセッサの応答出力ＨＯＬＤＡは隣接する
スレーブプロセッサの応答入力ＢＰＲＩと結合される。
スレーブプロセッサは、それぞれ先のスレーブプロセッ
サの応答出力ＢＰＲＯが後のスレーブプロセッサの応答
入力ＢＰＲＩと結合されるようにして互いに連結される
。この装置によつて個々のマイクロプロセッサの優先順
位が決定され、これによつて、複数個のプロセッサのア
クセスが同時に起こつた場合、その中でマスタプロセッ
サに最も近いプロセッサがバスヘアクセスし得る。
しカル上記の装置は、システムバスのデータバス及び制
御バスに加えて、バス要求ループ実行のため更に別のバ
スを必要とし、マイクロプロセッサの数が増加すれば要
求バスＢＵＳＲＥＱの数も増加するという欠点を有する
。プロセッサの数が増すと共にバスの分配にあまりにも
時間が掛かりすぎるようになり、そのため個々のプロセ
ッサは応答伝達の際、どのプロセッサが要求者であるか
を確定するために逐次調べられるということも、同様な
欠点と見做され得る。本発明は、上記の装置に比べて改
良された、データラ．インへのマイクロプロセッサのア
クセスを制御する装置で、より少ないバスしか具備せず
、かつより早くアクセス優先順位を決定し得る装置を提
示することを目的とする。
御バスに加えて、バス要求ループ実行のため更に別のバ
スを必要とし、マイクロプロセッサの数が増加すれば要
求バスＢＵＳＲＥＱの数も増加するという欠点を有する
。プロセッサの数が増すと共にバスの分配にあまりにも
時間が掛かりすぎるようになり、そのため個々のプロセ
ッサは応答伝達の際、どのプロセッサが要求者であるか
を確定するために逐次調べられるということも、同様な
欠点と見做され得る。本発明は、上記の装置に比べて改
良された、データラ．インへのマイクロプロセッサのア
クセスを制御する装置で、より少ないバスしか具備せず
、かつより早くアクセス優先順位を決定し得る装置を提
示することを目的とする。
この目的は特許請求の範囲において特徴づけられた本発
明によつて達成される。即ち、バス要求ループの実行の
ために２個のバスＳＢ−ＢＲＥＱ）ＳＢ−ＢＡＶが用い
られ、その際第一段階で第一のバスＳＢ−ＢＲＥＱは、
第一のプロセッサとしてアクセス要求ＢＲＥＱを送出す
るプロセッサに分配され、第二段階でプロセッサ固有の
情報が優先順位信号の遅延へと変換され、この信号は第
二のバスＳＢ−ＢＡＶへもたらされ、これによつて、複
数のプロセッサのアクセス要求が同時に起こつた場合第
二のバスＳＢ−ＢＡＶは、優先順位信号の遅れが最小で
従つてデータラインへのアクセスの優先権を有するプロ
セッサに分配され、更に第三段階で本来のデータ転送が
行なわれる。本発明は実質的に以下の長所を有する。
明によつて達成される。即ち、バス要求ループの実行の
ために２個のバスＳＢ−ＢＲＥＱ）ＳＢ−ＢＡＶが用い
られ、その際第一段階で第一のバスＳＢ−ＢＲＥＱは、
第一のプロセッサとしてアクセス要求ＢＲＥＱを送出す
るプロセッサに分配され、第二段階でプロセッサ固有の
情報が優先順位信号の遅延へと変換され、この信号は第
二のバスＳＢ−ＢＡＶへもたらされ、これによつて、複
数のプロセッサのアクセス要求が同時に起こつた場合第
二のバスＳＢ−ＢＡＶは、優先順位信号の遅れが最小で
従つてデータラインへのアクセスの優先権を有するプロ
セッサに分配され、更に第三段階で本来のデータ転送が
行なわれる。本発明は実質的に以下の長所を有する。
即ち、直列の転送技術と任意に多数の加入プロセッサの
適用に際し、合計３個のバス、つまりバスへのアクセス
を支障無く制御するための２個のバスＳＢ一ＢＲＥＱ）
ＳＢ−ＢＡＶと直列データ転送用の１個のバスすなわち
第ΞのバスＳＢ−ＤＡＴＡしか必要としない。更に、ア
クセス制御に不可欠な補助輪理回路として標準の直列イ
ンタフェース部が使用され、この直列インタフェース部
は比較的安価に適宜変形され補完されるということも本
発明の長所である。添付の図面に示された本発明の具体
例を、以下に詳述する。
適用に際し、合計３個のバス、つまりバスへのアクセス
を支障無く制御するための２個のバスＳＢ一ＢＲＥＱ）
ＳＢ−ＢＡＶと直列データ転送用の１個のバスすなわち
第ΞのバスＳＢ−ＤＡＴＡしか必要としない。更に、ア
クセス制御に不可欠な補助輪理回路として標準の直列イ
ンタフェース部が使用され、この直列インタフェース部
は比較的安価に適宜変形され補完されるということも本
発明の長所である。添付の図面に示された本発明の具体
例を、以下に詳述する。
第１図において、互いに独立な３基のマイクロ フコン
ピユータシステムに符号Ｘ，Ｙ）及びｚを付する。
ピユータシステムに符号Ｘ，Ｙ）及びｚを付する。
システムＸ，Ｙ，ＺのマイクロプロセッサＣＰＵはアド
レスバス、データバス及び制御バスから成るバスライン
Ｂによつて、個々のシステムに配置された図示されない
ランダムアクセスメモ フリ、リードオンリーメモリ、
及び入出力構成要素と公知の手段で結合されている。各
システムＸ，Ｙ，Ｚは、直列インタフェース部ＩＦと、
結線論理回路ｕと、バスドライバＢＴとから成る結合を
介してデータバスＳＢ−ＤＡＴＡ並びに、アクセス優先
順位決定に用いられる第一及び第二のバスＳＢ−ＢＲＥ
ＱＮＳＢ−ＢＡＶに接続されている。第２図によれば、
結線論理回路ＬＳは、第一のバスドライバＢＴＩを介し
て第一のバスＳＢ−ＢＲＥＱと結合された第１の出力と
しての要求出力Ａ１と、第二のバスドライバＢＴ２を介
して第二のバスＳＢ−ＢＡＶと結合された第２の出力と
しての優先順位出力Ａ２と、第三のバスドライバＢＴ３
を介してデータバスＳＢ−ＤＡＴＡと結合された第３の
出力としてのデータ出力Ａ３とを持つ。第１のバスドラ
イバＢＴＩ，ＢＴ２，ＢＴ３と結合され、これらのバス
ドライバを介して個々のバスＳＢ−ＢＲＥＱＮＳＢ−Ｂ
ＡＶ）ＳＢ−ＤＡＴＡの信号状態を読み取る３個の入力
は第の入力Ｅ，、第２の入力Ｅ２、第３の入力Ｅ３で示
される。カウンタＣは４個の並列な入力ＰＲＯ，ＰＲＩ
，ＰＲ２，ＰＲ３を有し、これらの入力は個々のマイク
ロコンピュータシステムＸ，Ｙ，Ｚに配置された図示さ
れない並列インタフェース部と結合され、これらの入力
を経て、当該マイクロプロセッサＣＰＵの優先順位を表
わす二進数がロードされ得る。第一の格子配列Ｇ１は否
定積回路１とＪＫフリップフロップ２とから成り、この
ＪＫフリップフロップの入力Ｋ，Ｊは読み取り入力Ｅｌ
，Ｅ２と結合され、該フリップフロップの出力Ｑは否定
積回路１の入力と結合されており、更に該フリップフロ
ップの出力ＱはカウンタＣのインクリメント端子ＬＯＡ
Ｄに接続されている。ＪＫフリップフロップ２の入力Ｓ
は、否定回路３を介して直列インタフェース部下の、ア
クセス要求ＢＲＥＱを発する接続端子ＲＴＳと結合され
ている。否定積回路１の出力は、アクセス要求ＢＲＥＱ
を送出する要求出力Ａ１と結合されている。第二の格子
配列Ｇ２は、別のフＪＫフリップフロップ４から成り、
このＪＫフリップフロップの入力ＪはカウンタＣの転送
端子ＲＣと結合され、該フリップフロップの入力Ｋ及び
出力Ｑは互いに結合されて優先順位出力Ａ２に接続され
ている。別のＪＫフリップフロップ４の出力）Ｑは、直
列インタフェース部ＩＦのデータラインＳＢ−ＤＡＴＡ
の使用可能度を信号する入力端子ＣＴＳと、否定積回路
１のもう一つの入力とに結合されている。別のＪＫフリ
ップフロップ４の入力Ｒは、第一の格子配列Ｇ１のＪＫ
フリップフロノブ２の入力Ｓと結合されている。データ
出力Ａ３及びデータ入力Ｅ３は、それぞれ否定回路５及
び６を介して直列インタフェース部■のデータ出力０Ｕ
Ｔ及びデータ入力仄と結合されている。結線論理回路Ｌ
Ｓへ導入されるクロック信号のために不可欠な接続及び
結合は図示されない。バスドライバＢＴＩ〜ＢＴ３及び
直列インタフェース部は、例えばテキサス・インストル
メンツ社のＳＮ７５ｌ３個またはＴＭＳ９９Ｏ２型のよ
うな市販の部品である。 フ上記の装置は次のようにし
て機能する。
レスバス、データバス及び制御バスから成るバスライン
Ｂによつて、個々のシステムに配置された図示されない
ランダムアクセスメモ フリ、リードオンリーメモリ、
及び入出力構成要素と公知の手段で結合されている。各
システムＸ，Ｙ，Ｚは、直列インタフェース部ＩＦと、
結線論理回路ｕと、バスドライバＢＴとから成る結合を
介してデータバスＳＢ−ＤＡＴＡ並びに、アクセス優先
順位決定に用いられる第一及び第二のバスＳＢ−ＢＲＥ
ＱＮＳＢ−ＢＡＶに接続されている。第２図によれば、
結線論理回路ＬＳは、第一のバスドライバＢＴＩを介し
て第一のバスＳＢ−ＢＲＥＱと結合された第１の出力と
しての要求出力Ａ１と、第二のバスドライバＢＴ２を介
して第二のバスＳＢ−ＢＡＶと結合された第２の出力と
しての優先順位出力Ａ２と、第三のバスドライバＢＴ３
を介してデータバスＳＢ−ＤＡＴＡと結合された第３の
出力としてのデータ出力Ａ３とを持つ。第１のバスドラ
イバＢＴＩ，ＢＴ２，ＢＴ３と結合され、これらのバス
ドライバを介して個々のバスＳＢ−ＢＲＥＱＮＳＢ−Ｂ
ＡＶ）ＳＢ−ＤＡＴＡの信号状態を読み取る３個の入力
は第の入力Ｅ，、第２の入力Ｅ２、第３の入力Ｅ３で示
される。カウンタＣは４個の並列な入力ＰＲＯ，ＰＲＩ
，ＰＲ２，ＰＲ３を有し、これらの入力は個々のマイク
ロコンピュータシステムＸ，Ｙ，Ｚに配置された図示さ
れない並列インタフェース部と結合され、これらの入力
を経て、当該マイクロプロセッサＣＰＵの優先順位を表
わす二進数がロードされ得る。第一の格子配列Ｇ１は否
定積回路１とＪＫフリップフロップ２とから成り、この
ＪＫフリップフロップの入力Ｋ，Ｊは読み取り入力Ｅｌ
，Ｅ２と結合され、該フリップフロップの出力Ｑは否定
積回路１の入力と結合されており、更に該フリップフロ
ップの出力ＱはカウンタＣのインクリメント端子ＬＯＡ
Ｄに接続されている。ＪＫフリップフロップ２の入力Ｓ
は、否定回路３を介して直列インタフェース部下の、ア
クセス要求ＢＲＥＱを発する接続端子ＲＴＳと結合され
ている。否定積回路１の出力は、アクセス要求ＢＲＥＱ
を送出する要求出力Ａ１と結合されている。第二の格子
配列Ｇ２は、別のフＪＫフリップフロップ４から成り、
このＪＫフリップフロップの入力ＪはカウンタＣの転送
端子ＲＣと結合され、該フリップフロップの入力Ｋ及び
出力Ｑは互いに結合されて優先順位出力Ａ２に接続され
ている。別のＪＫフリップフロップ４の出力）Ｑは、直
列インタフェース部ＩＦのデータラインＳＢ−ＤＡＴＡ
の使用可能度を信号する入力端子ＣＴＳと、否定積回路
１のもう一つの入力とに結合されている。別のＪＫフリ
ップフロップ４の入力Ｒは、第一の格子配列Ｇ１のＪＫ
フリップフロノブ２の入力Ｓと結合されている。データ
出力Ａ３及びデータ入力Ｅ３は、それぞれ否定回路５及
び６を介して直列インタフェース部■のデータ出力０Ｕ
Ｔ及びデータ入力仄と結合されている。結線論理回路Ｌ
Ｓへ導入されるクロック信号のために不可欠な接続及び
結合は図示されない。バスドライバＢＴＩ〜ＢＴ３及び
直列インタフェース部は、例えばテキサス・インストル
メンツ社のＳＮ７５ｌ３個またはＴＭＳ９９Ｏ２型のよ
うな市販の部品である。 フ上記の装置は次のようにし
て機能する。
例えばマイクロコンピュータシステムＸのプロセッサの
、データバスＳＢ−ＤＡＴＡへのアクセスの際、該シス
テムに属する直列インタフェース部ＩＦが制御され、ア
クセス要求ＢＲＥＱが、接続端子ＲＴＳ及び第一の格子
配列Ｇ１を経て要求出力Ａ１へ送られる。
、データバスＳＢ−ＤＡＴＡへのアクセスの際、該シス
テムに属する直列インタフェース部ＩＦが制御され、ア
クセス要求ＢＲＥＱが、接続端子ＲＴＳ及び第一の格子
配列Ｇ１を経て要求出力Ａ１へ送られる。
データバスＳＢ−ＤＡＴＡが、例えば第一及び第二のバ
スＳＢ−ＢＲＥＱ）ＳＢ−ＢＡＶの低電位並びに第一及
び第二の読み取り入力Ｅｌ，Ｅ２の高電位によつて特徴
づけられ得るような使Ｊ用可能状態であれば、第一のバ
スドライバＢＴＩによつて第一のバスＳＢ−ＢＲＥＱは
高電位に、総てのシステムＸ，Ｙ，Ｚの第一の読み取り
入力Ｅ１は低電位にセットされ（第３図、時点Ｉ）、そ
の結果、第一の格子配列Ｇ１によつてシステムＸのカウ
ンタＣのインクリメント過程が引き起こされる。時間Ｔ
ｘの後カウンタＣはインクリメント過程を終了し、転送
が開始されて優先順位出力Ａ２の電位は第二の格子配列
Ｇ２によつて低くセットされる（第３図、時点■）。そ
れと同時に、第二のバスドライバＢＴ２によつて第二の
バスＳＢ一ＢＡＶは高電位に、総ての読み取り入力Ｅ２
は低電位にされる。システムＸのカウンタＣにおける転
送の開始に伴い更に、第二の格子配列Ｇ２によつて、直
列インタフェース部ＩＦの入力端子ＣＴＳ．にデータバ
スＳＢ−ＤＡＴＡの使用可能性を示す信号変換が創出さ
れる。他のシステムＹ，Ｚにおいてはこの信号変換は生
じ得ず、そのため、読み取り入力Ｅ２が低電位に置かれ
てもカウンタＣのインクリメントとそれに伴う転送の開
始とは不可能・である。このようにしてデータ出力０Ｕ
Ｔ及びＡ３を経て直列に転送されることになつたシステ
ムＸの情報は、例えば１または数バイトの通信文で、こ
の文はアドレスビット及びデータビットから構成される
。その時々にアドレスされたシステムは、ここでは説明
されない公知の手段によつて、データ入力Ｅ３及びＩＮ
によつて受け取られた情報を識別しかつ直列インタフェ
ース部ＩＦからランダムアクセスメモリへ転送するであ
ろう。例えばシステムＸ及びＹによつてデータバスＳＢ
−ＤＡＴＡへ同時にアクセスがなされた場合、当該カウ
ンタＣのインクリメント過程は第一の格子配列Ｇ１によ
つて同時に始められる（第４図、時点Ｉ）。仮にシステ
ムＸがシステムＹ，Ｚに対して優先権を持つとすると、
対応するカウンタＣは従つて最大の二進数を含有する。
故にこのカウンタＣは時間Ｔｘ後、転送の開始下にイン
クリメントを最初に終了し、その際優先順位出力Ａ２の
電位は第二の格子配列Ｇ２によつて低くセットされる（
第４図、時点■）。これと同時に第二のバスドライバＢ
Ｔ２によつて第二のバスＳＢ−ＢＡＶは高電位に、総て
の読み取り入力Ｅ２は低電位にさ．れ、これによつてシ
ステムＹのカウンタｃのインクリメントは、まだ転送が
始まる前に第一の格子配列Ｇ１によつて停止され、転送
は、より小さい二進数に対応する時間Ｔ，の後に初めて
開始され得るであろう。（第４図、時点■）。転送が起
こらないので、データバスＳＢ−ＤＡＴＡの使用可能度
を示す信号変換も、当該直列インタフェース部■の入力
端子ＣＴＳに生じ得ない。また本発明になるアクセス制
御装置では、第１及び第２のバスによるアクセス制御と
第３のバスによるデータ転送が可能なるが故にプロセッ
サが増加しても前記アクセス制御用の第１及び第２のバ
ス及びデータ転送用の第３のバスの本数を増加する必要
がなく、夫々のアクセス制御装置が優先順位を制御する
カウンタを有するが故に優先順位を制御するプロセッサ
を必要とせず、優先順位は数値が最大であるカウンタを
有するプロセッサから与えられるが故に複数のプロセッ
サによるデータラインへの同時的アクセスが起つてもプ
ロセッサのアクセスは数値が最大であるカウンタを有す
るプロセッサのみが可能であり、優先順位を示す数値は
具体例に示すようにカウンタに外部入力を接続し、この
外部入力を介してカウンタを制御するようにすれば、必
要に応じて各プロセッサの優先順位を変更し得る。
スＳＢ−ＢＲＥＱ）ＳＢ−ＢＡＶの低電位並びに第一及
び第二の読み取り入力Ｅｌ，Ｅ２の高電位によつて特徴
づけられ得るような使Ｊ用可能状態であれば、第一のバ
スドライバＢＴＩによつて第一のバスＳＢ−ＢＲＥＱは
高電位に、総てのシステムＸ，Ｙ，Ｚの第一の読み取り
入力Ｅ１は低電位にセットされ（第３図、時点Ｉ）、そ
の結果、第一の格子配列Ｇ１によつてシステムＸのカウ
ンタＣのインクリメント過程が引き起こされる。時間Ｔ
ｘの後カウンタＣはインクリメント過程を終了し、転送
が開始されて優先順位出力Ａ２の電位は第二の格子配列
Ｇ２によつて低くセットされる（第３図、時点■）。そ
れと同時に、第二のバスドライバＢＴ２によつて第二の
バスＳＢ一ＢＡＶは高電位に、総ての読み取り入力Ｅ２
は低電位にされる。システムＸのカウンタＣにおける転
送の開始に伴い更に、第二の格子配列Ｇ２によつて、直
列インタフェース部ＩＦの入力端子ＣＴＳ．にデータバ
スＳＢ−ＤＡＴＡの使用可能性を示す信号変換が創出さ
れる。他のシステムＹ，Ｚにおいてはこの信号変換は生
じ得ず、そのため、読み取り入力Ｅ２が低電位に置かれ
てもカウンタＣのインクリメントとそれに伴う転送の開
始とは不可能・である。このようにしてデータ出力０Ｕ
Ｔ及びＡ３を経て直列に転送されることになつたシステ
ムＸの情報は、例えば１または数バイトの通信文で、こ
の文はアドレスビット及びデータビットから構成される
。その時々にアドレスされたシステムは、ここでは説明
されない公知の手段によつて、データ入力Ｅ３及びＩＮ
によつて受け取られた情報を識別しかつ直列インタフェ
ース部ＩＦからランダムアクセスメモリへ転送するであ
ろう。例えばシステムＸ及びＹによつてデータバスＳＢ
−ＤＡＴＡへ同時にアクセスがなされた場合、当該カウ
ンタＣのインクリメント過程は第一の格子配列Ｇ１によ
つて同時に始められる（第４図、時点Ｉ）。仮にシステ
ムＸがシステムＹ，Ｚに対して優先権を持つとすると、
対応するカウンタＣは従つて最大の二進数を含有する。
故にこのカウンタＣは時間Ｔｘ後、転送の開始下にイン
クリメントを最初に終了し、その際優先順位出力Ａ２の
電位は第二の格子配列Ｇ２によつて低くセットされる（
第４図、時点■）。これと同時に第二のバスドライバＢ
Ｔ２によつて第二のバスＳＢ−ＢＡＶは高電位に、総て
の読み取り入力Ｅ２は低電位にさ．れ、これによつてシ
ステムＹのカウンタｃのインクリメントは、まだ転送が
始まる前に第一の格子配列Ｇ１によつて停止され、転送
は、より小さい二進数に対応する時間Ｔ，の後に初めて
開始され得るであろう。（第４図、時点■）。転送が起
こらないので、データバスＳＢ−ＤＡＴＡの使用可能度
を示す信号変換も、当該直列インタフェース部■の入力
端子ＣＴＳに生じ得ない。また本発明になるアクセス制
御装置では、第１及び第２のバスによるアクセス制御と
第３のバスによるデータ転送が可能なるが故にプロセッ
サが増加しても前記アクセス制御用の第１及び第２のバ
ス及びデータ転送用の第３のバスの本数を増加する必要
がなく、夫々のアクセス制御装置が優先順位を制御する
カウンタを有するが故に優先順位を制御するプロセッサ
を必要とせず、優先順位は数値が最大であるカウンタを
有するプロセッサから与えられるが故に複数のプロセッ
サによるデータラインへの同時的アクセスが起つてもプ
ロセッサのアクセスは数値が最大であるカウンタを有す
るプロセッサのみが可能であり、優先順位を示す数値は
具体例に示すようにカウンタに外部入力を接続し、この
外部入力を介してカウンタを制御するようにすれば、必
要に応じて各プロセッサの優先順位を変更し得る。
第１図は本発明による装置の構成図、第２図は第１図に
よる装置の結線論理回路図、第３図は要求ループの間の
、結線論理回路の入力及び出力並びに該回路と結合され
たバスの信号の時間的経過を示すタイムチャート、第４
図は２個のアクセス要求が同時に起こつた時の、優先順
位入力及び優先順位出力並びに優先順位バスの信号の時
間的経過を示すタイムチャートである。 Ｘ，Ｙ，Ｚ・・・・・・マイクロコンピュータシステム
、ＣＰＵ・・・・・・マイクロプロセッサ、■・・・・
・・直列インタフェース部、ＢＴＩ〜３・・・・・・バ
スドライバ、Ｂ ・・・・・・バスライン、ＳＢ−ＢＲ
ＥＱ，ＳＢ−ＢＡＶ，ＳＢ−ＤＡＴＡ・・・・・・バス
、Ｃ・・・・・・カウンタ、Ｇｌ，Ｇ２・・・・・・格
子配列、１ ・・・・・・否定積回路、２，４・・・・
・・ＪＫフリップフロップ、３，５，６・・・・・・否
定回路、［・・・・・・結線論理回路。
よる装置の結線論理回路図、第３図は要求ループの間の
、結線論理回路の入力及び出力並びに該回路と結合され
たバスの信号の時間的経過を示すタイムチャート、第４
図は２個のアクセス要求が同時に起こつた時の、優先順
位入力及び優先順位出力並びに優先順位バスの信号の時
間的経過を示すタイムチャートである。 Ｘ，Ｙ，Ｚ・・・・・・マイクロコンピュータシステム
、ＣＰＵ・・・・・・マイクロプロセッサ、■・・・・
・・直列インタフェース部、ＢＴＩ〜３・・・・・・バ
スドライバ、Ｂ ・・・・・・バスライン、ＳＢ−ＢＲ
ＥＱ，ＳＢ−ＢＡＶ，ＳＢ−ＤＡＴＡ・・・・・・バス
、Ｃ・・・・・・カウンタ、Ｇｌ，Ｇ２・・・・・・格
子配列、１ ・・・・・・否定積回路、２，４・・・・
・・ＪＫフリップフロップ、３，５，６・・・・・・否
定回路、［・・・・・・結線論理回路。
Claims (1)
- 【特許請求の範囲】 １ 複数のプロセッサがそれぞれ入出力インタフェース
部と、結線論理回路と、第１のバスドライバと、第２の
バスドライバと、第３のバスドライバとの結合部を介し
て共通の第１のバスと、第２のバスと、データラインと
に接続されており、入出力インタフェース部は、プロセ
ッサのアクセス要求を読み取るアクセス要求読取入力を
有し結線論理回路と結合されており、結線論理回路は、
第１のバスドライバを介して第１のバスに結合されアク
セス要求を発する第１の出力と、第２のバスドライバを
介して第２のバスと結合され個々のプロセッサのアクセ
スに関し優先順位を信号する第２の出力と、第１のバス
ドライバと結合されかつこの第１のバスドライバを介し
て第１のバスの信号状態を読み取る第１の入力と、第２
のバスドライバと結合されかつこの第２のバスドライバ
を介して第２のバスの信号状態を読み取る第２の入力と
、個々のプロセッサの優先順位を表示する数値を設定で
き、アクセス要求がおきると優先順位を表示する数値が
最大のときに第２の出力と第２のバスと第２の入力とに
信号変換を生起させるカウンタとからなり、アクセス要
求がおきると、第１のバスと第１の入力とに信号変換が
生起され、同時にカウンタはインクリメントされ、最大
の数値を有するカウンタの結線論理回路の第２の出力の
信号と第２のバスと第２の入力との信号が変換されて当
該カウンタと結合するプロセッサのデータラインへのア
クセスを可能とし、より少い数値を有するカウンタのイ
ンクリメントは中断され、当該カウンタと結合するプロ
セッサのデータラインへのアクセスを不可能とし、最大
の数値を有するカウンタと結合するプロセッサがデータ
ラインへアクセスできるアクセス制御装置。 ２ データラインが１つの第３のバスから成り、この第
３のバスは第３のバスドライバを介して結線論理回路の
第３の入力及び第３の出力に接続されており、この第３
の入力は直列インタフェース部の形状の入出力インタフ
ェース部のデータ入力と、また第３の出力は該入出力イ
ンタフェース部の出力と結合されている特許請求の範囲
第１項に記載のアクセス制御装置。 ３ 個々のプロセッサの優先順位を表示しカウンタに設
定する数値が２進数である特許請求の範囲第１項に記載
のアクセス制御装置。 ４ 結線論理回路が第１のゲート配列を備え、このゲー
ト配列を介して第１の出力は入出力インタフェース部の
アクセス要求を発する接続端子と、また第１の入力はカ
ウンタのインクリメント接続端子と結合されており、そ
の際１個又は同時に複数個のアクセス要求が起こりかつ
それに起因する第１のバス及び第１の入力の信号変換が
起ると、当該カウンタは同時にインクリメントされ、更
に結線論理回路は第２のゲート配列を備え、このゲート
配列を介してカウンタの転送端子は第２の出力と結合さ
れており、その際、最大の２進数を有するカウンタの転
送の時に、当該カウンタと結合された第２の出力の、ま
た第２のバスの、更には第２の入力の信号変換が生じ、
第２の入力は第１のゲート配列を介してカウンタのイン
クリメント接続端子と結合されており、第２の入力の信
号変換の際、より小さい２進数を有するカウンタのイン
クリメントは転送開始前に中断され、また、カウンタの
転送端子は第２のゲート配列を介して出力インタフェー
ス部のデータラインの使用可能性を信号する入力端子と
結合されており、アクセス要求によつて第１及び第２の
バスの信号変換が生起されると、データラインへのアク
セスは第３の出力によつてリセットされる特許請求の範
囲第１項から第３項のいずれかに記載のアクセス制御装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CH7797/80-0 | 1980-10-20 | ||
| CH7797/80A CH651951A5 (de) | 1980-10-20 | 1980-10-20 | Einrichtung zur steuerung des zugriffes von prozessoren auf eine datenleitung. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57100525A JPS57100525A (en) | 1982-06-22 |
| JPS6048791B2 true JPS6048791B2 (ja) | 1985-10-29 |
Family
ID=4330634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56167002A Expired JPS6048791B2 (ja) | 1980-10-20 | 1981-10-19 | アクセス制御装置 |
Country Status (16)
| Country | Link |
|---|---|
| US (1) | US4434466A (ja) |
| EP (1) | EP0050305B1 (ja) |
| JP (1) | JPS6048791B2 (ja) |
| AT (1) | ATE9619T1 (ja) |
| AU (1) | AU542955B2 (ja) |
| BR (1) | BR8106718A (ja) |
| CA (1) | CA1171971A (ja) |
| CH (1) | CH651951A5 (ja) |
| DE (1) | DE3166345D1 (ja) |
| EG (1) | EG14838A (ja) |
| ES (1) | ES506394A0 (ja) |
| FI (1) | FI74356C (ja) |
| GB (1) | GB2085624B (ja) |
| HU (1) | HU181833B (ja) |
| MX (1) | MX153138A (ja) |
| ZA (1) | ZA817220B (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4763249A (en) * | 1983-09-22 | 1988-08-09 | Digital Equipment Corporation | Bus device for use in a computer system having a synchronous bus |
| US4661905A (en) * | 1983-09-22 | 1987-04-28 | Digital Equipment Corporation | Bus-control mechanism |
| IE832561L (en) * | 1983-11-02 | 1985-05-02 | Nat Microelectronics Applic Ct | Apparatus for handling data |
| EP0308590B1 (de) * | 1987-09-24 | 1993-01-13 | Inventio Ag | Gruppensteuerung für Aufzüge mit Sofortzuteilung von Zielrufen |
| ES2027354T3 (es) * | 1987-10-20 | 1992-06-01 | Inventio Ag | Control de grupos para ascensores con control de las cabinas dependiente de la carga. |
| CA1315900C (en) * | 1988-09-01 | 1993-04-06 | Paul Friedli | Group control for lifts with immediate allocation of target cells |
| DE58905966D1 (de) * | 1988-10-28 | 1993-11-25 | Inventio Ag | Verfahren und Einrichtung zur Gruppensteuerung von Aufzügen mit Doppelkabinen. |
| US5201053A (en) * | 1990-08-31 | 1993-04-06 | International Business Machines Corporation | Dynamic polling of devices for nonsynchronous channel connection |
| DE59201897D1 (de) * | 1991-09-27 | 1995-05-18 | Inventio Ag | Auf den Stockwerken angeordnete Rufregistrier- und Anzeigeeinrichtungen für Aufzüge. |
| JPH0982U (ja) * | 1992-06-29 | 1997-02-14 | 鈴木 マリ子 | 我が家の整理収納帳 |
| JP3226055B2 (ja) * | 1992-09-16 | 2001-11-05 | 松下電器産業株式会社 | 情報処理装置 |
| ES2131539T3 (es) | 1993-05-12 | 1999-08-01 | Inventio Ag | Instalacion de ascensores para funcionamiento por zonas. |
| SG126669A1 (en) * | 1998-02-02 | 2006-11-29 | Inventio Ag | Double-decker or multi-decker elevator |
| US7827248B2 (en) * | 2003-06-13 | 2010-11-02 | Randy Oyadomari | Discovery and self-organization of topology in multi-chassis systems |
| US8190722B2 (en) * | 2003-06-30 | 2012-05-29 | Randy Oyadomari | Synchronization of timestamps to compensate for communication latency between devices |
| EP1639488B1 (en) | 2003-06-30 | 2013-11-06 | JDS Uniphase Corporation | Propagation of signals between devices for triggering capture of network data |
| US7814304B2 (en) * | 2007-03-14 | 2010-10-12 | Apple Inc. | Switching drivers between processors |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4148011A (en) * | 1977-06-06 | 1979-04-03 | General Automation, Inc. | Asynchronous priority circuit for controlling access to a bus |
| US4161779A (en) * | 1977-11-30 | 1979-07-17 | Burroughs Corporation | Dynamic priority system for controlling the access of stations to a shared device |
| DE2824557C2 (de) * | 1978-06-05 | 1983-01-20 | Siemens AG, 1000 Berlin und 8000 München | Anordnung in Mikroprozessoren für den Aufbau von Multiprozessor-Systemen |
| AU4767479A (en) * | 1978-06-19 | 1980-01-03 | Am International Inc. | Copier control and record keeping |
-
1980
- 1980-10-20 CH CH7797/80A patent/CH651951A5/de not_active IP Right Cessation
-
1981
- 1981-10-13 US US06/310,589 patent/US4434466A/en not_active Expired - Fee Related
- 1981-10-14 AT AT81108304T patent/ATE9619T1/de not_active IP Right Cessation
- 1981-10-14 DE DE8181108304T patent/DE3166345D1/de not_active Expired
- 1981-10-14 HU HU812964A patent/HU181833B/hu not_active IP Right Cessation
- 1981-10-14 EP EP81108304A patent/EP0050305B1/de not_active Expired
- 1981-10-15 GB GB8131102A patent/GB2085624B/en not_active Expired
- 1981-10-15 FI FI813222A patent/FI74356C/fi not_active IP Right Cessation
- 1981-10-16 MX MX189682A patent/MX153138A/es unknown
- 1981-10-19 ZA ZA817220A patent/ZA817220B/xx unknown
- 1981-10-19 JP JP56167002A patent/JPS6048791B2/ja not_active Expired
- 1981-10-19 AU AU76580/81A patent/AU542955B2/en not_active Ceased
- 1981-10-19 BR BR8106718A patent/BR8106718A/pt not_active IP Right Cessation
- 1981-10-19 CA CA000388260A patent/CA1171971A/en not_active Expired
- 1981-10-20 EG EG606/81A patent/EG14838A/xx active
- 1981-10-20 ES ES506394A patent/ES506394A0/es active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57100525A (en) | 1982-06-22 |
| EP0050305B1 (de) | 1984-09-26 |
| BR8106718A (pt) | 1982-07-06 |
| CA1171971A (en) | 1984-07-31 |
| ES8207361A1 (es) | 1982-09-01 |
| FI74356C (fi) | 1988-01-11 |
| CH651951A5 (de) | 1985-10-15 |
| FI74356B (fi) | 1987-09-30 |
| ES506394A0 (es) | 1982-09-01 |
| ZA817220B (en) | 1982-09-29 |
| AU542955B2 (en) | 1985-03-28 |
| EP0050305A1 (de) | 1982-04-28 |
| GB2085624A (en) | 1982-04-28 |
| ATE9619T1 (de) | 1984-10-15 |
| DE3166345D1 (en) | 1984-10-31 |
| MX153138A (es) | 1986-08-11 |
| AU7658081A (en) | 1982-04-29 |
| EG14838A (en) | 1985-12-31 |
| US4434466A (en) | 1984-02-28 |
| GB2085624B (en) | 1984-12-12 |
| FI813222L (fi) | 1982-04-21 |
| HU181833B (en) | 1983-11-28 |
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