JPH056223B2 - - Google Patents

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JPH056223B2
JPH056223B2 JP61058470A JP5847086A JPH056223B2 JP H056223 B2 JPH056223 B2 JP H056223B2 JP 61058470 A JP61058470 A JP 61058470A JP 5847086 A JP5847086 A JP 5847086A JP H056223 B2 JPH056223 B2 JP H056223B2
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JP
Japan
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interrupt
bus
cell
processing device
processing
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JP61058470A
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Dasugyuputa Samitsuto
Maikeru Hankotsuku Jon
Haabaato Kurara Jeemuzu
Edoin Peo Rojaa
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International Business Machines Corp
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International Business Machines Corp
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt

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  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Multi Processors (AREA)
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Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明は、複数のバスによつて相互接続された
複数の処理装置を含むデータ処理システムに係
り、特にこのようなシステムにおける割込み機構
に係る。
Ｂ 従来技術 データ処理の一形態に、複数の処理装置の並列
演算によつて単一のジヨブを実行するものがあ
る。例えば、CADの様々な問題を解決するのに
用いられるハードウエア加速機構は一般にこのよ
うな形態をとる。従来は、このようなシステムを
設計する場合、市販のマイクロプロセツサを多数
（例えば16台以上）用いて、１台の監視処理装置
の制御のもとにそれらで並列演算を行わせるのが
普通であつた。その際、すべての処理装置を１本
のバスに接続すると、バス使用の競合がかなり頻
繁に生じるため、数本のバスを階層的に接続する
ことが行われる。監視処理装置は１本のグローバ
ル・バスに接続され、それに複数のセル・バスが
接続される。各セル・バスには複数の処理装置が
接続される。
上記のようなシステムにおいては、処理装置間
の通信は主として割込み機構を介して、行われる
ことになるので、各処理装置に一意的な割込みを
与えることが必要である。
Ｃ 発明が解決しようとする問題点 標準のバス設計では、優先順位を付けられた割
込み線の数が限られているため、処理装置の数が
それよりも多くなると、一意的な割込みを与える
ことができなくなる。この問題を解決するため、
例えば複数の処理装置を通常のＩ／Ｏ装置のよう
に、いもづる式に接続することも考えられるが、
それらが同時に割り込みを要求した場合はボトル
ネツクが生じる。別の解決策は、バスプロトコル
を変更して、処理装置毎に１本の線を追加するこ
とであろう。しかしこれはコスト高になる。
従つて本発明の目的は、各々が一意的な割込み
を与えられる多数の処理装置を備えた多重処理シ
ステムを提供することにある。
Ｄ 問題点を解決するための手段 本発明によれば、優先順位を付けられた複数の
割り込み線を含むグローバル・バスに監視処理装
置が接続される。これらの割込み線には各々異な
つたセルが接続される。各セルは複数のセル処理
装置に接続されたセル・バスを有する。セル・バ
スのアーキテクチヤはグローバル・バスと同じで
あり、複数の割込み線を含んでいる。セルの各処
理装置は、セル・バスのそれぞれ異なつた割込み
線に接続される。各セルに含まれる複数の処理装
置は、１台がマスタ処理装置として働き、他はス
レーブ処理装置である。各セルに関連してバス・
インタフエース・システム（以下、BISと略称）
が、設けられ、これを介してそれぞれのセル・バ
スとグローバル・バスが接続される。監視処理装
置からの割り込みは、まず要求先の処理装置を含
むセルのBISで処理され、続いて該セルのマスタ
処理装置で処理される。割込みが特定のスレーブ
処理装置に向けられたものであつた場合は、マス
タ処理装置はそのスレーブ処理装置に割込みをか
ける。システムに含まれるセル処理装置の総数は
グローバル・バスの割込み線の数よりも多い。
Ｅ 実施例 本発明に従う多重処理システムの一例を第１図
に示す。本システムは、グローバル・バス１１に
接続された監視処理装置１０を含む。グローバ
ル・バス１１には、それぞれのBIS（バス・イン
タフエース・システム）１３ａ〜１３ｄを介して
複数のセル１２ａ〜１２ｄも接続されている。詳
細については後述するが、各セルは複数の処理装
置を含んでいる。１４はワークステーシヨン（例
えばパーソナル・コンピユータ）で、監視処理装
置１０に接続されて、実行すべきジヨブを多重処
理システムへ入力する。
セル１２ａ〜１２ｄはすべて同じ構成であり、
その一例を第２図に示す。図示のように、各セル
１２は、関連するBIS１３に接続されたセル・バ
ス１６と、該セル・バス１６に接続された１台の
マスタ処理装置１８及び３台のスレーブ処理装置
２０，２２，２４とで構成される。
第３図は監視処理装置１０の構成を示したもの
で、他の処理装置１８，２０，２２及び２４もこ
れと同様である。これらの処理装置は市販のマイ
クロコンピユータ・システム（例えばモトローラ
Ｍ６８KVM０２シリーズのマイクロコンピユー
タ）で十分であるから、以下では、本発明に関係
する部分だけを詳しく説明することにする。
各処理装置は、ローカル・バス３２に接続され
たプロセツサ（マイクロプロセツサ）３０を含
む。プロセツサ３０に関連するメモリ３４は二重
ポート・インタフエース３６に接続される。イン
タフエース３６の一方のポートはローカル・バス
３２に接続され、プロセツサ３０によるメモリ３
４のアクセスを可能にする。他方のポートは線３
８を介してグローバル・バス１１に接続され、外
部の装置及びプロセツサによるメモリ３４のアク
セスを可能にする。
グローバル・バス１１とローカル・バス３２と
の間には、インタラプタ４０、割込みハンドラ４
２、バス・インターフエース４４、リクエスタ４
６、及びアービタ４８が接続されている。インタ
ラプタ４０の主たる機能は、プロセツサ３０から
の要求に基いて他の処理装置に割込みをかけるこ
とである。割込みハンドラ４２の主たる機能は、
プロセツサ３０に対する割込み要求をバス１１か
ら受取ることである。バス・インタフエース４４
は、バス１１及び３２の間の主相互接続路であつ
て、データ及びアドレスを転送する。ローカル・
バス３２はバス・インターフエース４４によつて
グローバル・バス１１に接続されたり、それから
切離されたりする。グローバル・バス１１から切
離されていると、プロセツサ３０は自由にローカ
ル・バス３２を使える。プロセツサ３０がバス１
１の使用を要求すると、リクエスタ４６からバス
１１を介してアービタ４８に信号が送られる。ア
ービタ４８は、バス１１に対する種々の使用要求
を受取り、その何れかに許可を与える。セル・バ
ス１６の使用に関しては、それに接続されている
マスタ処理装置１８がアービタを用いて制御す
る。スレーブ処理装置２０，２２及び２４の各ア
ービタは作動されない。
ローカル・バス３２には、状況レジスタ及び制
御レジスタを含むレジスタ・セツト４９も接続さ
れている。レジスタ・セツト４９は割込み処理で
使用する情報を与える。監視処理装置１０とワー
クステーシヨン１４の接続は直列ポート５１を介
して行われる。ただし、この直列ポート５１は、
他の処理装置では使われない。
バス１１及び１６は、モトローラ社が1981年に
発行した“Versabus Specification Manual”に
記載されているバス設計に従つている。
ここまでの説明は公知のシステム構成に関する
ものであつたが、本発明はBIS１３の使用によつ
て従来技術とは区別される。第４図に示すよう
に、各BISは、セル・バス１６とグローバル・バ
ス１１の間の割込みの流れを制御する割込みシス
テム５０、及び両バス間に接続されたメモリ・シ
ステム５４を含んでいる。
第５図はメモリ・システム５４の構成を示した
もので、メモリ・コントローラ６２の制御を受け
るRAM６０を含む。両方のバス１１及び１６か
らRAM６０をアクセスできるようにするため、
アドレス・デコーダ６４及び６６が各々のバスと
アービタ６８との間に接続されている。アービタ
６８の機能は、一時に何れか一方のバスとRAM
６０を接続することである。アクセス要求が同時
に生じた場合は、アービタ６８はバス１１からの
要求を優先させる・メモリ・ドライバ７０及び７
２はバス１１及び１６にそれぞれ接続され、更に
メモリ・コントローラ６２及びRAM６０に接続
される。
第６図は割込みシステム５０の構成を示したも
ので、グローバル・バス１１からセル・バス１６
へ向う方向に接続された割込みハンドラ７４及び
インタラプタ７６と、逆方向に接続された割込み
ハンドラ８０及びインタラプタ７８とを含んでい
る。割込みハンドラ７４及び８０はそれぞれのバ
スから割込み要求を受取つて関連するインタラプ
タ７６又は７８へ送り、インタラプタ７６及び７
８は割込線要求をそれぞれのバス１６又は１１に
置く。
グローバル・バス１１は優先順位を付けられた
７本の割込み線を含み、そのうちのＬ７（図示せ
ず）はシステム用に予約されている。第７図に示
すように、本実施例では残りの割込み線Ｌ１〜Ｌ
６を用いて割込み処理を制御する。監視処理装置
１０は、割込み要求信号をバス１１へ送り出すた
め４本の割込み線Ｌ１〜Ｌ４が接続されている。
これらの割込み要求信号は、システム内の他の処
理装置に割込みをかけるためのものである。割込
み線Ｌ１〜Ｌ４はBIS１３ａ〜１３ｄにそれぞれ
割込み要求を入力するように接続されている。こ
のように、各BISはそれぞれ異なつた割込み線に
接続されるので、一意的な割込みが与えられるこ
とになる。各BISは、監視処理装置１０に割込み
をかける場合は割込み線Ｌ６を使用する。
各BIS及び関連するセル・バス１６の間の接続
はすべて同じである。第７図にBIS１３ａに関し
て示したように、割込み線Ｌ５がセル・バス１６
への入力として接続され、更にマスタ処理装置１
８に接続される。マスタ処理装置１８は、当該セ
ルにおいて割込み線Ｌ５を監視する唯一の処理装
置であり、当該セルへの割込み要求はマスタ処理
装置１８でのみ処理される。スレーブ処理装置２
０，２２及び２４はそれぞれ割込み線Ｌ１，Ｌ２
及びＬ３上の割込み要求を受取る。
上述のように、各セルにおける処理装置はそれ
ぞれ異なつた割込み線上の割込み要求を受取り、
また各BISもそれぞれ異なつた線を介して割込み
をかけられるので、システム全体を見た場合、各
処理装置は一意的な割込みを与えられることにな
る。セル内では、各処理装置は他の処理装置に割
込み要求を送ることができる。例えばスレーブ処
理装置２０には割込み要求出力用として割込み線
Ｌ２，Ｌ３及びＬ４が接続されており、これらを
介してスレーブ処理装置２２，Ｌ２、スレーブ処
理装置２４，Ｌ３及びマスタ処理装置１８，Ｌ４
に割込みをかけることができる。他の処理装置１
８，２２及び２４についても同様であり、これに
よりセル内割込みが実現される。マスタ処理装置
１８は、セル内のスレーブ処理装置２０，２２又
は２４からの割込み線Ｌ４を介する要求の他に、
関連するBIS１３ａから割込み線Ｌ５を介して割
込み要求を受取り、また割込み線Ｌ６へ割込み要
求を出力する。スレーブ処理装置２０，２２及び
２４はセル内の他の処理装置からは割込みをかけ
られるが、BIS１３ａからは直接にはかけられな
い。
よく知られているように、完全な割込み処理は
ソフトウエア及びハードウエアの相互作用を必要
とする。第８図にその例を示す。これは、監視処
理装置１０がセル１２ａのマスタ処理装置１８ａ
に割込みをかける場合を想定している。第８図中
の矢印１００〜１２６はソフトウエアのステツプ
を表わしている。まずステツプ１００でメモリ３
４にあるアプリケーシヨン・プログラムがプロセ
ツサ３０で実行され、ステツプ１０２でメツセー
ジがアプリケーシヨン・プログラムからメモリ・
システム５４の所定の記憶位置へ転送される。こ
のメツセージは、割込みの結果として何をなすべ
きかを規定する。ステツプ１０４では、レジス
タ・セツト４９の状況レジスタに１バイトの割込
みベクトルがロードされる。この割込みベクトル
は、ベクトル・テーブルへの指標であつて、適切
な割込み処理ルーチンを選択するのに用いる。同
じくステツプ１０４において、レジスタ・セツト
４９の制御レジスタに、どの割込みレベルを使う
かを識別する情報がロードされる。このローデイ
ングが終ると、ステツプ１０６でインタラプタ４
０が起動され、ステツプ１０８でBIS１３ａへ割
込み要求を送る。BIS１３ａでは、割込みハンド
ラ・アドレス・デコーダ８５がこの割込み要求を
受取り、それがBIS１３ａに向けられたものであ
ることを認識すると、ステツプ１１０で状況レジ
スタにある割込みベクトルが割込みハンドラ・レ
ジスタ８７へ転送される。然る後、ステツプ１１
２で割込みハンドラ・アドレス・デコーダ８５は
割込み要求の受取り確認を出す。監視処理装置１
０は、受取り確認があると、他の割込み要求を出
したり、割込み以外の処理に進んだりすることが
できる。
割込みハンドラ・アドレス・デコーダ８５は、
受取り確認後にステツプ１１４でインタラプタ７
６を起動し、ステツプ１１６でマスタ処理装置１
８ａへの割込み要求を出力させる。この割込み要
求は割込みハンドラ４２で処理され、その制御の
もとにステツプ１１８で割込みベクトルがマスタ
処理装置１８ａのプロセツサ３０へ転送される。
割込みベクトルはステツプ１２２でメモリ３４に
あるベクトル・テーブルへの指標として用いら
れ、それによりステツプ１２４で当該割込み要求
を処理するための割込み処理ルーチンが呼出され
る。この割込み処理ルーチンの実行により、ステ
ツプ１２６でメモリ・システム５４にあるメツセ
ージがメモリ３４の作業域へ転送され、次いで解
釈される。BIS１３ａは、ステツプ１２０で確認
を受けると、他の割込み要求を受取ることができ
る。メモリ・システム５４からのメツセージがセ
ル１２ａ内の他の処理装置への割込みを示してい
た場合は、マスタ処理装置１８ａは要求されてい
る処理装置へ割込みをかける。
Ｆ 発明の効果 本発明によれば、多重処理システムに含まれる
処理装置の数が多くても、それらに一意的な割込
みを与えることができる。
【図面の簡単な説明】
第１図は本発明に従う多重処理システムを示す
ブロツク図。第２図はセル１２の構成を示すブロ
ツク図。第３図は監視処理装置１０の構成を示す
ブロツク図。第４図はBIS１３の構成を示すブロ
ツク図。第５図はメモリ・システム５４の構成を
示すブロツク図。第６図は割込みシステム５０の
構成を示すブロツク図。第７図はシステム内部の
割込み線Ｌ１〜Ｌ６の接続状態を示すブロツク
図。第８図は動作の一例を示すブロツク図。

Claims (1)

  1. 【特許請求の範囲】 １ 複数の割り込み線を含むグローバル・バス
    と、 前記グローバル・バスに接続され、選択された
    割り込み線に割り込み要求を出す監視処理装置
    と、 前記グローバル・バスの、それぞれ異なつた割
    り込み線に接続され前記監視処理装置からの割り
    込み要求を受け取る複数のバス・インターフエー
    ス装置およびセルとを具備し、 前記バス・インターフエース装置は割り込みに
    関するメツセージを記憶するメモリを含み、 前記セルの各々が、 複数の割り込み線を含むセル・バスと、 前記セル・バスに接続され、それぞれ異なつた
    割り込み線を介して割り込み要求を受け取る複数
    の処理装置とを備え、 前記複数の処理装置のうちの一つが前記バス・
    インターフエース装置を介して前記監視処理装置
    からの割り込み要求を受け取るマスタ処理装置で
    あり、かつ、他の処理装置前記マスタ処理装置か
    ら割り込み要求を受け取るスレーブ処理装置であ
    り、 前記スレーブ処理装置のそれぞれは、前記セ
    ル・バス中の割り当てられた割り込み線を介して
    前記情報に基づいてマスタ処理装置から割り込み
    要求を受け取ることを特徴とする多重処理システ
    ム。 ２ 前記バス・インターフエース装置は、 グローバル・バスまたはセル・バスからの割り
    込み要求を受け取る割り込みハンドラと、 前記割り込みハンドラに接続され、割り込み要
    求をグローバル・バスまたはセル・バス上に置く
    インタラプタを含む ことを特徴とする請求項１の多重処理システム。
JP61058470A 1985-05-15 1986-03-18 多重処理システム Granted JPS61265661A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
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US734304 1985-05-15

Publications (2)

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JPS61265661A JPS61265661A (ja) 1986-11-25
JPH056223B2 true JPH056223B2 (ja) 1993-01-26

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JP61058470A Granted JPS61265661A (ja) 1985-05-15 1986-03-18 多重処理システム

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EP (1) EP0205801B1 (ja)
JP (1) JPS61265661A (ja)
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