JPS5864528A - 複数マイクロプロセツサのデ−タ転送方式 - Google Patents
複数マイクロプロセツサのデ−タ転送方式Info
- Publication number
- JPS5864528A JPS5864528A JP16270481A JP16270481A JPS5864528A JP S5864528 A JPS5864528 A JP S5864528A JP 16270481 A JP16270481 A JP 16270481A JP 16270481 A JP16270481 A JP 16270481A JP S5864528 A JPS5864528 A JP S5864528A
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- Japan
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- processor
- slave
- master processor
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- master
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、複数マイクロプロセッサのデータ転送方式
に係り、マスタプロセッサと複数のスレイブプロセッサ
の間に簡単なハンドシェイク回路を付加してスレイブプ
ロセッサにホールドをかけスレイブプロセッサ側のＲＡ
Ｍをマスタプロセッサが直接アクセスすることにより、
高速なデータ転送を行うものである。
に係り、マスタプロセッサと複数のスレイブプロセッサ
の間に簡単なハンドシェイク回路を付加してスレイブプ
ロセッサにホールドをかけスレイブプロセッサ側のＲＡ
Ｍをマスタプロセッサが直接アクセスすることにより、
高速なデータ転送を行うものである。
マスタプロセッサと複数のスレイブプロセッサ（％に汎
用マイクロプロセッサ）の間のデータ転送は一般に転送
速度が速いことと回路が簡単であることが望まれる。
用マイクロプロセッサ）の間のデータ転送は一般に転送
速度が速いことと回路が簡単であることが望まれる。
従来、コンピュータを用いたシステムのうち、それに付
随する制御装置の高機能化及び汎用マイクロプロセッサ
の低価格化に伴い、制御装置のハードロジックをマイク
ロプロセッサに置き換え機能分離をしたマルチプロセッ
サ方式がとられてきている。 そこで、マスクプロセッ
サとこれら複数の制御装置のスレイブプロセッサとのデ
ータ転送が必要となってくる。
随する制御装置の高機能化及び汎用マイクロプロセッサ
の低価格化に伴い、制御装置のハードロジックをマイク
ロプロセッサに置き換え機能分離をしたマルチプロセッ
サ方式がとられてきている。 そこで、マスクプロセッ
サとこれら複数の制御装置のスレイブプロセッサとのデ
ータ転送が必要となってくる。
データ転送方式としては、バスの管理をする特別の回路
をもつものや、マスタプロセッサと複数のスレイブプロ
セッサの入出力ボートを介してデータ転送を行うものが
ある。
をもつものや、マスタプロセッサと複数のスレイブプロ
セッサの入出力ボートを介してデータ転送を行うものが
ある。
バスの管理をする特別の回路をもつものはハードが複雑
であり、後者は大１図に示されるものである。
であり、後者は大１図に示されるものである。
矛１図で０１はマスタプロセッサ、 １１．Ｊｌ、、
、。
、。
ｎｌ はマスタプロセッサの入出力ボート、１２，２２
、、、、ｎ ２ はスレイブプロセッサの入出力ボー
ト。
、、、、ｎ ２ はスレイブプロセッサの入出力ボー
ト。
１３、２３ 、、、、、ｎ ５ はスレイブプロセッサ
、１４，２４、、、、、ｎ ４ はＲＡＭ、 Ｂ１１１
はマスタプロセッサのｚ４ス、 Ｂ１１ 、 Ｂ２
１ ＋＋＋、、Ｂｎ１ はスレイブプロセッサのバス
である。 今マスタプロ七ツサ０１からスレイブプロセ
ッサ１３にデータを送りたい場合、マスクプロセッサ０
１の出力ボート１１．スレイブプロセッサ１３の入力ポ
ート１２が交俟機の役目をなし、これ等が間に存在しな
ければならないので、所謂２段重ねになり、ハードウェ
アが増加する。 尚スレイブプロセッサ１３．２９−０
．−Ｂ９ からマスタプロセッサへ０１ へデータ
を転送する場合には、１１．２１ 、、、、、ｎｌ
はマスタプロセッサ０１の人力ボート１２．２２−、、
、、Ｂ２ は、スレイブプロセッサ１３．２３ 、、
、、、ｎ ３ の出力ポートとなることは勿論である
。 又マスタプロセッサ０１とスレイブプロセッサ１３
．２３．、、、Ｂ３はともにプログラムでハンドシェイ
クしているのでデータ転送時間は長くなる。 ここで
ハンドシェイクというのは例えばマスタプロセッサ０１
よりスレイブプロセッサ１３にデータ分送りたい場合
、マスタプロセッサ０１ よりスレイブプロセッサ１３
に向ってデータを送ってもよいかと必ず聞き、それに対
しスレイブプロセッサ１３は送ってもよいと答え、それ
によってマスタプロセッサ０１がデータを送すスレイブ
プロセッサ１５はデータを受けとったと答えるという具
合に一質問と答えが自分と相手の間で手を結びあった状
態になることからハンドシェイクと称し、この場合轟然
データ転送時間が長くなってしまうのである。
、１４，２４、、、、、ｎ ４ はＲＡＭ、 Ｂ１１１
はマスタプロセッサのｚ４ス、 Ｂ１１ 、 Ｂ２
１ ＋＋＋、、Ｂｎ１ はスレイブプロセッサのバス
である。 今マスタプロ七ツサ０１からスレイブプロセ
ッサ１３にデータを送りたい場合、マスクプロセッサ０
１の出力ボート１１．スレイブプロセッサ１３の入力ポ
ート１２が交俟機の役目をなし、これ等が間に存在しな
ければならないので、所謂２段重ねになり、ハードウェ
アが増加する。 尚スレイブプロセッサ１３．２９−０
．−Ｂ９ からマスタプロセッサへ０１ へデータ
を転送する場合には、１１．２１ 、、、、、ｎｌ
はマスタプロセッサ０１の人力ボート１２．２２−、、
、、Ｂ２ は、スレイブプロセッサ１３．２３ 、、
、、、ｎ ３ の出力ポートとなることは勿論である
。 又マスタプロセッサ０１とスレイブプロセッサ１３
．２３．、、、Ｂ３はともにプログラムでハンドシェイ
クしているのでデータ転送時間は長くなる。 ここで
ハンドシェイクというのは例えばマスタプロセッサ０１
よりスレイブプロセッサ１３にデータ分送りたい場合
、マスタプロセッサ０１ よりスレイブプロセッサ１３
に向ってデータを送ってもよいかと必ず聞き、それに対
しスレイブプロセッサ１３は送ってもよいと答え、それ
によってマスタプロセッサ０１がデータを送すスレイブ
プロセッサ１５はデータを受けとったと答えるという具
合に一質問と答えが自分と相手の間で手を結びあった状
態になることからハンドシェイクと称し、この場合轟然
データ転送時間が長くなってしまうのである。
この発明は以上のような点を考慮してマスタプロセッサ
と複数のスレイブプロセッサの間に簡単なハンドシェイ
ク回路を付加してスレイブプロセッサにホールドをかけ
、スレイブプロセッサ側の、 ＲＡＭをマスタプロセ
ッサが［１接アクセスすることにより、高速なデータ転
送を行うものである。
と複数のスレイブプロセッサの間に簡単なハンドシェイ
ク回路を付加してスレイブプロセッサにホールドをかけ
、スレイブプロセッサ側の、 ＲＡＭをマスタプロセ
ッサが［１接アクセスすることにより、高速なデータ転
送を行うものである。
米２図はこの発明による実施例のデータ転送ブスレイプ
プロセッサ、 １４．２４ 、、、、Ｂ４はＲＡＭ。
プロセッサ、 １４．２４ 、、、、Ｂ４はＲＡＭ。
ＢＯｌ はマスタプロセッサバス、Ｂ１１．Ｂ２１
、、、。
、、、。
Ｂｎｌ はスレイブプロセッサバスであるが、更に矛
２図ではマスタプロセッサバスＢＯ１とスレイブプロセ
ッサバスＢ１１．Ｂ２１．、、、Ｂｒｌとを接続するバ
ストランスシーバー１５．２５．、、、、Ｂ５．マスタ
プロセッサ０１とスレイブプロセッサ１３，２３．．。
２図ではマスタプロセッサバスＢＯ１とスレイブプロセ
ッサバスＢ１１．Ｂ２１．、、、Ｂｒｌとを接続するバ
ストランスシーバー１５．２５．、、、、Ｂ５．マスタ
プロセッサ０１とスレイブプロセッサ１３，２３．．。
Ｂ５のハンドシェイクを行うハンドシェイク回路ｉ６，
２６．．．。、Ｂ６ が設けられる。
２６．．．。、Ｂ６ が設けられる。
次に米６図は、１つのスレイブプロセッサ１３とマスタ
プロセッサ０１のデータ転送を説明する ５− だめの詳細ブロック図で、他のスレイブプロセッサ２３
．Ｂ３とマスタプロセッサ０１のデータ転送は全く同一
であるので省略する。
プロセッサ０１のデータ転送を説明する ５− だめの詳細ブロック図で、他のスレイブプロセッサ２３
．Ｂ３とマスタプロセッサ０１のデータ転送は全く同一
であるので省略する。
図でＢＯｌｌ、ＢＯｌ２．ＢＯ１５は夫々マスタプロセ
ッサのデータバス、アドレスバス、ストローブバス、
Ｂ１１１． ｎ１１２． Ｂ１１３は夫々スレイブプロ
セッサのデータバス、アドレスバス、ストローブバスで
ある。 １５１．、１５２．１５３ はバストラン
シーバーで夫々マスタプロセッサ０１ とスレイブプロ
セッサ１３のデータバスＢ０１１とＢ１１１゜アドレス
バスＢ０１２とＢ１１２．ストローブバスＢ０１３とＢ
１１３の各間を接続する。
ッサのデータバス、アドレスバス、ストローブバス、
Ｂ１１１． ｎ１１２． Ｂ１１３は夫々スレイブプロ
セッサのデータバス、アドレスバス、ストローブバスで
ある。 １５１．、１５２．１５３ はバストラン
シーバーで夫々マスタプロセッサ０１ とスレイブプロ
セッサ１３のデータバスＢ０１１とＢ１１１゜アドレス
バスＢ０１２とＢ１１２．ストローブバスＢ０１３とＢ
１１３の各間を接続する。
又１６１ はマスタプロセッサ０１の入力ボートでスレ
イブプロセッサ１３のホールド受付（ＩＭ ＨＬＤＡを
入力し、１６２ はマスクプロセッサ０１の出力ポート
でホールド要求信号ＨＬＤＲ及びＲＡＭ要求信号ＭＥＭ
Ｒを出力し、更に１６３ はスレイブプロセッサ１３の
出力ポートでホールド許可信号ＨＬＤＥを出力する。
その他１６４，１６５６ − はアンドゲートである。 又ＲＡＭ１４の内部構成は、
スレイブプロセッサ１３の使用額ＭＡ１．スレイブプロ
セッサ１３からマスタプロセッサ１４への転送に使用す
る領域Ａ２．その逆の転送に使用する領域Ａ３となって
いる。
イブプロセッサ１３のホールド受付（ＩＭ ＨＬＤＡを
入力し、１６２ はマスクプロセッサ０１の出力ポート
でホールド要求信号ＨＬＤＲ及びＲＡＭ要求信号ＭＥＭ
Ｒを出力し、更に１６３ はスレイブプロセッサ１３の
出力ポートでホールド許可信号ＨＬＤＥを出力する。
その他１６４，１６５６ − はアンドゲートである。 又ＲＡＭ１４の内部構成は、
スレイブプロセッサ１３の使用額ＭＡ１．スレイブプロ
セッサ１３からマスタプロセッサ１４への転送に使用す
る領域Ａ２．その逆の転送に使用する領域Ａ３となって
いる。
ここでホールド要求というのけ、今マスタプロセッサ０
１ よりスレイブプロセッサ１３にメツセージを送りた
いが、スレイブプロセッサ１３は仕事をしている場合、
スレイブプロセッサ１３に向ってとまれというのがホー
ルド要求であり、とめることがホールドである。 しか
し、ホールド要求してもすぐとまれるわけでなく、適当
な時期たって止るもので、これはバーｌ゛ウェア的にき
められる種々のところからでてきており、実際にとまっ
たところで、止ったよという指示がホールド許可でホー
ルド許可をもらって、はじめてデータ転送が始められる
のである。 又スレイブプロセッサの実行中は、途中で
止られては困る場合と困らない場合があり、困る場合に
はホールド許可信号Ｔ（ＤＤＥというものが出力されな
いようになっている。
１ よりスレイブプロセッサ１３にメツセージを送りた
いが、スレイブプロセッサ１３は仕事をしている場合、
スレイブプロセッサ１３に向ってとまれというのがホー
ルド要求であり、とめることがホールドである。 しか
し、ホールド要求してもすぐとまれるわけでなく、適当
な時期たって止るもので、これはバーｌ゛ウェア的にき
められる種々のところからでてきており、実際にとまっ
たところで、止ったよという指示がホールド許可でホー
ルド許可をもらって、はじめてデータ転送が始められる
のである。 又スレイブプロセッサの実行中は、途中で
止られては困る場合と困らない場合があり、困る場合に
はホールド許可信号Ｔ（ＤＤＥというものが出力されな
いようになっている。
次に米４図は、これ等ホールドに関する米３図のタイム
チャートで、ａ、ｂ、 ワ、ｄ、θ、ｆ。
チャートで、ａ、ｂ、 ワ、ｄ、θ、ｆ。
ｔは夫々ＨＬＤＲ（ホールド要求）、ＨＬＤＥ（ホール
ド許可）、ＨＬＤ（ホールド）、）（ＬＤＡ（ホールド
受付）、ＭＢＭＲ（ＲＡＭ要求）、バス接続、ＲＡＭ領
域、データ転送の関連を示している。
ド許可）、ＨＬＤ（ホールド）、）（ＬＤＡ（ホールド
受付）、ＭＢＭＲ（ＲＡＭ要求）、バス接続、ＲＡＭ領
域、データ転送の関連を示している。
今スレイブプロセッサ１３は、マスタプロセッサ０１
に何かデータを転送したいとし、同時にマスタプロセッ
サ０１はスレイブプロセッサ１３に何かデータを送りた
いとして、相互にデータを送りたいことを想定する。
スレイブプロセッサ１３は定周期でマスタプロセッサ０
１ に転送したいデータを、一時的にＲＡＭ領域Ａ２に
書きとめ、後でこの領域をマスタプロセッサ０１が読む
と、スレイブプロセッサ１．３からマスタプロセッサ０
１にデータが転送されたことになる。
に何かデータを転送したいとし、同時にマスタプロセッ
サ０１はスレイブプロセッサ１３に何かデータを送りた
いとして、相互にデータを送りたいことを想定する。
スレイブプロセッサ１３は定周期でマスタプロセッサ０
１ に転送したいデータを、一時的にＲＡＭ領域Ａ２に
書きとめ、後でこの領域をマスタプロセッサ０１が読む
と、スレイブプロセッサ１．３からマスタプロセッサ０
１にデータが転送されたことになる。
次にそれ以前にマスタプロセッサ０１は何等かの方法で
領域Ａ３にデータを書いておく。 そしてスレイブプロ
セッサ１３はＲＡ Ｍ 領域Ａ ３の内容を読むから、
結果としてはマスタプロセッサ０１からスレイブプロセ
ッサ１３にデータを送ったことになる。
領域Ａ３にデータを書いておく。 そしてスレイブプロ
セッサ１３はＲＡ Ｍ 領域Ａ ３の内容を読むから、
結果としてはマスタプロセッサ０１からスレイブプロセ
ッサ１３にデータを送ったことになる。
このようにマスタプロセッサ０１は、データ転送が必要
となったとき、出力ボート１６２ をへてホールド要求
を出力、つまりとまってくれというホールド要求信号１
−ＩＬＤＲがだされ、スレイブプロセッサ１３がこれを
受付ける状態にあれば、ホールド受付信号Ｉ（ＬＤＡを
入力ポー１−１６１．バスＢ０１１をへてマスタブ四七
ツづ０１に出力すると同時にスレイブプロセッサ１３は
出力ボート１６３を弁したスレイブプロセッサ１３のホ
ールド許可信号ＨＬＤＥと前述の）（ＬＤＲ信号とでア
ンド回路１６４ のゲートを開き、ボールド信号ＨＬＤ
によりホールドされることになる。
となったとき、出力ボート１６２ をへてホールド要求
を出力、つまりとまってくれというホールド要求信号１
−ＩＬＤＲがだされ、スレイブプロセッサ１３がこれを
受付ける状態にあれば、ホールド受付信号Ｉ（ＬＤＡを
入力ポー１−１６１．バスＢ０１１をへてマスタブ四七
ツづ０１に出力すると同時にスレイブプロセッサ１３は
出力ボート１６３を弁したスレイブプロセッサ１３のホ
ールド許可信号ＨＬＤＥと前述の）（ＬＤＲ信号とでア
ンド回路１６４ のゲートを開き、ボールド信号ＨＬＤ
によりホールドされることになる。
かくて、マスタプロセッサ０１は、ホールド受 ９−
付信号ＨＬＤＡを入力ボート１６１ でうけて、スレイ
ブプロセッサ１３がとまったことを確認してから、出力
ボート１６２ をへてＲＡＭ要求信号ＭＥＭＦｔをスレ
イブプロセッサ１６よりのＨ’ＬＤＡ信号とともに、ア
ンドゲート１６５ に出力してゲートを開き、バストラ
ンシーバ１５１．１５２．１５３を働かせて止っている
ＲＡＭ領域Ａ２． Ａｌにマスタプロセッサ０１ より
データを転送することができる。
ブプロセッサ１３がとまったことを確認してから、出力
ボート１６２ をへてＲＡＭ要求信号ＭＥＭＦｔをスレ
イブプロセッサ１６よりのＨ’ＬＤＡ信号とともに、ア
ンドゲート１６５ に出力してゲートを開き、バストラ
ンシーバ１５１．１５２．１５３を働かせて止っている
ＲＡＭ領域Ａ２． Ａｌにマスタプロセッサ０１ より
データを転送することができる。
以上において、各バスＢＯ１１，ＢＯ１２，ＢＯ１３は
どんなプロセッサでももっているし、米６図における１
６１，１６２，１６５，１６４，１６５，１５１゜１５
２．１５３ なる各ハードウェアがありさえすれば、
牙２図の部分１５．１６に相当する部分が作れることに
なるので、マスタプロセッサ０１の入出カポ−） １６
１，１６２ のアドレスを変えるだけで部分２５，２
６．、、、ｎ５．ｎ６はすべて同じものが使えるのであ
る。
どんなプロセッサでももっているし、米６図における１
６１，１６２，１６５，１６４，１６５，１５１゜１５
２．１５３ なる各ハードウェアがありさえすれば、
牙２図の部分１５．１６に相当する部分が作れることに
なるので、マスタプロセッサ０１の入出カポ−） １６
１，１６２ のアドレスを変えるだけで部分２５，２
６．、、、ｎ５．ｎ６はすべて同じものが使えるのであ
る。
以上は−マスタプロセッサ０１ が主体となり。
−１０−
スレイブプロセッサ１３にデータを転送するか、マスタ
プロセッサ０１がスレイブプロセッサ１３のデータを読
むかのどちらかであったが、これ以外にスレイブプロセ
ッサ１３がマスタプロセッサ０１にデータ転送を望む場
合があり、これについては、スレイブプロセッサ１３が
マスタプロセッサ０１ にデータを転送したい場合、マ
スタプロセッサ要求信号ＭＰＲを設けて、出力ボート１
６３をへて出力すると、入力ポート１６１ を介してバ
スＢ０１１に移され、マスタプロセッサ０１は、この要
求ＭＰＲを確認して前述の方法でデータが読まれる。
又、マスタプロセッサ要求ＭＰＲを人力ポート１６１
に与える代りに割込みを直接かけることもでき、これに
よりマスタプロセッサは常に監視をしないで対処できる
のである。
プロセッサ０１がスレイブプロセッサ１３のデータを読
むかのどちらかであったが、これ以外にスレイブプロセ
ッサ１３がマスタプロセッサ０１にデータ転送を望む場
合があり、これについては、スレイブプロセッサ１３が
マスタプロセッサ０１ にデータを転送したい場合、マ
スタプロセッサ要求信号ＭＰＲを設けて、出力ボート１
６３をへて出力すると、入力ポート１６１ を介してバ
スＢ０１１に移され、マスタプロセッサ０１は、この要
求ＭＰＲを確認して前述の方法でデータが読まれる。
又、マスタプロセッサ要求ＭＰＲを人力ポート１６１
に与える代りに割込みを直接かけることもでき、これに
よりマスタプロセッサは常に監視をしないで対処できる
のである。
以上のように、この発明によればマスタプロセッサと複
数のスレイブプロセッサとのデータ転送を簡単なハンド
シェイク回路を用いて、マスタプロセッサがスレイブプ
ロセッサのＲＡＭに直接アクセスするようにして簡単な
回路で高速のデータ転送ができる。
数のスレイブプロセッサとのデータ転送を簡単なハンド
シェイク回路を用いて、マスタプロセッサがスレイブプ
ロセッサのＲＡＭに直接アクセスするようにして簡単な
回路で高速のデータ転送ができる。
尚マスタプロセッサがスレイブプロセッサ側のＲＡＭを
直接アクセスすることのほか、スレイブプロセッサにホ
ールドをかけた後、Ｄ Ｍ Ａ （ＤｉｒθａｔＭｅｍ
ｏｒｙ Ａｃｃｅｓｓ） でデータ転送を行うことも
できる。
直接アクセスすることのほか、スレイブプロセッサにホ
ールドをかけた後、Ｄ Ｍ Ａ （ＤｉｒθａｔＭｅｍ
ｏｒｙ Ａｃｃｅｓｓ） でデータ転送を行うことも
できる。
矛１図は、従来の方式によるデータ転送のブロック構成
１ｆｆｌ、 米２ＩＮはこの発明によるデータ転送のブ
ロック構成図＊、１７３図は矛２図における一部構成詳
細図、矛４図は矛３図のタイムチャートである。 図で０１：マスタブロセツサ、１３，２３．ｎ５：スレ
イブプロセッサ＋ １４．２４．ｎ４： ＲＡＭ。 １５、２５． ｎ５．１５１．１５２．１５３ ：バス
トランシーバ、１６，２６．ｎ６：ハンドシエイク回路
、ＢＯｌ。 ＢＯｌ １． ＢＯｌ ２．’ＢＯ１３，：マスタプロ
セツサバス。 Ｂ１１． Ｂ１２． Ｂｎｌ、 Ｂ１１１． Ｂ１１２
． Ｂ１１３ ：スレイププロセッサバス、１６１：マ
スタプロセッサの人カポート、１６２：マスタプ四セッ
サの出カポ−）、１６３：スレイブプロセッサの出カポ
−ト。 −１３−
１ｆｆｌ、 米２ＩＮはこの発明によるデータ転送のブ
ロック構成図＊、１７３図は矛２図における一部構成詳
細図、矛４図は矛３図のタイムチャートである。 図で０１：マスタブロセツサ、１３，２３．ｎ５：スレ
イブプロセッサ＋ １４．２４．ｎ４： ＲＡＭ。 １５、２５． ｎ５．１５１．１５２．１５３ ：バス
トランシーバ、１６，２６．ｎ６：ハンドシエイク回路
、ＢＯｌ。 ＢＯｌ １． ＢＯｌ ２．’ＢＯ１３，：マスタプロ
セツサバス。 Ｂ１１． Ｂ１２． Ｂｎｌ、 Ｂ１１１． Ｂ１１２
． Ｂ１１３ ：スレイププロセッサバス、１６１：マ
スタプロセッサの人カポート、１６２：マスタプ四セッ
サの出カポ−）、１６３：スレイブプロセッサの出カポ
−ト。 −１３−
Claims (1)
- マイクロプロセッサと複数のスレイブプロセッサとのデ
ータ転送において、スレイブプロセッサにホールドをか
け、スレイブプロセッサ側のＲＡＭをマイクロプロセッ
サが直接アクセスするようにしたハンドシェイク回路を
設けたもので、ハンドシェイク回路としては、スレイブ
プロセッサのホールド受付を入力するマスタプロセッサ
の入力ボートと、ホールド要求及びＲＡＭ要求を出力す
るマスタプロセッサの出力ポートと、ホールド許可を出
力するスレイブプロセッサの出力ポートとを備えること
を特徴とする複数マイクロプロセッサのデータ転送方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16270481A JPS5864528A (ja) | 1981-10-14 | 1981-10-14 | 複数マイクロプロセツサのデ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16270481A JPS5864528A (ja) | 1981-10-14 | 1981-10-14 | 複数マイクロプロセツサのデ−タ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5864528A true JPS5864528A (ja) | 1983-04-16 |
Family
ID=15759707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16270481A Pending JPS5864528A (ja) | 1981-10-14 | 1981-10-14 | 複数マイクロプロセツサのデ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5864528A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59216267A (ja) * | 1983-05-24 | 1984-12-06 | Nippon Sheet Glass Co Ltd | デ−タ転送方法 |
| JPS60123958A (ja) * | 1983-12-07 | 1985-07-02 | Yaskawa Electric Mfg Co Ltd | 乗り込みメモリシステム |
| JPS60258669A (ja) * | 1984-06-06 | 1985-12-20 | Meisei Electric Co Ltd | プロセツサ間の通信制御方式 |
| JPS6118995A (ja) * | 1984-07-05 | 1986-01-27 | カシオ計算機株式会社 | 演奏システム |
| JPS61166669A (ja) * | 1985-01-19 | 1986-07-28 | Panafacom Ltd | プロセツサ制御方式 |
| JPS62147561A (ja) * | 1985-12-23 | 1987-07-01 | Toshiba Corp | プログラマブルコントロ−ラ |
| JPH02146667A (ja) * | 1988-11-29 | 1990-06-05 | Nec Corp | 中央処理装置間ダイレクトメモリアクセス方式 |
| US6952789B1 (en) * | 2001-05-11 | 2005-10-04 | Lsi Logic Corporation | System and method for synchronizing a selected master circuit with a slave circuit by receiving and forwarding a control signal between the circuits and operating the circuits based on their received control signal |
-
1981
- 1981-10-14 JP JP16270481A patent/JPS5864528A/ja active Pending
Cited By (8)
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