JPS60263254A - マルチｃｐｕの調停装置 - Google Patents
マルチｃｐｕの調停装置Info
- Publication number
- JPS60263254A JPS60263254A JP11966484A JP11966484A JPS60263254A JP S60263254 A JPS60263254 A JP S60263254A JP 11966484 A JP11966484 A JP 11966484A JP 11966484 A JP11966484 A JP 11966484A JP S60263254 A JPS60263254 A JP S60263254A
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- JP
- Japan
- Prior art keywords
- access
- cpu
- resource
- access information
- cpus
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数の互いに独立したＣＰＵ（中央処理装置）
がメモリ、入出力装置、ＣＰＵ、バスなどの特定の資源
を共有するマルチＣＰＵの調停方法に関する。
がメモリ、入出力装置、ＣＰＵ、バスなどの特定の資源
を共有するマルチＣＰＵの調停方法に関する。
複数の互いに独立したＣＰＵがメモリ、入出力装置、Ｃ
ＰＵ、バスなどの特定の資源を共有するマルチＣＰＵシ
ステムにおいては、同時に２以上のＣＰＵが同一資源に
対してアクセス要求を出し競合を生ずる。この場合、従
来のマルチＣＰＵシステムにあっては、競合するアクセ
ス要求のうちから適宜の優先順位の下でただ１つのＣＰ
Ｕのアクセス要求を選択して、このＣＰＵに特定の資源
に対するアクセス権を付与し、他のＣＰＵを待機させる
ようにＣＰＵを制御する回路いわゆるアビ−夕を使用し
ていた。
ＰＵ、バスなどの特定の資源を共有するマルチＣＰＵシ
ステムにおいては、同時に２以上のＣＰＵが同一資源に
対してアクセス要求を出し競合を生ずる。この場合、従
来のマルチＣＰＵシステムにあっては、競合するアクセ
ス要求のうちから適宜の優先順位の下でただ１つのＣＰ
Ｕのアクセス要求を選択して、このＣＰＵに特定の資源
に対するアクセス権を付与し、他のＣＰＵを待機させる
ようにＣＰＵを制御する回路いわゆるアビ−夕を使用し
ていた。
しかし、優先順位に基づいて選択したＣＰＵが資源をア
クセスしているときは他のＣＰＵの動作を停止させてし
まうアビータはマルチＣＰＵシステム全体の効率を低下
させるという問題があった。
クセスしているときは他のＣＰＵの動作を停止させてし
まうアビータはマルチＣＰＵシステム全体の効率を低下
させるという問題があった。
また、アビータとして供給されるＬＳＩ（集積回路）は
高価であるという問題があった。
高価であるという問題があった。
本発明は上記実情に鑑みてなされたもので、簡単な回路
構成によって、複数のＣＰＵが効率良く資源を共有し得
るマルチＣＰＵの調停方法を提供することを目的とする
。
構成によって、複数のＣＰＵが効率良く資源を共有し得
るマルチＣＰＵの調停方法を提供することを目的とする
。
そこで本発明では、各ＣＰＵ間で少なくとも２回は資源
に対するアクセス情報の受渡しを実行し、各ＣＰＵ間で
資源のアクセスについて調停を行う。
に対するアクセス情報の受渡しを実行し、各ＣＰＵ間で
資源のアクセスについて調停を行う。
また、本発明では各ＣＰＵ間で受渡しされるアクセス情
報に基づいて複数のＣＰＵのうちただ一つセ のＣＰＵ
が資源をアクセスしようとするときのみ該アクセスを可
能とする。
報に基づいて複数のＣＰＵのうちただ一つセ のＣＰＵ
が資源をアクセスしようとするときのみ該アクセスを可
能とする。
以下、本発明の一実施例を添付図面を参照して詳細に説
明する。
明する。
第１図は本発明に係るマルチＣＰＵの調停方法ヲ適用し
たマルチＣＰＵシステムのプロ・ンク構成図である。
たマルチＣＰＵシステムのプロ・ンク構成図である。
このマルチＣＰＵシステムは互いに独立した２つのＣＰ
ＵＩおよび２によってメモリ、入出力装置、あるいはＣ
ＰＵなど特定の資源３を共有しており、ＣＰＵＩと２と
の間で資源３に対してこれからアクセスしようとしてい
るかあるいはすでにアクセスしているかを示すアクセス
情報を受渡しして各ＣＰＵ間で資源３のアクセスに対す
る調停を行なうとともに、２つのＣＰＵが同時に資源３
をアクセスしようとしたときはこれを禁止するようにな
っている。
ＵＩおよび２によってメモリ、入出力装置、あるいはＣ
ＰＵなど特定の資源３を共有しており、ＣＰＵＩと２と
の間で資源３に対してこれからアクセスしようとしてい
るかあるいはすでにアクセスしているかを示すアクセス
情報を受渡しして各ＣＰＵ間で資源３のアクセスに対す
る調停を行なうとともに、２つのＣＰＵが同時に資源３
をアクセスしようとしたときはこれを禁止するようにな
っている。
ＣＰＵはアドレスバス４がアドレスデコーダ５を介して
入出カポ−トロと一方向パストライツク７および共通ア
ドレスバス８を介して資源３に、データバス９が入出カ
ポ−トロと双方向ノ寸スドライバ１０および共通データ
バス１１を介して資源３にそれぞれ接続されている。同
様にして、ＣＰＵ２はアドレスバス１２がアドレスデコ
ーダ１３を介して入出力ポート１４と一方向バスドライ
バ１５および共通アドレスバス８を介して資源３に、デ
ータバス１６が入出力ポート１４と双方向バスドライバ
１７および共通データバス１１を介して資源３にそれぞ
れ接続されている。
入出カポ−トロと一方向パストライツク７および共通ア
ドレスバス８を介して資源３に、データバス９が入出カ
ポ−トロと双方向ノ寸スドライバ１０および共通データ
バス１１を介して資源３にそれぞれ接続されている。同
様にして、ＣＰＵ２はアドレスバス１２がアドレスデコ
ーダ１３を介して入出力ポート１４と一方向バスドライ
バ１５および共通アドレスバス８を介して資源３に、デ
ータバス１６が入出力ポート１４と双方向バスドライバ
１７および共通データバス１１を介して資源３にそれぞ
れ接続されている。
また、ＣＰＵＩと２は、入出カポ−トロと１４とがＣＰ
ＵＩからＣＰＵ２にＣＰＵＩの資源３に対するアクセス
情報を伝送する伝送路ｇＭｏ、ａＭ１およびＣＰＵ２か
らＣＰＵＩにＣＰＵ２の資源３に対するアクセス情報を
伝送する伝送路Ｒ８Ｏ。
ＵＩからＣＰＵ２にＣＰＵＩの資源３に対するアクセス
情報を伝送する伝送路ｇＭｏ、ａＭ１およびＣＰＵ２か
らＣＰＵＩにＣＰＵ２の資源３に対するアクセス情報を
伝送する伝送路Ｒ８Ｏ。
Ｒ８ｉを介して接続されており、資源３をアクセスしよ
うとするときには、相手のＣＰＵが出力しているアクセ
ス情報を２回モニタし、アクセス可能であるか否かを判
断するとともに、アクセスの段階に応じて自己のアクセ
ス情報を変化させる。
うとするときには、相手のＣＰＵが出力しているアクセ
ス情報を２回モニタし、アクセス可能であるか否かを判
断するとともに、アクセスの段階に応じて自己のアクセ
ス情報を変化させる。
例えば、ＣＰＵＩは当該システムが初期化されたときに
は、伝送路Ｒ，ＭＯに０″、ＦＬＭｌに１″なるアクセ
ス情報を出力し、ＣＰＵ２の出力するアクセス情報の１
回目のモニタで資源３に対するアクセスが可能であると
判断したときには、伝送路ＲＭｉに出力しているアクセ
ス情報を１”から０″に変化させ、さらに２回目のモニ
タでアクセスが可能であると判断したときには、伝送路
ＲＭＯに出力しているアクセス情報を０″から′１″に
変化させる。同様にしてＣＰＵ２はＣＰＵ１の出力する
アクセス情報を２回モニタし、アクセスの段階に応じて
自己のアクセス情報を変化させる。
は、伝送路Ｒ，ＭＯに０″、ＦＬＭｌに１″なるアクセ
ス情報を出力し、ＣＰＵ２の出力するアクセス情報の１
回目のモニタで資源３に対するアクセスが可能であると
判断したときには、伝送路ＲＭｉに出力しているアクセ
ス情報を１”から０″に変化させ、さらに２回目のモニ
タでアクセスが可能であると判断したときには、伝送路
ＲＭＯに出力しているアクセス情報を０″から′１″に
変化させる。同様にしてＣＰＵ２はＣＰＵ１の出力する
アクセス情報を２回モニタし、アクセスの段階に応じて
自己のアクセス情報を変化させる。
次に、同時アクセス禁止回路１８はＣＰＵ１から伝送路
ＲＭＯおよびＣＰＵ２から伝送路Ｒ，８０にそれぞれ出
力されているアクセス情報に基づいて、バスドライバ７
．１０あるいは１５ 、１７のいずれか一方をイネーブ
ルにしてＣＰＵＩあるいはＣＰＵ２の資源３に対するア
クセスを可能とするものである。すなわち、同時アクセ
ス禁止回路１８は伝送路ＲＭＯに′１”、Ｒｈｏに”０
”が出力されているときにはバスドライバ７．１０をイ
ネーブルとし、伝送路ＲＭＯＫ” Ｏ” 、ＦＬＳＯに
“１パが出力されているときにはバスドライバ１５ 、
１７をイネーブルとし、さらに伝送路ＲＭＯ、Ｒ８Ｏに
ともにＮ ＩＩＴが出力されているときには、バスドラ
イバ７ 、１０ 、１５ 、１７を全てインヒビットと
する。
ＲＭＯおよびＣＰＵ２から伝送路Ｒ，８０にそれぞれ出
力されているアクセス情報に基づいて、バスドライバ７
．１０あるいは１５ 、１７のいずれか一方をイネーブ
ルにしてＣＰＵＩあるいはＣＰＵ２の資源３に対するア
クセスを可能とするものである。すなわち、同時アクセ
ス禁止回路１８は伝送路ＲＭＯに′１”、Ｒｈｏに”０
”が出力されているときにはバスドライバ７．１０をイ
ネーブルとし、伝送路ＲＭＯＫ” Ｏ” 、ＦＬＳＯに
“１パが出力されているときにはバスドライバ１５ 、
１７をイネーブルとし、さらに伝送路ＲＭＯ、Ｒ８Ｏに
ともにＮ ＩＩＴが出力されているときには、バスドラ
イバ７ 、１０ 、１５ 、１７を全てインヒビットと
する。
次に第１図に示したマルチＣＰＵシステムの動作、ＣＰ
ＵＩが資源３をアクセスする場合の動作について、第２
図に示したフローチャートを参照して説明する。なお、
第２図は当該システムが初期化され、伝送路ＲＭＯおよ
びＲ８０に“０″。
ＵＩが資源３をアクセスする場合の動作について、第２
図に示したフローチャートを参照して説明する。なお、
第２図は当該システムが初期化され、伝送路ＲＭＯおよ
びＲ８０に“０″。
Ｉｆ、ＭｌおよびＲ８Ｉに”１”が出力されているもの
とする。
とする。
りを行ない、伝送路Ｒ８Ｉが“１”（ステップ１００）
かつＲ８Ｏが′０″（ステップ１０１）であるときは、
ＣＰ！Ｊ２が資源３をアクセスしないとｆ 判断し・伝
送路ＲＭ１゛に出力し１°゛るアクセス情報を１１″か
ら”０”に変化させる（ステップ１０２）、また、伝送
路Ｒ８１が０”であるときはＣＰＵ２が資源３をアクセ
スしようとしているあるいはアクセスしていると判断し
、資源３のア゛クセスを中止する。さらに１伝送路Ｒ８
１力じ１”（ステップ１００）、かつＲｈｏが１″（ス
テップ１０１ ”）であるときはエラー処理をしくステ
ップ１０３）、資源３のアクセスを中止する。
かつＲ８Ｏが′０″（ステップ１０１）であるときは、
ＣＰ！Ｊ２が資源３をアクセスしないとｆ 判断し・伝
送路ＲＭ１゛に出力し１°゛るアクセス情報を１１″か
ら”０”に変化させる（ステップ１０２）、また、伝送
路Ｒ８１が０”であるときはＣＰＵ２が資源３をアクセ
スしようとしているあるいはアクセスしていると判断し
、資源３のア゛クセスを中止する。さらに１伝送路Ｒ８
１力じ１”（ステップ１００）、かつＲｈｏが１″（ス
テップ１０１ ”）であるときはエラー処理をしくステ
ップ１０３）、資源３のアクセスを中止する。
（２）ステップ１０４乃至１１０
ＣＰＵＩは伝送路Ｒ８Ｏ，Ｒ８Ｉの２回目のモニタを行
ない、伝送路Ｒ８ｉが”１′′（ステップ１０４）、か
つ伝送路Ｒ８Ｏ力５”Ｑ”（ステップ１０５）であると
きは、伝送路ＲＭＯに出力しているアクセス情報を６０
”から１”に変化させ（ステップ１０６）、資源３に対
するアクセスを行なう（ステップ１０７）、また伝送路
８８１が０″であるときはＣＰＵ２が資源３をアクセス
しようとしているあるいはアクセスしていると判断し、
上記ステップ１０２で６１”から′０″に変化させた伝
送路ＲＭｉのアクセス情報を“０”に戻し、資源３のア
クセスを中止する。さらに、伝送路Ｒ，８１が′１”（
ステップ１０４）、かつＲ８０が１′のときは伝送路Ｒ
Ｍ１を”０”から１”に戻しくステップ１０９）、エラ
ー処理をしくステップ１１０）、資源３のアクセスを中
止する。
ない、伝送路Ｒ８ｉが”１′′（ステップ１０４）、か
つ伝送路Ｒ８Ｏ力５”Ｑ”（ステップ１０５）であると
きは、伝送路ＲＭＯに出力しているアクセス情報を６０
”から１”に変化させ（ステップ１０６）、資源３に対
するアクセスを行なう（ステップ１０７）、また伝送路
８８１が０″であるときはＣＰＵ２が資源３をアクセス
しようとしているあるいはアクセスしていると判断し、
上記ステップ１０２で６１”から′０″に変化させた伝
送路ＲＭｉのアクセス情報を“０”に戻し、資源３のア
クセスを中止する。さらに、伝送路Ｒ，８１が′１”（
ステップ１０４）、かつＲ８０が１′のときは伝送路Ｒ
Ｍ１を”０”から１”に戻しくステップ１０９）、エラ
ー処理をしくステップ１１０）、資源３のアクセスを中
止する。
以上説明したように本発明によれば複数のＣＰＵの共有
に係る資源をアクセスしようとするとき各ＣＰＵ間で少
なくとも２回は資源に対するアクセス情報の受渡しを実
行して各ＣＰＵ間で資源のアクセスに対する調停を行な
うとともに、各ＣＰＵ間で受渡しされるアクセス情報に
基づいて、１つのＣＰＵが資源をアクセスしようとして
いるときのみこれを可能とすることにより、複数のＣＰ
Ｕが同時に資源をアクセスすることを回避できる。
に係る資源をアクセスしようとするとき各ＣＰＵ間で少
なくとも２回は資源に対するアクセス情報の受渡しを実
行して各ＣＰＵ間で資源のアクセスに対する調停を行な
うとともに、各ＣＰＵ間で受渡しされるアクセス情報に
基づいて、１つのＣＰＵが資源をアクセスしようとして
いるときのみこれを可能とすることにより、複数のＣＰ
Ｕが同時に資源をアクセスすることを回避できる。
また、各ＣＰＵは資源のアクセスができなかったときは
、アクセスが可能となるまで他の処理ができ、マルチＣ
ＰＵシステム全体の効率を低下させることがない。
、アクセスが可能となるまで他の処理ができ、マルチＣ
ＰＵシステム全体の効率を低下させることがない。
第１図は本発明に係るマルチＣＰＵの調停方法を適用し
たマルチＣＰＵシステムのブロック構成図、第２図は第
１図に示したマルチＣＰＵシステムの動作を示すフロー
チャートである。 １．２・・・ＣＰＵ（中央処理装置）、３・・・ＣＰＵ
１と２が共有する特定の資源、４．１２・・・アドレス
バス、６．１４・・・入出力ポート、７．１５・・・一
方向バスドライバ、８・・・共通アドレスバス、９．１
６・・・データバス、１０．１７・・・双方向バスドラ
イバ、１８・・・同時アクセス禁止回路、ＲＭＯ，Ｒ，
Ｍｌ、几５Ｏ２Ｒ８１・・・アクセス情報が出力される
伝送路。
たマルチＣＰＵシステムのブロック構成図、第２図は第
１図に示したマルチＣＰＵシステムの動作を示すフロー
チャートである。 １．２・・・ＣＰＵ（中央処理装置）、３・・・ＣＰＵ
１と２が共有する特定の資源、４．１２・・・アドレス
バス、６．１４・・・入出力ポート、７．１５・・・一
方向バスドライバ、８・・・共通アドレスバス、９．１
６・・・データバス、１０．１７・・・双方向バスドラ
イバ、１８・・・同時アクセス禁止回路、ＲＭＯ，Ｒ，
Ｍｌ、几５Ｏ２Ｒ８１・・・アクセス情報が出力される
伝送路。
Claims (2)
- （１）互いに独立した複数のＣＰＵ間で特定の資源を共
有するマルチＣＰＵの調停方法において、前記各ＣＰＵ
間で前記資源に対するアクセス情報の受渡しを少なくと
も２回実行することにより該各ＣＰＵ間で該資源のアク
セスに対する調停を行なうようにしたことを特徴とする
マルチＣＰＵの調停方法。 - （２）互いに独立した複数のＣＰＵ間で特定の資源を共
有するマルチＣＰＵの調停方法において、前記各ＣＰＵ
間で前記資源に対するアクセス情報の受渡しを少なくと
も２回実行することにより該各ＣＰＵ間で該資源のアク
セスに対する調停を行なうとともに、前記アクセス情報
に基づいて前記複数のＣＰＵのうち一つのＣＰＵが前記
資源をアクセスしようとするときのみ該アク七子を可能
とするようにしたことを特徴とするマルチＣＰＵの調停
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11966484A JPS60263254A (ja) | 1984-06-11 | 1984-06-11 | マルチｃｐｕの調停装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11966484A JPS60263254A (ja) | 1984-06-11 | 1984-06-11 | マルチｃｐｕの調停装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60263254A true JPS60263254A (ja) | 1985-12-26 |
| JPH0427584B2 JPH0427584B2 (ja) | 1992-05-12 |
Family
ID=14767007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11966484A Granted JPS60263254A (ja) | 1984-06-11 | 1984-06-11 | マルチｃｐｕの調停装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60263254A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0486943A (ja) * | 1990-07-31 | 1992-03-19 | Nec Corp | 共有メモリの排他制御方式 |
-
1984
- 1984-06-11 JP JP11966484A patent/JPS60263254A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0486943A (ja) * | 1990-07-31 | 1992-03-19 | Nec Corp | 共有メモリの排他制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0427584B2 (ja) | 1992-05-12 |
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