JPH10143467A - データ処理システムにおいてバス所有権を調停するための方法および装置 - Google Patents

Abstract

(57)【要約】 【課題】 特別の命令または外部信号を使用することな
く係属中の不可分のデータアクセスのシーケンスの間バ
ス調停のロックを可能にする。 【解決手段】 所定のシーケンスの完了までバスの所有
権をロックしかつバス承認を防止するために調停ビット
を使用するバス調停の制御方法である。複数の可能性あ
るバスマスタを有するデータ処理システム１５におい
て、競合するバス所有権の要求はバスマスタの１つ１１
に所在するアービタ９によって解決される。一連の不可
分のサイクルのデータアクセスの実行のために、中央処
理ユニット３は制御レジスタ２０の調停ビット２２をセ
ットさせる。調停ビット２２がセットされると、アービ
タは効果的にバスをロックし、調停ビット２２がクリア
されるまでバス承認信号を提供しない。タイマ７のカウ
ント完了に応じて調停ビットがクリアされかつアービタ
９がバス承認信号を提供できるようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデータ処理システム
におけるバス調停（ｂｕｓ ａｒｂｉｒｔｒａｔｉｏ
ｎ）を制御する方法に関し、かつより特定的にはソフト
ウエア手段によって一連の引き続くバスサイクルの間に
外部バスの調停を阻止することに関する。

【０００２】

【従来の技術】数多くのデータ処理システムは複数のバ
スマスタを含んでいる。バス調停論理は典型的にはいく
つかの要求（ｒｅｑｕｅｓｔｉｎｇ）マスタから１つを
選択するために使用される。選択された要求は次にバス
のマスタシップまたは支配権を得る。この選択は、ラウ
ンドロビン法（ｒｏｕｎｄ−ｒｏｂｉｎ）、公平法（ｆ
ａｉｒｎｅｓｓ）、厳格な優先度（ｓｔｒｉｃｔ ｐｒ
ｉｏｒｉｔｙ）、または数多くの選択方法の内の任意の
ものを含む、数多くの方法の内の任意のもので行うこと
ができる。選択アルゴリズムは極めて複雑なものから極
めて単純なものまで及んでいる。いったんバスアービタ
（ｂｕｓ ａｒｂｉｔｅｒ）がバスのマスタシップをマ
スタに割り当てると、そのマスタはバスを「所有する
（ｏｗｎ）」と称される。

【０００３】数多くのシステムにおいて、マスタがいく
つかの転送の期間の間バスの所有権を保持する必要性が
生じる。この所有権の保持は所有権の中断なしに必要と
される。しばしば与えられたシーケンスの転送の間分割
できないまたは不可分のシーケンスのアクセスを保証す
ることが必要である。所有権の保持の必要性の１つの例
はセマフォア（ｓｅｍａｐｈｏｒｅ）動作におけるもの
である。セマフォア動作は一連の読出しおよび書込みア
クセスを含む。典型的には、「ロック（ＬＯＣＫ）」属
性のような、ある指示が転送のシーケンスの始めの部分
に与えられる。その指示はバス調停論理がバスの所有権
を再割当てすることを防止する。いったんロックされる
と、現在のマスタはそのロックされた転送の期間の間所
有権を保持する。

【０００４】必要なバスの所有権の保持の他の例はリー
ド・モディファイ・ライト・サイクル（ｒｅａｄ−ｍｏ
ｄｉｆｙ−ｗｒｉｔｅ ｃｙｃｌｅ）に対するものであ
る。このリード・モディファイ・ライト・サイクルは以
下のステップと同様のシーケンスを行う。すなわち、始
めにあるメモリロケーションを読み出し、次にデータを
算術演算論理ユニットにおいて条件的に変更し、そして
最後に該データを同じメモリロケーションに書き込む。
アメリカ合衆国、テキサス州、オースチンに所在するモ
トローラ・セミコンダクタ社はこれらの形式の動作を備
えたいくつかのデバイスを製造している。モトローラの
ＭＣ６８０２０型プロセッサにおいては、前記リード・
モディファイ・ライト動作は不可分であり（ｉｎｄｉｖ
ｉｓｉｂｌｅ）、マルチプロセッサシステムにおけるセ
マフォア能力を提供している。リード・モディファイ・
ライトシーケンス全体の間、前記ＭＣ６８０２０は不可
分の動作か行われていることを示すためにある信号を肯
定する。ＭＣ６８０２０はこの動作の間にバス要求（Ｂ
Ｒ）信号に応じてバス承認（ＢＧ）信号を発行しない。
ＭＣ６８０２０はリード・モディファイ・ライト動作を
使用する２つの命令を有する。第１のものはテスト・ア
ンド・セット（ｔｅｓｔ−ａｎｄ−ｓｅｔ：ＴＡＳ）で
あり、かつ第２のものはコンペア・アンド・スワップ
（ｃｏｍｐａｒｅ−ａｎｄ−ｓｗａｐ：ＣＡＳ）であ
る。

【０００５】２つの可能なバスマスタを有する単純なシ
ステムを考える。該マスタの１つはデフォールト（ｄｅ
ｆａｕｌｔ）バスマスタと称されかつ第２のマスタはよ
り高い優先度のマスタと称される。デフォールトバスマ
スタは最も低い優先度を有しかつバス要求の受信に応じ
て前記より高い優先度のマスタにバス所有権を承認す
る。この場合、バス調停論理はより低い優先度のマスタ
またはデフォールトバスマスタに集積される。要求に応
じて、バスはより高い優先度のマスタに承認される。

【０００６】一連の不可分のアクセスが要求されたと
き、バスの承認は命令に関連する不可分のアクセスの完
了まで差し控えられる。１つの例はＴＡＳ命令であり、
この場合他のマスタへのバスの所有権の承認はＴＡＳ命
令に関連するすべてのアクセスの完了まで差し控えられ
る。バスの承認は実際上阻止される。このブロッキング
または阻止（ｂｌｏｃｋｉｎｇ）はＴＡＳ命令において
は固有のまたは本質的なものである。言い換えれば、Ｔ
ＡＳ命令の実行は該ＴＡＳ命令の完了までバスの所有権
の承認への阻止を含む。これらの場合の各々において、
バスのマスタシップの承認は何らかの基準が満足される
まで実際上阻止される。

【０００７】数多くのＣＰＵはロックされたシーケンス
のアクセスを行う明示的な（ｅｘｐｌｉｃｉｔ）命令を
持たないが（すなわち、ＴＡＳ型命令）、そのようなロ
ックされたシーケンスのエミュレーションが望ましい。
１つの実施は「ロック／アンロック（ＬＯＣＫ／ＵＮＬ
ＯＣＫ）」命令においてである。該「ロック／アンロッ
ク」命令はＣＰＵがバス調停論理による解釈のためにバ
ス指示子または信号を提示するようにさせる。「ロック
（ＬＯＣＫ）」指示はＣＰＵが一連の不可分のアクセス
を行うことを可能にする。「アンロック（ＵＮＬＯＣ
Ｋ）」指示子はバスアービタが別のマスタに所有権を承
認できるようにする。

【０００８】

【発明が解決しようとする課題】バスの調停の前に一連
の不可分のアクセスの達成を可能にするための現存する
方法は特別の命令または外部信号を使用する。これらの
方法は共にバスのブロッキングを行うために余分のプロ
セッサのサイクルを必要とする。余分の特別の命令およ
び／または外部信号を使用することなくバスのロック能
力を達成できることが望ましい。余分の手段なしにロッ
クの能力を達成する可能性があればデータ処理システム
を大幅に単純化する。

【０００９】

【課題を解決するための手段】本発明はバス調停の承認
を阻止するために使用されかつバス調停を制御するため
に効果的に作用するデータプロセッサ内での制御ビット
を導入する。該制御ビットは到来するバス要求を解決す
る上でアービタによって使用される方法を記述するバス
調停状態マシンに従って使用される。ソフトウエア制御
の下で、前記調停状態マシンはある数の外部アクセスの
期間の間より高い優先度のマスタへの外部バスの承認を
差し控えかつ次に所有権が解放された後に通常の様式で
調停を行うよう指令を受けることができる。

【００１０】本発明は何らの特別の命令または「ロッ
ク」指示子も使用されない点でバス調停への単純化した
手法を提供する。さらに、本発明の１実施形態では、調
停論理はオンチップ形式で含まれる。

【００１１】

【発明の実施の形態】図１は、従来技術に係わるデータ
処理システム１０を示す。図１においては、ＣＰＵ１お
よびＣＰＵ２はアドレス、データ、読出し／書込みおよ
び制御情報をメモリ６に伝達するバスの制御のためにＣ
ＰＵ１およびＣＰＵ２がマスタを争っている。メモリ６
は共有資源である。ＣＰＵ１およびＣＰＵ２は複数のバ
スによってお互いに対しかつメモリ６に双方向的に結合
されている。ＣＰＵ１はアービタ（ａｒｂｉｔｅｒ）５
に結合され、該アービタ５はＣＰＵ１からバス要求信号
（ＢＲ）を受信する。ＣＰＵ１のためにバス調停を決定
した後、アービタ５は次にバス承認信号（ＢＧ）をＣＰ
Ｕ１に供給する。同様に、ＣＰＵ２はアービタ５にＢＲ
信号を供給し、かつＣＰＵ２のためにバス調停を決定し
た後、アービタ５はＢＧ信号をＣＰＵ２に提供する。

【００１２】アービタはＢＲ信号の受信に応じてどのマ
スタがバスの所有権を得るかを決定しなければならな
い。図１のデータ処理システム１０は、各々ＢＲおよび
ＢＧ信号の通信のためにアービタ５に結合された、任意
の数のマスタを含むことができるマルチプロセッサシス
テムを示している。また、アービタ５は他のプロセッサ
に配置することもできる。データ処理システム１０はま
た、他のメモリ装置、他の論理装置、または他の共有シ
ステム資源を含むことができる、任意の数の共有資源を
含むことができる。

【００１３】「ロック」信号がＣＰＵ１またはＣＰＵ２
からアービタ５に供給される。「ロック」命令はバスの
現在の所有者がバスの所有権を維持することを希望して
いることを示す。アービタ５は「ロック」指示子を受信
している間はバスの所有権を転送しないことによって応
答する。

【００１４】図２は本発明の１実施形態に係わるデータ
プロセッサ１１を示す。アービタ９、ＣＰＵ３、制御レ
ジスタ２０、およびタイマ７がデータプロセッサ１１内
に含まれている。アービタ９は複数の単一方向性導体に
よってバス要求（ＢＲ）信号を受信しかつデータプロセ
ッサ１１の外部に対してバス承認（ＢＧ）信号を提供す
る。アービタ９は複数の単一方向性導体によってＣＰＵ
３に結合されている。アービタ９はバス利用可能信号
（Ｔ）をＣＰＵ３に提供する。ＣＰＵ３は双方向データ
バス２５および単一方向性制御導体２７によって制御レ
ジスタ２０に結合されている。制御レジスタ２０は別の
単一方向性導体によってタイマ７に結合され、１つはタ
イマ７へかつ１つは制御レジスタ２０へ結合されてい
る。ＣＰＵ３はアドレスおよびデータバスによってデー
タプロセッサ１１の外部と通信する。

【００１５】図３は、図２に示された本発明の１実施形
態に係わる調停状態マシン（ａｒｂｉｔｒａｔｉｏｎ
ｓｔａｔｅ ｍａｃｈｉｎｅ）を示す。図２のアービタ
９のバス調停は図３の状態（ｓｔａｔｅ）１００で始ま
り、そこではバスの所有権が利用可能であり、バス承認
（ＢＧ）が否定され、かつ利用可能信号（Ｔ）はバスが
利用可能であることを示している。もし「ブロック（Ｂ
ＬＯＣＫ）」が肯定されずかつバス要求（ＢＲ）が受信
されれば、アービタ９の状態は経路９１に沿って状態１
１０に遷移する。

【００１６】状態１１０においては、バスが承認され、
ＢＧが肯定され、かつＴが否定されてバスが利用可能で
ないことを示す。状態１１０の間は、バス要求（ＢＲ）
の連続的な肯定によって経路９３を介して状態１１０に
戻る結果となる。もし「ブロック」が肯定されれば、ア
ービタ９は経路９４を介して状態１１０から状態１１２
へと遷移する。状態１１０にある間は、バス要求の否定
は経路９２によって状態１００に戻るよう遷移する結果
となる。状態１００にある間は、もし要求がなければあ
るいはもし「ブロック」があれば、フローは経路９０に
よって状態１００に戻る。

【００１７】状態１１２の間は、ブロックは係属中（ｐ
ｅｎｄｉｎｇ）であり、ＢＧは否定されてバスの承認が
ないことを示し、かつＴは否定されてバスが利用可能で
ないことを示す。ブロックの係属中は、バスは効果的に
ロックされる。ブロックが肯定されかつ要求が受信され
たときに、アービタ９は経路９６によって状態１１２に
戻るよう遷移する。バス要求が受信されずあるいはバス
要求否定が受信されれば、フローは状態１１２から経路
９７によって進みかつ状態１００に遷移する。また、状
態１１２にある間に、「ブロック」が否定されかつＢＲ
が受信されれば、アービタ９は経路９５を介して状態１
１２から状態１１０へと遷移する。

【００１８】図４は、本発明の１実施形態に係わる、デ
ータ処理システム１５を示し、該データ処理システム１
５は図２のデータプロセッサ１１を含んでいる。データ
プロセッサ１１はアービタ９を含む。アービタ９はバス
要求信号を処理するために複数の単一方向性導体によっ
てかつバス承認信号を提供するために複数の単一方向性
導体によって別のバスマスタ１４に結合されている。デ
ータプロセッサ１１および別のバスマスタ１４は双方向
性の複数の導体によって結合されている。データプロセ
ッサ１１および別のバスマスタ１４は共にアドレス、デ
ータ、読出し／書込み、および制御情報を転送するため
に使用される双方向バスにより、共有資源である、メモ
リ６に結合されている。

【００１９】図５は、図２に示される本発明の１実施形
態のアービタ９による調停機能部を示す。データはゲー
ト２６に供給され、これは次にフリップフロップ８０に
結合される。ゲート２６への入力はゲート２７の出力に
結合されている。ゲート２７は制御レジスタ２０（図６
を参照）から読出し情報を受信する。ゲート２７への入
力はフリップフロップ８０のＱ出力に結合されている。
フリップフップ８０のＱ出力はさらにタイマ８１のイネ
ーブル／再ロード（ｅｎａｂｌｅ／ｒｅｌｏａｄ）入力
に結合されている。カウント完了を示す、タイマ８１か
らの出力はフリップフロップ８０のリセット入力に結合
される。フリップフロップ８０はまた制御論理への書込
みを指示する入力を受信する。本発明の１実施形態で
は、フリップフロップ８０の出力Ｑはまた阻止指示子ま
たはブロック指示子（ｂｌｏｃｋｉｎｄｉｃａｔｏｒ）
を提供するために使用される。本発明の１実施形態で
は、信号Ｔはアクティブハイ信号であり、この場合Ｔの
否定はブロック（すなわち、バスが利用可能でないこ
と）を示す。別の実施形態では本発明の範囲内に含まれ
る他の指示機構を導入することができ、それらはアクテ
ィブロー、別の規定、および複数の信号を含む。信号Ｔ
はバスの利用可能性の指示である。本発明の１実施形態
では、信号Ｔはアービタ９によって決定されかつ供給さ
れる。

【００２０】図６は本発明の１実施形態に係わる制御レ
ジスタ２０を示す。制御レジスタ２０はリサーブビット
（ｒｅｓｅｒｖｅｄ ｂｉｔｓ）２４および調停信号、
調停制御ビット２２（ＡＲＢ）を含む。ＡＲＢ２２は図
２のアービタ９の動作を制御するために使用される。

【００２１】＜好ましい実施形態の動作＞図１に示され
るような、従来技術の用途では、データ処理システム１
０の種々の競合するマスタがアービタ５と通信するため
に、特に潜在的なまたは可能性ある（ｐｏｔｅｎｔｉａ
ｌ）バスマスタの各々へおよび該バスマスタからの接続
を含む、外部回路が必要であった。また、ＣＰＵ１およ
びＣＰＵ２の間には「ロック」信号がアービタ５へ伝達
される通信バスがあった。「ロック」信号はアービタ５
に対してマスタの１つがバス調停をブロックまたは阻止
すること、言い換えれば、現在のバスの所有権を維持す
ることを希望していることを示す。バスの現在の所有者
である１つのバスマスタにとって分離できない一連のサ
イクルを完了するために処理が必要である。本発明はそ
のような外部回路の必要性なしにそのようなバス調停を
可能にしかつ調停論理がオンチップで存在できるように
する。

【００２２】図２を参照すると、アービタ９はデータプ
ロセッサ１１がデータ処理システムにおける競合するマ
スタと共に機能するのに必要なバス調停機能を行う。ア
ービタ９は種々の競合するバスマスタからバス要求信号
を受信する。アービタ９はバスの所有権のためにその競
合する要求を解決し、次のバスの所有者を選択する。ア
ービタ９は次にバス承認（ＢＧ）信号をバスの次に選択
された所有者に提供する。調停の結果はまたバス利用可
能信号（Ｔ）の形式でＣＰＵ３に供給される。バス利用
可能信号ＴはＣＰＵ３に対しバスが現在他のバスマスタ
によって所有されていないことを示す。

【００２３】図６に示される、制御レジスタ２０は調停
制御ビット（ＡＲＢ）２２を含む。調停制御ビットはＣ
ＰＵ３がバスの所有権を維持することを希望することを
示す。いったんＣＰＵ３が制御導体２７を介して制御レ
ジスタ２０のＡＲＢビット２２に書き込むと、制御レジ
スタ２０の情報はアービタ９が読み取るために利用でき
る。アービタ９は次にＡＲＢ信号がクリアされるまで引
き続くバス要求からのいずれのバス承認信号をも差し控
えることになる。

【００２４】図３を参照すると、データプロセッサ１１
は始めに状態１００にあり、その場合バスは利用可能で
ある。バスが利用可能である間に、アービタ９はバス利
用可能信号ＴをＣＰＵ３に提供する。制御レジスタ２０
はＡＲＢビット２２がクリアされている限り何らのブロ
ック信号をもアービタ９に提供しない。この時間の間に
データプロセッサ１１に対し外部から受信された要求は
アービタ９がＢＧ信号を送ることにより応答される。Ｂ
Ｒ信号の受信はアービタ９を状態１１０に遷移させ、そ
こでバス利用可能信号が否定されてバスが利用可能でな
いことを示し、かつＢＧ信号が要求しているマスタに供
給される。状態１１０においては、バスが承認されてい
る。状態１１０から、その後の要求が承認される。しか
しながら、もしＣＰＵ３が制御レジスタ２０におけるＡ
ＲＢビット２２に書き込めば、バスはブロックされるこ
とになる。本発明の１実施形態では、ＡＲＢビット２２
をセットすることはバス調停のブロック状態を示し、か
つＡＲＢビット２２をクリアすることはバス調停がブロ
ック状態でないことを示す。図３を参照すると、「ブロ
ック」状態はセットされたＡＲＢビット２２（バス調停
のブロック）を示しかつ「ブロック^＊」はクリアされた
ＡＲＢビット２２（すなわち、バスの調停のブロックが
ないこと）を示す。「ブロック」状態の場合は、アービ
タ９は状態１１０から状態１１２へと遷移する。状態１
１２においては、バス承認信号は提供されずかつＣＰＵ
３へのバス利用可能信号はインアクティブである。

【００２５】状態１１０にある間は、バスが承認されて
おり、ＡＲＢビット２２がクリアされかつ要求信号が終
了すれば、処理は状態１１０から経路９２によって状態
１００に戻り、そこでバスは再び利用可能になる。もし
処理が状態１１２に遷移すれば、何らの承認信号も提供
されずかつバス利用可能信号は肯定されず、ＡＲＢビッ
ト２２のクリアおよびバス要求信号の受信は経路９５に
よって状態１１０に戻る結果となり、そこでバスが承認
される。状態１１２にある間に、もしＡＲＢビット２２
がセットされた状態に留まりかつバス要求が受信されれ
ば、唯一の遷移は経路９６を介して状態１１２に戻るこ
とである。状態１１２はブロックが係属中であり一連の
サイクルまたは何らかの他の基準の完了を待機している
状態を表す。状態１１２から、もしバス要求が否定され
れば、アービタ９は経路９７によって状態１００に遷移
し、そこでバスが再び利用可能になる。状態１００にあ
る間に、バス要求が受信されずあるいはブロックが制御
レジスタ２０のＡＲＢビット２２をセットすることによ
り肯定されれば、アービタ９は状態１００に留まってい
る。

【００２６】本発明の１実施形態のシステムレベルの用
途が図４に示されており、この場合データ処理システム
１５は２つの競合するマスタ、データプロセッサ１１お
よび別のバスマスタ１４、およびそれらが共有する資
源、メモリ６、を含む。データ処理システム１５内のバ
ス調停はデータプロセッサ１１内に所在するアービタ９
によって行われる。別のバスマスタ１４はアービタ９に
バス要求信号を送ることによりバスのマスタシップを要
求しなければならない。アービタ９はバスのマスタシッ
プを調停することにより応答し、かついったん調停が別
のバスマスタ１４の方を選んで解決されれば、アービタ
９は別のバスマスタ１４にバス承認信号を提供する。他
のバスマスタもまたデータ処理システム１５に含めるこ
とができ、調停は前記別のバスマスタ１４に対するのと
同様の方法で行われる。データ処理システム１５は任意
の数のバスマスタ、ならびに任意の数の共有資源を含む
ことができる。

【００２７】再び図２を参照すると、データプロセッサ
１１のＣＰＵ３は制御レジスタ２０のＡＲＢビット２２
をセットされるようにすることによりバス調停のブロッ
クを行うことを希望していることを示す。制御レジスタ
２０は到来するバス要求信号を処理するアービタ９を制
御する。バス調停のこのブロッキングを行うために何ら
の余分の命令も必要ではない。本発明の１実施形態で
は、制御レジスタ２０はアービタ９を制御する責務を有
するデータプロセッサ１１内のチップ選択論理回路の一
部である。別の実施形態では制御レジスタ２０をデータ
プロセッサ１１内の任意の部分に導入することができ
る。

【００２８】ＣＰＵ３がバス調停のブロッキングを要求
する条件はソフトウエア制御によってあらかじめ決めら
れまたは実施することができる。タイマ７の導入はタイ
マ７がある完了値（ｃｏｍｐｌｅｔｉｏｎ ｖａｌｕ
ｅ）までカウントしたとき知られたサイクルカウントの
所定の状態が処理できるようにする。ＡＲＢビット２２
がクリアされるべきことを制御レジスタ２０に示すカウ
ントの完了、およびアービタ９は今やバスの所有権を他
のマスタに承認することができる。

【００２９】本発明の別の実施形態では、タイマ７はデ
ータプロセッサ１１の一貫した適切な動作を保証するた
めに使用される、ウォッチドッグタイマである。タイマ
のオーバフローに応じて、ＡＲＢビット２２をリセット
しまたはクリアするために信号が発生される。オーバフ
ローを生じさせるサイクルの数はあらかじめ定められた
数とされる。該ウォッチドッグ機能は次に付加的に使用
されてＡＲＢビット２２をクリアすることにより調停を
リセットするタイムアウト期間を決定する。バスサイク
ルはあらかじめ定めることができかつ任意の他の形式の
タイマを調停時間を決定するために使用することができ
る。

【００３０】本発明の他の実施形態では制御レジスタ２
０をフリップフロップまたは他の形式の論理として導入
する。他の実施形態はＡＲＢビット２２の代わりに外部
のグルー論理（ｇｌｕｅ ｌｏｇｉｃ）を導入する。本
発明の１実施形態では、制御レジスタ２０はデータプロ
セッサのチップ選択ユニット内に含むことが可能なこと
に注意を要する。

【００３１】

【発明の効果】本発明はバスマスタがある期間の処理サ
イクルの間バス調停をブロックまたは阻止する必要性を
導入するバス所有権の調停方法を提供する。本発明の１
実施形態はある期間のサイクルの間バス調停をブロック
するために調停ユニットを制御するためのレジスタを使
用する。本発明は従来技術のバス調停方法において必要
とされる外部回路の多くを除去し、一方数多くのデータ
プロセッサ機能との一貫した柔軟性ある解決方法を提供
する。

【図面の簡単な説明】

【図１】従来技術に係わるデータ処理システムを示すブ
ロック図である。

【図２】本発明の１実施形態に係わるデータプロセッサ
を示すブロック図である。

【図３】本発明の１実施形態に係わる、図２のデータ処
理システムにおけるアービタの動作を示す状態図であ
る。

【図４】本発明の１実施形態に係わる、図２のデータプ
ロセッサを有するデータ処理システムを示すブロック図
である。

【図５】本発明の１実施形態に係わる調停回路を示すブ
ロック図である。

【図６】本発明の１実施形態に係わる図２に示されたデ
ータプロセッサに設けられた制御レジスタを示すブロッ
ク図である。

【符号の説明】

１，２，３ ＣＰＵ ５ アービタ ６ メモリ ７ タイマ ９ アービタ １０ データ処理システム １１ データプロセッサ １４ 別のバスマスタ １５ データ処理システム ２０ 制御レジスタ ２６，２７ ゲート ８０ フリップフロップ ８１ タイマ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 データ処理システムにおいてバス所有権
   を調停する方法であって、前記データ処理システムは中
   央処理ユニット（ＣＰＵ）および制御ユニットを有する
   第１のバスマスタを含み、前記方法は、 内部から第１のバスマスタへとアービタに対し調停ブロ
   ック指示子を提供する段階であって、前記アービタは前
   記第１のバスマスタ内に含まれており、前記アービタは
   バス要求信号を受信しかつバス承認信号を提供できるも
   の、 前記アービタへのバス要求入力において第１のバス要求
   信号を受信する段階、もし前記調停ブロック指示子が第
   １の値であれば、前記アービタがバス承認信号を肯定す
   る段階、 もし前記調停ブロック指示子が第２の値であれば、前記
   アービタがバス承認信号を肯定しない段階、 前記ＣＰＵが第１の命令を処理する段階、 前記第１の命令に関連する第１の調停ブロック条件を決
   定する段階、 前記ＣＰＵが前記第１の調停ブロック条件を前記制御ユ
   ニットに指示する段階、そして前記制御ユニットが前記
   第１の調停ブロック条件に従って前記調停ブロック指示
   子を変更する段階、 を具備することを特徴とするデータ処理システムにおい
   てバス所有権を調停する方法。
2. 【請求項２】 前記第１のバスマスタはさらにタイマを
   含み、前記方法はさらに、 前記制御ユニットが前記調停ブロック指示子を前記第２
   の値に変更したことに応じて制御ユニットが前記タイマ
   に開始カウント信号を提供する段階、 前記開始カウント信号の受信に応じて、前記タイマが所
   定の値までカウントする段階、 前記所定の値の完了に応じて、前記タイマがカウント完
   了信号を前記制御ユニットに提供する段階、そして前記
   カウント完了信号の受信に応じて、前記制御ユニットが
   前記調停ブロック指示子を前記第１の値に変更する段
   階、 を具備することを特徴とする請求項１に記載の方法。
3. 【請求項３】 データプロセッサであって、 中央処理ユニット、 前記中央処理ユニットに結合された制御ユニットであっ
   て、該制御ユニットは前記中央処理ユニットから調停情
   報を受信しかつ調停ビットを有する制御レジスタを有す
   るもの、 前記制御ユニットに結合されたバス調停ユニットであっ
   て、該バス調停ユニットはバス要求信号を受信し、該バ
   ス要求信号の受信に応じて該バス調停ユニットはバス承
   認信号を肯定するもの、そして前記制御レジスタに結合
   されたタイマ、 を具備し、 もし前記調停情報が第１の値であれば、前記制御ユニッ
   トは調停ブロック指示子を前記バス調停ユニットに提供
   し、 前記調停ブロック指示子の受信に応じて、前記バス調停
   ユニットは前記バス承認信号を肯定せず、そして前記制
   御ユニットは調停ビットを有する制御レジスタを具備
   し、 もし前記調停情報が前記第１の値であれば前記調停ビッ
   トがセットされ、かつもし前記調停情報が第２の値であ
   れば前記調停ビットがクリアされ、 前記調停ビットをセットしたことに応じて前記タイマが
   所定の値までカウントを開始し、そして前記タイマが前
   記所定の値までカウントを完了したことに応じて前記制
   御レジスタの調停ビットがクリアされる、ことを特徴と
   するデータプロセッサ。