JP2001092776A - 情報処理システム - Google Patents

情報処理システム

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JP2001092776A
JP2001092776A JP26629999A JP26629999A JP2001092776A JP 2001092776 A JP2001092776 A JP 2001092776A JP 26629999 A JP26629999 A JP 26629999A JP 26629999 A JP26629999 A JP 26629999A JP 2001092776 A JP2001092776 A JP 2001092776A
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signal
data bus
data
cpu
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Kazuhiro Hashimoto
和宏 橋本
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
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Abstract

(57)【要約】 【課題】 この発明は、データバスの使用効率を改善し
た情報処理システムを提供することを課題とする。 【解決手段】 この発明は、ＣＰＵ１、ＤＭＡＣ２の複
数のバスマスタに対して、バスコントローラ３によりそ
れぞれの独立してデータ転送が可能な複数の単位データ
バスからなるデータバス４を分割制御するように構成さ
れる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の単位データ
バスからなるデータバスを介してデータ転送を行う複数
のバスマスタを備えた情報処理システムに関し、データ
バスを単位データバス単位で分割制御する情報処理シス
テムに関する。
【０００２】
【従来の技術】従来、この種の情報処理システムとして
は、例えば図５に示す構成のものがある。図５におい
て、このシステムは、バスマスタとなる中央演算処理装
置（ＣＰＵ）１０１とダイレクト・メモリ・アクセス・
コントローラ（ＤＭＡＣ）１０２と、メモリ１０３なら
びに周辺装置１０４を備え、これらはデータバス１０
５、アドレスバス１０６を介して接続されている。この
ようなシステムにおいて、ポーリング処理におけるデー
タバス１０５のバスアービトレーションの方式として
は、ＤＭＡＣ１０２からのバス権要求信号であるｒｅｑ
信号と、バス権移動の許可信号であるｇｎｔ信号を使用
し、バス権の制御を行なう。ＤＭＡＣ１０２のバス権要
求信号（ｒｅｑ信号）に対して、ＣＰＵ１０１がデータ
バス１０５を解放できる場合には、ｇｎｔ信号をＤＭＡ
Ｃ１０２へ出力し、バス権をＣＰＵ１０１からＤＭＡＣ
１０２へ移動する。バス権をＣＰＵ１０１に戻す場合に
は、ｇｎｔ信号をインアクティブにし、ＣＰＵ１０１が
バス権を取得する。
【０００３】このようなバスアーピトレーション方式を
採用しているシステムにおけるＤＭＡ転送中のポーリン
グ処理においては、ＤＭＡＣ１０２のＤＭＡ転送中に、
ＣＰＵ１０１からのＩ／Ｏアクセスを頻繁に発生させる
こととなる。図６には、このようなシステムのＤＭＡ転
送中におけるポーリング処理のタイミングと、４つの単
位データバス（単位データバスは例えば８、１６、３２
ビット等のデータ幅を有する）からなるデータバスの占
有状態の一例を示している。図７ではｒｅｑ信号、ｇｎ
ｔ信号をロウアクティブな信号として表示している。
【０００４】このようなポーリング処理におけるＩ／Ｏ
アクセスにおいては、１バイトや１ワードといったもの
が通常用いられる。近年のシステムにおいては、バス幅
が１２８ビットのものも珍しくなくなってきており、ポ
ーリング処理におけるＩ／Ｏアクセスが発生している間
は、ＤＭＡ転送が中断されることとなる。転送データが
１バイトの場合には、バス幅が１２８ビットであれば、
バスの６％しか使用しておらず、１ワードの場合でさえ
２５％しか使用していないこととなり、データ転送効率
を落す結果となっている。また、データバスのバンド幅
が大きくなるにつれ、データバスの使用効率は更に下が
ることになる。同様に、ＣＰＵと周辺装置との動作速度
が異なる場合には、ポーリング処理時に行われているＩ
／Ｏアクセスのレイテンシも大きくなるため、ポーリン
グ処理のＩ／Ｏアクセスがデータバスを占有する期間も
増大し、データバスの使用効率を下げることとなる。
【０００５】一方、上記情報処理システムの他の構成と
しては、例えば図７に示すものがある。図７において、
このシステムは、バスマスタとなる中央演算処理装置
（ＣＰＵ）１０７とダイレクト・メモリ・アクセス・コ
ントローラ（ＤＭＡＣ）１０８と、メモリ１０３ならび
に周辺装置１０４を備え、これらはデータバス１０５、
アドレスバス１０６を介して接続されている。このよう
なシステムにおいて、データバス１０５のバスアーピト
レーション方式としては、ＤＭＡＣ１０８からのバス権
要求信号であるｒｅｑ信号と、バス権移動の許可信号で
あるｇｎｔ信号と、ＤＭＡ転送中にＣＰＵ１０７がバス
権を一時的に取得するためのＣＰＵ１０７からのバス開
放要求信号であるｒｅｌ信号とで、バス権の調停を行な
う。
【０００６】このようなバスアーピトレーション方式を
採用しているシステムにおいては、ＣＰＵ１０７からの
バスの開放要求信号がアサートされても、ＤＭＡ転送の
区切りまでデータバス１０５を開放することができない
ため、ＣＰＵ１０７がストールする場合が発生する。図
８では、このような例として、ＤＭＡ転送中にポーリン
グ処理のＩ／Ｏアクセスが割り込む場合のタイミング、
及びデータバス１０５の占有状態の一例を示している。
図８のｒｅｑ信号、ｇｎｔ信号、ｒｅｌ信号はそれぞれ
ロウアクティブな信号として表示している。図８におい
て、ＣＰＵ１０７がポーリング処理のためのＩ／Ｏアク
セスを行うために、ＤＭＡＣ１０８に対してデータバス
１０５の開放要求信号（ｒｅｌ信号）をアサートする
が、ＤＭＡ転送の処理の一区切りまでＤＭＡＣ１０８が
データバス１０５を開放しないため、その間ＣＰＵ１０
７がストールすることを示している。
【０００７】
【発明が解決しようとする課題】以上説明したように、
複数のバスマスタがデータバスを介してデータ転送を行
う従来の情報処理システムにおいては、ＤＭＡのデータ
転送中にＣＰＵのポーリング処理におけるＩ／Ｏアクセ
スが発生した場合には、Ｉ／Ｏアクセスがデータバスの
一部しか使用せず、あるいはＤＭＡのデータ転送が一区
切りするまでデータバスが解放されないため、データバ
スの使用効率が低下したり、ＣＰＵがストールするとい
った不具合を招いていた。
【０００８】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、複数のバスマ
スタに対してデータバスを分割して制御し、データバス
の使用効率を改善した情報処理システムを提供すること
にある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、課題を解決する手段は、周辺装置と接続され、それ
ぞれ独立してデータ転送が可能な複数の単位データバス
からなるデータバスと、前記データバスの使用権を単位
データバス単位で要求し、該要求が許可されると要求し
た前記データバスの使用権をとり得る複数のバスマスタ
と、前記バスマスタから前記データバスの単位データバ
ス単位での使用権の要求又は使用権の解除を受けて、前
記データバスの単位データバス単位での使用状態に応じ
て前記データバスの使用権の要求に対して前記データバ
スの単位データバス単位で使用が可能か否かを判別し、
使用が可能な場合には単位データバス単位で要求された
前記データバスの使用権の許可を前記バスマスタに与え
るよう前記データバスを単位データバス単位で前記複数
のバスマスタに対して分割制御するバス制御手段とを有
することを特徴とする。
【００１０】
【発明の実施の形態】以下、図面を用いてこの発明の実
施形態を説明する。
【００１１】図１はこの発明の一実施形態に係る情報処
理システムの構成を示す図であり、図２は図１に示すシ
ステムの動作タイミングならびにデータバスの使用権の
状態を示す図である。
【００１２】図１において、この実施形態の情報処理シ
ステムは、バスマスタとなるＣＰＵ１ならびにダイレク
ト・メモリ・アクセス・コントローラ（ＤＭＡＣ）２
と、ＣＰＵ１ならびにＤＭＡＣ２におけるデータバス４
の分割使用を制御するバスコントローラ３と、４つの単
位データバス（単位データバスは例えば８、１６、３２
ビット等のデータ幅を有する）からなり、それぞれの単
位データバスがそれぞれ独立してデータ転送制御可能な
データバス４と、データバス４ならびにアドレスバス５
を介してＣＰＵ１ならびにＤＭＡＣ２と接続されたメモ
リ６、周辺装置（Ｉ／Ｏ）７、８を備えて構成される。
【００１３】ＣＰＵ１は、ＤＭＡデータ転送中にＣＰＵ
１がバス権を一時的に取得するためのバス解放要求信号
（ｒｅｌ信号［３：０］）をＤＭＡＣ２とバスコントロ
ーラ３に与え、Ｉ／Ｏアクセスの終了を示すアクノリッ
ジ信号（ａｃｋ信号）をバスコントローラ３に与える。
ＤＭＡＣ２は、ＤＭＡデータ転送のバスリクエスト信号
（ｒｅｑ信号［３：０］）をバスコントローラに与え、
ＤＭＡＣ２が使用するＩ／Ｏを選択する信号（ｓｅｌ信
号［１：０］）をＩ／Ｏ７、８に与える。バスコントロ
ーラ３は、ＤＭＡＣ２に対してデータバス４の使用権の
許可を示すバスグラント信号（ｇｎｔ信号）をＤＭＡＣ
２に与える。上記信号のやりとりを行うことにより、Ｃ
ＰＵ１ならびにＤＭＡＣ２に対するデータバス４の分割
制御を行う。
【００１４】次に、データバス４の分割制御の一例を、
図２の動作タイミングチャートを参照して説明する。
【００１５】先ず、図２のクロック１の前には、データ
バス４のすべての単位データバスを使用してＤＭＡデー
タ転送が行われており、このような状態において、図２
のサイクル（クロック）１ではＣＰＵ１がバスアクセス
要求を出すために、アクセスする該当データバスのｒｅ
ｌ信号をアサートし、バスコントローラ３はｒｅｌ信号
よりｇｎｔ信号をインアクティブにする。図２のクロッ
ク２では、ｇｎｔ信号のインアクティブを検出したＤＭ
ＡＣ２は、ｇｎｔ信号がインアクティブとなったサイク
ルのデータ転送は無視し、ｒｅｑ信号をディアサートし
て一旦バス権を放棄する。バスコントローラ３はｇｎｔ
信号を再度アサートする。ＣＰＵ１は、Ｉ／Ｏアクセス
のためのアドレスをアドレスバス５に出力する。図２の
クロック３では、ＣＰＵ１は、図２に示すようにｒｅｌ
信号によって要求したデータバス５の１つの単位データ
バスの使用を開始する。ＤＭＡＣ２は、図２のクロック
２のｒｅｌ信号とｇｎｔ信号により、ＤＭＡＣ２が使用
するデータバス５を選択し、選択したデータバス５の対
応するｒｅｑ信号を出力し、その選択したデータバス５
に応じたＤＭＡ転送を開始する。
【００１６】このように、上述したようにバスコントロ
ーラ３により複数のバスマスタに対してデータバス４を
分割制御するようにしているので、データバス４を有効
に使用することができ、ＤＭＡデータ転送の転送効率を
改善することができる。
【００１７】図３はこの発明の他の実施形態に係る情報
処理システムの構成を示す図であり、図４は図３に示す
システムの動作タイミングならびにデータバスの使用権
の状態を示す図である。
【００１８】図３において、この実施形態の特徴とする
ところは、図１に示すシステムに比べてバスマスタとな
るＣＰＵが１つ増えたことにあり、図３に示す情報シス
テムは、バスマスタとなるＣＰＵ１１、ＣＰＵ１２なら
びにダイレクト・メモリ・アクセス・コントローラ（Ｄ
ＭＡＣ）１３と、ＣＰＵ１１、１２ならびにＤＭＡＣ１
３におけるデータバス１５の分割使用を制御するバスコ
ントローラ１４と、４つの単位データバス（単位データ
バスは例えば８、１６、３２ビット等のデータ幅を有す
る）からなり、それぞれの単位データバスがそれぞれ独
立してデータ転送制御可能なデータバス１５と、データ
バス１５ならびにアドレスバス１６を介してＣＰＵ１
１、１２ならびにＤＭＡＣ２と接続されたメモリ１８、
周辺装置（Ｉ／Ｏ）１９、２０を備えて構成される。
【００１９】ＣＰＵ１１は、ＤＭＡデータ転送中にＣＰ
Ｕ１１がバス権を要求するバスリクエスト信号（ｒｅｑ
１信号［ｎ：０］）をバスコントローラ１４に与え、Ｉ
／Ｏアクセスの終了を示すアクノリッジ信号（ａｃｋ１
信号）をバスコントローラ１４に与える。ＣＰＵ１２
は、ＤＭＡデータ転送中にＣＰＵ１２がバス権を要求す
るバスリクエスト信号（ｒｅｑ２信号［ｎ：０］）をバ
スコントローラ１４に与え、Ｉ／Ｏアクセスの終了を示
すアクノリッジ信号（ａｃｋ２信号）をバスコントロー
ラ１４に与える。ＤＭＡＣ１３は、ＤＭＡデータ転送の
バスリクエスト信号（ｒｅｑ３信号［ｎ：０］）をバス
コントローラ１４に与え、ＤＭＡデータ転送で使用する
データバスを示すバスセレクト信号（ｂｓｅｌ信号
［ｎ：０］）をメモリ１８、Ｉ／Ｏ１９、２０に与え
る。バスコントローラ３は、ＣＰＵ１１、１２ならびに
ＤＭＡＣ１３に対してデータバス４の使用権の許可を示
すバスグラント信号（ｇｎｔ信号［ｎ：０］）をｇｎｔ
信号線１７を介してＣＰＵ１１、１２ならびにＤＭＡＣ
１３に与え、バスマスタを示すバスマスタセレクト信号
（ｂｍａｓｔｅｒ信号［ｍ：０］）をＣＰＵ１１、１２
ならびにＤＭＡＣ１３に与える。上記信号のやりとりを
行うことにより、ＣＰＵ１１、１２ならびにＤＭＡＣ１
３に対するデータバス１５の分割制御を行う。
【００２０】次に、データバス１５の分割制御の一例
を、図４の動作タイミングチャートを参照して説明す
る。
【００２１】先ず、図４のサイクル（クロック）１で
は、バスアサート信号をアサートし、ＣＰＵ１１がデー
タバス１５を使用するために、バスリクエスト（ｒｅｑ
１）信号をアサートする。図４のクロック２では、バス
コントローラ１４がＣＰＵ１１のバスリクエストを調停
し、ｂｍａｓｔｅｒ信号とｇｎｔ信号をアサートする。
図４のクロック３では、ＣＰＵ１１は、ｇｎｔ信号に対
応してバスアクセスのためのアドレスを出力する。バス
コントローラ１４は、一旦ｇｎｔ信号をディアサートす
る。ＤＭＡＣ１３からｒｅｑ３信号が出力される。図４
のクロック４では、バスコントローラ１４は、ＤＭＡＣ
１３のバスリクエストを調停し、ｂｍａｓｔｅｒ信号と
ｇｎｔ信号をアサートする。ＣＰＵ１１のバスアクセス
対象の周辺装置１９、もしくは２０がアドレスデコード
を行ない、ＩＯアクセスの処理を開始する。図４のクロ
ック５では、ＤＭＡＣ１３はｇｎｔ信号に対応してＤＭ
Ａ転送のためのアドレスをアドレスバス１６へ出力を開
始し、ＤＭＡ転送を開始する。図４のクロック７では、
周辺装置１９、もしくは２０からＣＰＵ１１のバスアク
セスに対するａｃｋ１信号がアサートされ、ＣＰＵ１１
のアクセスが終了する。次に、ＣＰＵ１２がデータバス
１５を使用するために、ｒｅｑ２信号をアサートする。
【００２２】図４のサイクル８では、ＣＰＵ１１がｒｅ
ｑ１信号をディアサートする。バスコントローラ１４
は、ＣＰＵ１２のｒｅｑ２信号を受けて、バス調停のた
め一旦ｇｎｔ信号をディアサートする。図４のサイクル
９では、バスコントローラ１４は、ＣＰＵ１１のｒｅｑ
１信号のディアサートを受けて、バス調停のため一旦ｇ
ｎｔ信号をディアサートする。図４のサイクル１０で
は、バスコントローラ１４は、ＣＰＵ１２のバスリクエ
ストを調停し、ｂｍａｓｔｅｒ信号とｇｎｔ信号をアサ
ートする。図４のクロック１１では、バスコントローラ
１４は、ＤＭＡＣ１３のｒｅｑ３信号とＣＰＵ１２のバ
スリクエストとを調停するため一旦ｇｎｔ信号をディア
サートする。図４のクロック１２では、バスコントロー
ラ１４は、ＤＭＡＣ１３に対するｂｍａｓｔｅｒ信号と
ｇｎｔ信号をアサートする。図４のクロック１３では、
ＤＭＡＣ１３は、ｇｎｔ信号に対応してＤＭＡ転送のた
めのアドレスをアドレスバス１６へ出力を開始し、ＤＭ
Ａ転送を開始する。図４のクロック１４では、周辺装置
１９、もしくは２０からＣＰＵ１２のバスアクセスに対
するａｃｋ２信号がアサートされ、ＣＰＵ１２のアクセ
スが終了する。
【００２３】図４のクロック１５では、ＣＰＵ１２が、
ｒｅｑ２信号をディアサートする。図４のクロック１６
では、バスコントローラ１４は、ＣＰＵ１２のｒｅｑ２
信号のディアサートを受けて、バス調停のため一旦ｇｎ
ｔ信号をディアサートする。図４のクロック１７では、
バスコントローラ１４は、ＤＭＡＣ１３に対するｂｍａ
ｓｔｅｒ信号とｇｎｔ信号をアサートする。図４のクロ
ック１８では、ＤＭＡＣ１３は、ｇｎｔ信号に対応して
ＤＭＡ転送のためのアドレスをアドレスバス１６へ出力
を開始し、ＤＭＡ転送を開始する。図４のクロック２０
では、ＤＭＡ転送終了を受け、ＤＭＡＣ１３がｒｅｑ３
信号をディアサートする。図４のクロック２１では、バ
スコントローラ１４は、ＤＭＡＣ１３のｒｅｑ３信号の
ディアサートを受けて、バス調停のため一旦ｇｎｔ信号
をディアサートする。
【００２４】このように、上述したようにバスコントロ
ーラ１４により複数のバスマスタに対してデータバス１
５を分割制御するようにしていたので、データバス１５
を有効に使用することができ、ＤＭＡデータ転送の転送
効率を改善することができ、かつＣＰＵ１１、１２のス
トール期間の短縮を図ることができる。
【００２５】なお、上記実施形態では、周辺装置として
Ｉ／Ｏの例を挙げたが、周辺装置としてはＩ／Ｏに限ら
ずデータバスを介してバスマスタとの間でデータ転送を
行う装置であれば何でもよい。上記実施形態では、メモ
リと周辺装置とを別々の構成として説明したが、メモリ
は周辺装置の一つとして考えられるべきものである。本
発明の構成は、１チップの半導体集積回路にて実現する
ことができる。メモリや周辺装置等一部の構成について
は１チップ内に収めずチップの外部構成として本発明を
実現することができる。
【００２６】
【発明の効果】以上説明したように、この発明によれ
ば、複数のバスマスタに対してデータバスを分割制御す
るようにしたので、データバスの使用効率を向上するこ
とが可能となる。この結果、ＤＭＡ転送のデータ転送効
率の改善、ならびにＣＰＵストール期間の短縮を達成す
ることができる。
【図面の簡単な説明】
【図１】この発明の一実施形態に係る情報処理システム
の構成を示す図である。
【図２】図１に示すシステムの動作タイミングならびに
データバスの使用権の状態を示す図である。
【図３】この発明の他の実施形態に係る情報処理システ
ムの構成を示す図である。
【図４】図３に示すシステムの動作タイミングならびに
データバスの使用権の状態を示す図である。
【図５】従来の情報処理システムの一構成を示す図であ
る。
【図６】図５に示すシステムの動作タイミングならびに
データバスの使用権の状態を示す図である。
【図７】従来の情報処理システムの他の構成を示す図で
ある。
【図８】図７に示すシステムの動作タイミングならびに
データバスの使用権の状態を示す図である。
【符号の説明】
１，１１，１２ ＣＰＵ ２，１３ ＤＭＡＣ ３，１４ バスコントローラ ４，１５ データバス ５，１６ アドレスバス ６，１８ メモリ ７，８，１９，２０ 周辺装置 １７ ｇｎｔ信号線
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年９月２９日（２０００．９．２
９）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】先ず、図２のクロック１の前には、データ
バス４のすべての単位データバスを使用してＤＭＡデー
タ転送が行われており、このような状態において、図２
のサイクル（クロック）１ではＣＰＵ１がバスアクセス
要求を出すために、アクセスする該当データバスのｒｅ
ｌ信号をアサートし、バスコントローラ３はｒｅｌ信号
よりｇｎｔ信号をインアクティブにする。図２のクロッ
ク２では、ｇｎｔ信号のインアクティブを検出したＤＭ
ＡＣ２は、ｇｎｔ信号がインアクティブとなったサイク
ルのデータ転送は無視し、ｒｅｑ信号をディアサートし
て一旦バス権を放棄する。バスコントローラ３はｇｎｔ
信号を再度アサートする。ＣＰＵ１は、Ｉ／Ｏアクセス
のためのアドレスをアドレスバス５に出力する。図２の
クロック３では、ＣＰＵ１は、図２に示すようにｒｅｌ
信号によって要求したデータバス４の１つの単位データ
バスの使用を開始する。ＤＭＡＣ２は、図２のクロック
２のｒｅｌ信号とｇｎｔ信号により、ＤＭＡＣ２が使用
するデータバス４を選択し、選択したデータバス４の対
応するｒｅｑ信号を出力し、その選択したデータバス４
に応じたＤＭＡ転送を開始する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】先ず、図４のサイクル（クロック）１で
は、バスアサート信号をアサートし、ＣＰＵ１１がデー
タバス１５を使用するために、バスリクエスト（ｒｅｑ
１）信号をアサートする。図４のクロック２では、バス
コントローラ１４がＣＰＵ１１のバスリクエストを調停
し、ｂｍａｓｔｅｒ信号とｇｎｔ信号をアサートする。
図４のクロック３では、ＣＰＵ１１は、ｇｎｔ信号に対
応してバスアクセスのためのアドレスを出力する。バス
コントローラ１４は、一旦ｇｎｔ信号をディアサートす
る。ＤＭＡＣ１３からｒｅｑ３信号が出力される。図４
のクロック４では、バスコントローラ１４は、ＤＭＡＣ
１３のバスリクエストを調停し、ｂｍａｓｔｅｒ信号と
ｇｎｔ信号をアサートする。ＣＰＵ１１のバスアクセス
対象の周辺装置１９、もしくは２０がアドレスデコード
を行ない、ＩＯアクセスの処理を開始する。図４のクロ
ック５では、ＤＭＡＣ１３はｇｎｔ信号に対応してＤＭ
Ａ転送のためのアドレスをアドレスバス１６へ出力を開
始し、ＤＭＡ転送を開始する。図４のクロック７では、
周辺装置１９、もしくは２０からＣＰＵ１１のバスアク
セスに対するａｃｋ１１信号がアサートされ、ＣＰＵ１
１のアクセスが終了する。次に、ＣＰＵ１２がデータバ
ス１５を使用するために、ｒｅｑ２信号をアサートす
る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】図４のサイクル８では、ＣＰＵ１１がｒｅ
ｑ１信号をディアサートする。バスコントローラ１４
は、ＣＰＵ１２のｒｅｑ２信号を受けて、バス調停のた
め一旦ｇｎｔ信号をディアサートする。図４のサイクル
９では、バスコントローラ１４は、ＣＰＵ１１のｒｅｑ
１信号のディアサートを受けて、バス調停のため一旦ｇ
ｎｔ信号をディアサートする。図４のサイクル１０で
は、バスコントローラ１４は、ＣＰＵ１２のバスリクエ
ストを調停し、ｂｍａｓｔｅｒ信号とｇｎｔ信号をアサ
ートする。図４のクロック１１では、バスコントローラ
１４は、ＤＭＡＣ１３のｒｅｑ３信号とＣＰＵ１２のバ
スリクエストとを調停するため一旦ｇｎｔ信号をディア
サートする。図４のクロック１２では、バスコントロー
ラ１４は、ＤＭＡＣ１３に対するｂｍａｓｔｅｒ信号と
ｇｎｔ信号をアサートする。図４のクロック１３では、
ＤＭＡＣ１３は、ｇｎｔ信号に対応してＤＭＡ転送のた
めのアドレスをアドレスバス１６へ出力を開始し、ＤＭ
Ａ転送を開始する。図４のクロック１４では、周辺装置
１９、もしくは２０からＣＰＵ１２のバスアクセスに対
するａｃｋ１２信号がアサートされ、ＣＰＵ１２のアク
セスが終了する。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 周辺装置と接続され、それぞれ独立して
    データ転送が可能な複数の単位データバスからなるデー
    タバスと、 前記データバスの使用権を単位データバス単位で要求
    し、該要求が許可されると要求した前記データバスの使
    用権をとり得る複数のバスマスタと、 前記バスマスタから前記データバスの単位データバス単
    位での使用権の要求又は使用権の解除を受けて、前記デ
    ータバスの単位データバス単位での使用状態に応じて前
    記データバスの使用権の要求に対して前記データバスの
    単位データバス単位で使用が可能か否かを判別し、使用
    が可能な場合には単位データバス単位で要求された前記
    データバスの使用権の許可を前記バスマスタに与えるよ
    う前記データバスを単位データバス単位で前記複数のバ
    スマスタに対して分割制御するバス制御手段とを有する
    ことを特徴とする情報処理システム。
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