JP2002342266A - データプロセッサ - Google Patents
データプロセッサInfo
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- JP2002342266A JP2002342266A JP2001142498A JP2001142498A JP2002342266A JP 2002342266 A JP2002342266 A JP 2002342266A JP 2001142498 A JP2001142498 A JP 2001142498A JP 2001142498 A JP2001142498 A JP 2001142498A JP 2002342266 A JP2002342266 A JP 2002342266A
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- fifo
- input
- memory
- clock signal
- data processor
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
- G06F15/7842—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers)
- G06F15/786—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers) using a single memory module
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- Microcomputers (AREA)
- Information Transfer Systems (AREA)
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Abstract
(57)【要約】
【課題】 入出力回路のためのＦＩＦＯバッファによる
チップ面積増大を抑える。 【解決手段】 データプロセッサ（１）は、中央処理装
置（２）と、中央処理装置によりアクセス可能なメモリ
（５）と、複数の入出力回路（１２，１３）と、メモリ
を複数の入出力回路のＦＩＦＯバッファとして動作させ
るＦＩＦＯ制御回路（６）とを有する。ＦＩＦＯ制御回
路は、ＦＩＦＯバッファとして利用する複数のメモリ領
域をエリア指定手段で規定し、規定されるメモリ領域毎
にリードアクセス及びライトアクセスのためのアドレス
情報をアドレスポインタ手段で保持し、入出力回路から
の要求に応答して、所定のメモリ領域を、前記アドレス
ポインタ手段を用いて、ＦＩＦＯ動作させる制御手段
と、を含む。メオンチップメモリとＦＩＦＯ制御回路で
実現されるバッファにより入出力回路専用のＦＩＦＯバ
ッファが不要になり、チップ面積を縮小でき、コスト低
減が可能になる。
チップ面積増大を抑える。 【解決手段】 データプロセッサ（１）は、中央処理装
置（２）と、中央処理装置によりアクセス可能なメモリ
（５）と、複数の入出力回路（１２，１３）と、メモリ
を複数の入出力回路のＦＩＦＯバッファとして動作させ
るＦＩＦＯ制御回路（６）とを有する。ＦＩＦＯ制御回
路は、ＦＩＦＯバッファとして利用する複数のメモリ領
域をエリア指定手段で規定し、規定されるメモリ領域毎
にリードアクセス及びライトアクセスのためのアドレス
情報をアドレスポインタ手段で保持し、入出力回路から
の要求に応答して、所定のメモリ領域を、前記アドレス
ポインタ手段を用いて、ＦＩＦＯ動作させる制御手段
と、を含む。メオンチップメモリとＦＩＦＯ制御回路で
実現されるバッファにより入出力回路専用のＦＩＦＯバ
ッファが不要になり、チップ面積を縮小でき、コスト低
減が可能になる。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータもしくはマイクロプロセッサなどと称されるデータ
プロセッサのオンチップ周辺回路若しくは入出力回路の
ためのＦＩＦＯ（First-In First-Out）バッファ機能に
関し、例えば高速データ通信もしくは高速データ入出力
制御用の入出力回路若しくは周辺回路を搭載したシング
ルチップマイクロコンピュータに適用して有効な技術に
関数する。
ータもしくはマイクロプロセッサなどと称されるデータ
プロセッサのオンチップ周辺回路若しくは入出力回路の
ためのＦＩＦＯ（First-In First-Out）バッファ機能に
関し、例えば高速データ通信もしくは高速データ入出力
制御用の入出力回路若しくは周辺回路を搭載したシング
ルチップマイクロコンピュータに適用して有効な技術に
関数する。
【０００２】
【従来の技術】機器制御用途のデータプロセッサ等で
は、ＵＳＢ（Universal Serial Bus）、ＭＭＣ（Multim
edia Card）、ＩｒＤＡ（Infrared Data Associatio
n）、ＵＡＲＴ（Universal Asynchronous Receive-Tran
sceiver）に代表されるＳＣＩ（Serial Communication
Interface）、ＩＩＣ（Inter IC Bus）等のインタフェ
ースコントローラのオンチップ化が進んでいる。これら
のインタフェースコントローラが高速、大容量データ転
送に対応するにはＦＩＦＯバッファを搭載する必要があ
る。例えばインタフェースコントローラは所定の転送レ
ートで外部からのデータを順次入力し、順次入力したデ
ータの取りこぼしが無いように、入力データのデータバ
ッファとしてＦＩＦＯバッファを用いる。ＦＩＦＯバッ
ファの記憶容量は有限であり比較的小さいから、ＣＰＵ
のデータ処理能力とデータ入力レートとの間に比較的大
きなギャップがある場合には、ＦＩＦＯバッファのよう
なデータバッファだけではそのギャップを埋めることは
できない。そこで、ＦＩＦＯバッファに取り込んだデー
タを更にＲＡＭに転送し、ＲＡＭに蓄えたデータをＣＰ
Ｕが処理せざるを得ない場合がある。特に近年は、他の
システムデバイスとのデータ送受信速度の高速化、並び
に転送データの大容量化が進んでおり、ＣＰＵによるデ
ータ処理が間に合わなくなることを防止するためには大
容量のＦＩＦＯが必要となってきている。
は、ＵＳＢ（Universal Serial Bus）、ＭＭＣ（Multim
edia Card）、ＩｒＤＡ（Infrared Data Associatio
n）、ＵＡＲＴ（Universal Asynchronous Receive-Tran
sceiver）に代表されるＳＣＩ（Serial Communication
Interface）、ＩＩＣ（Inter IC Bus）等のインタフェ
ースコントローラのオンチップ化が進んでいる。これら
のインタフェースコントローラが高速、大容量データ転
送に対応するにはＦＩＦＯバッファを搭載する必要があ
る。例えばインタフェースコントローラは所定の転送レ
ートで外部からのデータを順次入力し、順次入力したデ
ータの取りこぼしが無いように、入力データのデータバ
ッファとしてＦＩＦＯバッファを用いる。ＦＩＦＯバッ
ファの記憶容量は有限であり比較的小さいから、ＣＰＵ
のデータ処理能力とデータ入力レートとの間に比較的大
きなギャップがある場合には、ＦＩＦＯバッファのよう
なデータバッファだけではそのギャップを埋めることは
できない。そこで、ＦＩＦＯバッファに取り込んだデー
タを更にＲＡＭに転送し、ＲＡＭに蓄えたデータをＣＰ
Ｕが処理せざるを得ない場合がある。特に近年は、他の
システムデバイスとのデータ送受信速度の高速化、並び
に転送データの大容量化が進んでおり、ＣＰＵによるデ
ータ処理が間に合わなくなることを防止するためには大
容量のＦＩＦＯが必要となってきている。
【０００３】尚、ＦＩＦＯバッファを採用した周辺回路
について記載された文献の例として特開平２−１６８３
１８号公報がある。
について記載された文献の例として特開平２−１６８３
１８号公報がある。
【０００４】
【発明が解決しようとする課題】しかしながら、データ
プロセッサにオンチップされる入出力インタフェース回
路の数が増えると、入出力インタフェース回路毎に専用
のＦＩＦＯバッファを搭載する必要があるため、チップ
面積の増大を招いてしまう。
プロセッサにオンチップされる入出力インタフェース回
路の数が増えると、入出力インタフェース回路毎に専用
のＦＩＦＯバッファを搭載する必要があるため、チップ
面積の増大を招いてしまう。
【０００５】また、第１の入出力インタフェースモジュ
ールからデータを入力し、入力データを処理して第２の
入出力インタフェースモジュールから外部に供給する場
合、第１の入出力インタフェースモジュールで受信した
データを逐次ＦＩＦＯバッファからＲＡＭに転送し、Ｃ
ＰＵは転送されたＲＡＭのデータをリードして演算処理
を行い、演算結果をＲＡＭにライトする。ＲＡＭにライ
トされたデータは第２のインタフェースモジュールのＦ
ＩＦＯバッファに転送されて、その他のデバイスへデー
タ送信される。このとき、ＦＩＦＯバッファとＲＡＭと
の間のデータ転送はＣＰＵ或はＤＭＡＣなどを用いて行
わなければならない。この転送処理は、ＣＰＵが受信デ
ータを処理するためのＲＡＭアクセスとは別のメモリア
クセス動作になる。ＣＰＵやＤＭＡＣがバスを用いてそ
のようなデータ転送処理も行うことになれば、そのよう
なデータ転送のためにＣＰＵ又はＤＭＡＣが占有される
時間が長くなり、全体としてシステムのデータ処理速度
が低下してしまう。
ールからデータを入力し、入力データを処理して第２の
入出力インタフェースモジュールから外部に供給する場
合、第１の入出力インタフェースモジュールで受信した
データを逐次ＦＩＦＯバッファからＲＡＭに転送し、Ｃ
ＰＵは転送されたＲＡＭのデータをリードして演算処理
を行い、演算結果をＲＡＭにライトする。ＲＡＭにライ
トされたデータは第２のインタフェースモジュールのＦ
ＩＦＯバッファに転送されて、その他のデバイスへデー
タ送信される。このとき、ＦＩＦＯバッファとＲＡＭと
の間のデータ転送はＣＰＵ或はＤＭＡＣなどを用いて行
わなければならない。この転送処理は、ＣＰＵが受信デ
ータを処理するためのＲＡＭアクセスとは別のメモリア
クセス動作になる。ＣＰＵやＤＭＡＣがバスを用いてそ
のようなデータ転送処理も行うことになれば、そのよう
なデータ転送のためにＣＰＵ又はＤＭＡＣが占有される
時間が長くなり、全体としてシステムのデータ処理速度
が低下してしまう。
【０００６】本発明の目的は、入出力回路もしくは周辺
回路のためのＦＩＦＯバッファによるチップ面積増大を
抑えることができるデータプロセッサを提供することに
ある。
回路のためのＦＩＦＯバッファによるチップ面積増大を
抑えることができるデータプロセッサを提供することに
ある。
【０００７】本発明の別の目的は、入出力回路のＦＩＦ
ＯバッファとＲＡＭのようなオンチップメモリとの間の
データ転送処理によりデータ処理能力の低下するのを抑
制することができるデータプロセッサを提供することに
ある。
ＯバッファとＲＡＭのようなオンチップメモリとの間の
データ転送処理によりデータ処理能力の低下するのを抑
制することができるデータプロセッサを提供することに
ある。
【０００８】本発明の更に別の目的は、入出力回路のＦ
ＩＦＯバッファとＲＡＭのようなオンチップメモリとの
間のデータ転送処理を不要にすることができるデータプ
ロセッサを提供することにある。
ＩＦＯバッファとＲＡＭのようなオンチップメモリとの
間のデータ転送処理を不要にすることができるデータプ
ロセッサを提供することにある。
【０００９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１１】〔１〕《ＲＦＵ・エリア指定》本発明に係
るデータプロセッサは、中央処理装置と、前記中央処理
装置によりアクセス可能なメモリ（５）と、複数の入出
力回路（１２、２２、１３、１７）と、前記メモリを前
記複数の入出力回路のＦＩＦＯバッファとして動作させ
るＦＩＦＯ制御回路（６）とを１個の半導体チップに含
む。
るデータプロセッサは、中央処理装置と、前記中央処理
装置によりアクセス可能なメモリ（５）と、複数の入出
力回路（１２、２２、１３、１７）と、前記メモリを前
記複数の入出力回路のＦＩＦＯバッファとして動作させ
るＦＩＦＯ制御回路（６）とを１個の半導体チップに含
む。
【００１２】前記ＦＩＦＯ制御回路は、前記ＦＩＦＯバ
ッファとして利用する複数のメモリ領域を規定するエリ
ア指定手段（ＢＡＲ、ＤＴＣＲのＦＩＦＩサイズ指定フ
ィールド）と、前記エリア指定手段で規定されるメモリ
領域毎にリードアクセス及びライトアクセスのためのア
ドレス情報を保持するアドレス手段例えばアドレスポイ
ンタ手段（ＲＡＲ、ＷＡＲ）と、前記複数の入出力回路
の１つからの要求に応答して、所定のメモリ領域を、前
記アドレスポインタ手段を用いて、ＦＩＦＯ動作させる
制御手段と、を含んで構成される。
ッファとして利用する複数のメモリ領域を規定するエリ
ア指定手段（ＢＡＲ、ＤＴＣＲのＦＩＦＩサイズ指定フ
ィールド）と、前記エリア指定手段で規定されるメモリ
領域毎にリードアクセス及びライトアクセスのためのア
ドレス情報を保持するアドレス手段例えばアドレスポイ
ンタ手段（ＲＡＲ、ＷＡＲ）と、前記複数の入出力回路
の１つからの要求に応答して、所定のメモリ領域を、前
記アドレスポインタ手段を用いて、ＦＩＦＯ動作させる
制御手段と、を含んで構成される。
【００１３】前記入出力回路として、例えば、シリアル
コミュニケーションインタフェースコントローラ、ユニ
バーサルシリアルバスコントローラ、パルスワイズモジ
ュレーション回路、タイマ回路、アナログディジタルコ
ンバータ、ディジタルアナログコンバータの中から選ば
れた複数個の回路を備える。
コミュニケーションインタフェースコントローラ、ユニ
バーサルシリアルバスコントローラ、パルスワイズモジ
ュレーション回路、タイマ回路、アナログディジタルコ
ンバータ、ディジタルアナログコンバータの中から選ば
れた複数個の回路を備える。
【００１４】上記より、オンチップメモリとＦＩＦＯ制
御回路で実現されるＲＡＭバッファにより入出力回路専
用のＦＩＦＯバッファが不要になる。専用ＦＩＦＯが不
要となることによるチップ面積を縮小でき、コスト低減
が可能になる。このＲＡＭバッファはエリア指定手段で
規定されるメモリ領域に対してＦＩＦＯ動作されるか
ら、入出力回路とメモリ領域との間のデータ転送にＣＰ
Ｕのアクセス動作又はＤＭＡＣによるデータ転送制御動
作を要しない。
御回路で実現されるＲＡＭバッファにより入出力回路専
用のＦＩＦＯバッファが不要になる。専用ＦＩＦＯが不
要となることによるチップ面積を縮小でき、コスト低減
が可能になる。このＲＡＭバッファはエリア指定手段で
規定されるメモリ領域に対してＦＩＦＯ動作されるか
ら、入出力回路とメモリ領域との間のデータ転送にＣＰ
Ｕのアクセス動作又はＤＭＡＣによるデータ転送制御動
作を要しない。
【００１５】〔２〕《プログラマブル指定》前記エリア
指定手段による指定は固定であっても可変であってもよ
い。例えば、前記エリア指定手段は、前記複数のメモリ
領域をプログラマブルに指定可能な記憶手段である。指
定内容が可変可能であれば、転送データ構造に応じたＦ
ＩＦＯ容量をメモリ容量の制約の範囲で所望に設定可能
になる。或いは、ＣＰＵによるメモリの使用状況に応じ
てＲＡＭバッファのメモリ領域を最適に割り当てること
が容易になる。
指定手段による指定は固定であっても可変であってもよ
い。例えば、前記エリア指定手段は、前記複数のメモリ
領域をプログラマブルに指定可能な記憶手段である。指
定内容が可変可能であれば、転送データ構造に応じたＦ
ＩＦＯ容量をメモリ容量の制約の範囲で所望に設定可能
になる。或いは、ＣＰＵによるメモリの使用状況に応じ
てＲＡＭバッファのメモリ領域を最適に割り当てること
が容易になる。
【００１６】前記ＦＩＦＯ制御回路は、前記エリア指定
手段で規定された前記複数のメモリ領域のそれぞれに対
する利用を前記複数の入出力回路に対してそれぞれ指定
する入出力回路指定手段を更に備えてよい。入出力回路
指定手段による指定は固定であっても可変であってもよ
い。可変であれば、前記エリア指定手段で規定されるＦ
ＩＦＯバッファとして利用可能な少数のメモリ領域を多
くの入出力回路で共用することができる。例えば、前記
入出力回路指定手段は、前記入出力回路をプログラマブ
ルに指定可能な記憶手段である。
手段で規定された前記複数のメモリ領域のそれぞれに対
する利用を前記複数の入出力回路に対してそれぞれ指定
する入出力回路指定手段を更に備えてよい。入出力回路
指定手段による指定は固定であっても可変であってもよ
い。可変であれば、前記エリア指定手段で規定されるＦ
ＩＦＯバッファとして利用可能な少数のメモリ領域を多
くの入出力回路で共用することができる。例えば、前記
入出力回路指定手段は、前記入出力回路をプログラマブ
ルに指定可能な記憶手段である。
【００１７】特に、ＲＡＭバッファのメモリ領域に対す
るリードアクセスとライトアクセスの夫々に対してプロ
グラマブルに入出力回路を指定可能にしてよい。例え
ば、前記入出力回路指定手段は、夫々のメモリ領域に対
しリード動作で利用する入出力回路の指定情報とライト
動作で利用する入出力回路の指定情報とを別々に且つプ
ログラマブルに設定可能な記憶手段である。これによ
り、前記エリア指定手段で規定される一つのメモリ領域
に対し、一の入出力回路のデータをライトし、ライトデ
ータを中央処理装置がリードして演算処理し、演算処理
結果をそのメモリ領域にライトし、ライトされた演算処
理結果を他の入出力回路がリードするという利用が可能
になる。要するに、一つのメモリ領域をリードとライト
で別々の入出力回路で利用することができる。一つのメ
モリ領域をリード・ライト別々に複数の入出力回路のＦ
ＩＦＯバッファとして使用することが可能でるから、一
つのメモリ領域のＦＩＦＯデータを複数の入出力回路で
共有することが可能となる。これにより、入出力回路間
で中央処理装置による処理を行うことなくデータを転送
することが可能となり、入出力回路間でのデータの高速
連続転送が可能となる。
るリードアクセスとライトアクセスの夫々に対してプロ
グラマブルに入出力回路を指定可能にしてよい。例え
ば、前記入出力回路指定手段は、夫々のメモリ領域に対
しリード動作で利用する入出力回路の指定情報とライト
動作で利用する入出力回路の指定情報とを別々に且つプ
ログラマブルに設定可能な記憶手段である。これによ
り、前記エリア指定手段で規定される一つのメモリ領域
に対し、一の入出力回路のデータをライトし、ライトデ
ータを中央処理装置がリードして演算処理し、演算処理
結果をそのメモリ領域にライトし、ライトされた演算処
理結果を他の入出力回路がリードするという利用が可能
になる。要するに、一つのメモリ領域をリードとライト
で別々の入出力回路で利用することができる。一つのメ
モリ領域をリード・ライト別々に複数の入出力回路のＦ
ＩＦＯバッファとして使用することが可能でるから、一
つのメモリ領域のＦＩＦＯデータを複数の入出力回路で
共有することが可能となる。これにより、入出力回路間
で中央処理装置による処理を行うことなくデータを転送
することが可能となり、入出力回路間でのデータの高速
連続転送が可能となる。
【００１８】前記エリア指定手段及び入出力回路指定手
段は中央処理装置によりアクセス可能なレジスタ手段に
よって構成することができる。
段は中央処理装置によりアクセス可能なレジスタ手段に
よって構成することができる。
【００１９】〔３〕上記プログラマブル指定に関する更
に具体的な態様について述べる。前記前記エリア指定手
段には、ベースアドレスとサイズ情報によって前記メモ
リ領域を規定するレジスタ手段（ＢＡＲ，ＤＴＣＲ）を
採用してよい。
に具体的な態様について述べる。前記前記エリア指定手
段には、ベースアドレスとサイズ情報によって前記メモ
リ領域を規定するレジスタ手段（ＢＡＲ，ＤＴＣＲ）を
採用してよい。
【００２０】前記アドレスポインタ手段には、前記ベー
スアドレスに対するリード用オフセットアドレス情報を
保持するリードアドレスポインタ（ＲＡＲ）と、前記ベ
ースアドレスに対するライト用オフセットアドレス情報
を保持するライトアドレスポインタ（ＷＡＲ）と採用し
てよい。
スアドレスに対するリード用オフセットアドレス情報を
保持するリードアドレスポインタ（ＲＡＲ）と、前記ベ
ースアドレスに対するライト用オフセットアドレス情報
を保持するライトアドレスポインタ（ＷＡＲ）と採用し
てよい。
【００２１】ＣＰＵにとって前記ＲＡＭバッファのメモ
リ領域はランダム・アクセス可能なメモリ領域である。
ＣＰＵがそのメモリ領域をＦＩＦＯとして容易に認識で
きるようにすることを考慮する。例えば、前記ＦＩＦＯ
制御回路に、前記ベースアドレスに前記リード用オフセ
ットアドレス情報を加算したメモリアドレスをリード先
頭アドレスとして保持し、前記ベースアドレスにライト
用オフセットアドレス情報を加算したメモリアドレスを
ライト先頭アドレスとして保持するメモリアドレスレジ
スタ手段（ＮＲＡ，ＮＷＡ）を設け、前記メモリアドレ
スレジスタ手段を前記中央処理装置によりアクセス可能
にする。ＣＰＵは、前記メモリ領域をＦＩＦＯ形式でア
クセスするとき、そのメモリアドレスレジスタ手段をア
クセスすることにより、ＦＩＦＯのリード先頭アドレ
ス、ライト先頭アドレスを直接得ることができ、ベース
アドレス、リード用オフセットアドレス情報、ライト用
オフセットアドレス情報をアクセスし、一々演算処理を
行うことを要しない。
リ領域はランダム・アクセス可能なメモリ領域である。
ＣＰＵがそのメモリ領域をＦＩＦＯとして容易に認識で
きるようにすることを考慮する。例えば、前記ＦＩＦＯ
制御回路に、前記ベースアドレスに前記リード用オフセ
ットアドレス情報を加算したメモリアドレスをリード先
頭アドレスとして保持し、前記ベースアドレスにライト
用オフセットアドレス情報を加算したメモリアドレスを
ライト先頭アドレスとして保持するメモリアドレスレジ
スタ手段（ＮＲＡ，ＮＷＡ）を設け、前記メモリアドレ
スレジスタ手段を前記中央処理装置によりアクセス可能
にする。ＣＰＵは、前記メモリ領域をＦＩＦＯ形式でア
クセスするとき、そのメモリアドレスレジスタ手段をア
クセスすることにより、ＦＩＦＯのリード先頭アドレ
ス、ライト先頭アドレスを直接得ることができ、ベース
アドレス、リード用オフセットアドレス情報、ライト用
オフセットアドレス情報をアクセスし、一々演算処理を
行うことを要しない。
【００２２】また、前記ＦＩＦＯ制御回路に、リード可
能な有効データ数及びライト可能な空きエリアの数を示
すデータ数レジスタ手段（ＤＡＴＡＮ，ＦＲＥＥＮ）を
設け、前記データ数レスレジスタ手段を前記中央処理装
置によりアクセス可能にする。これにより、ＣＰＵが前
記メモリ領域をＦＩＦＯ形式でアクセスするとき、エン
プティ状態に至るまでの読み出し可能なデータ数、フル
状態に至るまでの書き込み可能なデータ数を、いちいち
取得する演算処理を行うことを要しない。
能な有効データ数及びライト可能な空きエリアの数を示
すデータ数レジスタ手段（ＤＡＴＡＮ，ＦＲＥＥＮ）を
設け、前記データ数レスレジスタ手段を前記中央処理装
置によりアクセス可能にする。これにより、ＣＰＵが前
記メモリ領域をＦＩＦＯ形式でアクセスするとき、エン
プティ状態に至るまでの読み出し可能なデータ数、フル
状態に至るまでの書き込み可能なデータ数を、いちいち
取得する演算処理を行うことを要しない。
【００２３】〔４〕《競合制御》前記メモリはＦＩＦＯ
専用であってもよいし、メインメモリのように前記中央
処理装置のアドレス空間に配置されていてもよい。後者
の場合、前記中央処理装置、ＦＩＦＯ制御回路及びメモ
リは共通バスに接続する。
専用であってもよいし、メインメモリのように前記中央
処理装置のアドレス空間に配置されていてもよい。後者
の場合、前記中央処理装置、ＦＩＦＯ制御回路及びメモ
リは共通バスに接続する。
【００２４】前記制御手段は、複数のＦＩＦＯ動作の要
求が競合したとき、優先順位にしたがって優先順位の高
い要求を受付けることにより、前記要求の競合を調停す
ることができる。
求が競合したとき、優先順位にしたがって優先順位の高
い要求を受付けることにより、前記要求の競合を調停す
ることができる。
【００２５】前記ＦＩＦＯ制御回路は前記複数の入出力
回路の１つからのＦＩＦＯ動作の要求に対し、バス制御
手段にバス権の獲得をリクエストし、バス権の獲得後に
ＦＩＦＯ動作を起動することにより、共通バスに関する
バス権の調停を行うことができる。
回路の１つからのＦＩＦＯ動作の要求に対し、バス制御
手段にバス権の獲得をリクエストし、バス権の獲得後に
ＦＩＦＯ動作を起動することにより、共通バスに関する
バス権の調停を行うことができる。
【００２６】〔５〕《ＣＰＵクロック制御》前記入出力
回路からの要求に応答して前記ＦＩＦＯ制御回路がＦＩ
ＦＯ動作を開始するには、ＦＩＦＯ制御回路はＣＰＵか
らバス権を獲得しなければならず、それまでにＣＰＵ
は、途中の演算処理を終了することが必要である。この
バスサイクル待ち時間が長いと、入出力回路からの周期
的な要求に答えてＦＩＦＯ動作を行うことができない。
例えば、１２Ｍｂｐｓでデータ受信を行う通信系入出力
回路を想定したとき、１バイト当たり６６７ｎｓでデー
タ受信を行い、これは、２０ＭＨｚで動作するデータプ
ロセッサにおいて１３サイクル毎に１バイトデータを処
理するのと等価である。低消費電力モードのような動作
モードにおいてＣＰＵの動作クロック周波数が低くされ
ているとき、前記バスサイクル待ち時間として許容され
るＣＰＵの動作サイクル数は上記１３サイクルよりも少
なくなり、ＣＰＵの動作速度をそのままの状態にしてい
ては、受信データの取りこぼしを生ずる虞がある。そこ
で、前記中央処理装置の動作クロック信号を制御するク
ロック制御回路として、前記ＦＩＦＯ制御回路が入出力
回路からの要求に応答してＦＩＦＯ動作を制御すると
き、中央処理装置の動作クロック信号を選択可能な範囲
で高速動作クロック信号に変更可能な構成を採用する。
これにより、前記ＦＩＦＯ制御回路が入出力回路からの
要求に応答してＦＩＦＯ動作を行うとき、ＣＰＵは高速
動作するから、バス権獲得までにＣＰＵが処理できる演
算処理量が増し、バスサイクル待ち時間を短縮できる。
これにより、受信データの取りこぼしに代表されるよう
な、ＦＩＦＯ動作の追従遅れを防止することができる。
回路からの要求に応答して前記ＦＩＦＯ制御回路がＦＩ
ＦＯ動作を開始するには、ＦＩＦＯ制御回路はＣＰＵか
らバス権を獲得しなければならず、それまでにＣＰＵ
は、途中の演算処理を終了することが必要である。この
バスサイクル待ち時間が長いと、入出力回路からの周期
的な要求に答えてＦＩＦＯ動作を行うことができない。
例えば、１２Ｍｂｐｓでデータ受信を行う通信系入出力
回路を想定したとき、１バイト当たり６６７ｎｓでデー
タ受信を行い、これは、２０ＭＨｚで動作するデータプ
ロセッサにおいて１３サイクル毎に１バイトデータを処
理するのと等価である。低消費電力モードのような動作
モードにおいてＣＰＵの動作クロック周波数が低くされ
ているとき、前記バスサイクル待ち時間として許容され
るＣＰＵの動作サイクル数は上記１３サイクルよりも少
なくなり、ＣＰＵの動作速度をそのままの状態にしてい
ては、受信データの取りこぼしを生ずる虞がある。そこ
で、前記中央処理装置の動作クロック信号を制御するク
ロック制御回路として、前記ＦＩＦＯ制御回路が入出力
回路からの要求に応答してＦＩＦＯ動作を制御すると
き、中央処理装置の動作クロック信号を選択可能な範囲
で高速動作クロック信号に変更可能な構成を採用する。
これにより、前記ＦＩＦＯ制御回路が入出力回路からの
要求に応答してＦＩＦＯ動作を行うとき、ＣＰＵは高速
動作するから、バス権獲得までにＣＰＵが処理できる演
算処理量が増し、バスサイクル待ち時間を短縮できる。
これにより、受信データの取りこぼしに代表されるよう
な、ＦＩＦＯ動作の追従遅れを防止することができる。
【００２７】具体的な態様として、第１周波数の第１ク
ロック信号と第１周波数よりも周波数の低い第２周波数
の第２クロック信号とを出力可能な前記クロック発生回
路を有し、前記クロック制御回路は、前記中央処理装置
に供給する動作クロック信号として第１クロック信号又
は第２クロック信号を選択可能であり、第２クロック信
号を選択している状態において、前記ＦＩＦＯ制御回路
が入出力回路からの要求に応答してＦＩＦＯ動作を行う
とき、第２クロック信号を第１クロック信号に変更す
る。
ロック信号と第１周波数よりも周波数の低い第２周波数
の第２クロック信号とを出力可能な前記クロック発生回
路を有し、前記クロック制御回路は、前記中央処理装置
に供給する動作クロック信号として第１クロック信号又
は第２クロック信号を選択可能であり、第２クロック信
号を選択している状態において、前記ＦＩＦＯ制御回路
が入出力回路からの要求に応答してＦＩＦＯ動作を行う
とき、第２クロック信号を第１クロック信号に変更す
る。
【００２８】前記ＦＩＦＯ制御回路は、第１クロック信
号又はその第１クロック信号の第１周波数よりも高い第
３周波数の第３クロック信号に同期動作されるのが最良
である。
号又はその第１クロック信号の第１周波数よりも高い第
３周波数の第３クロック信号に同期動作されるのが最良
である。
【００２９】〔６〕上記ＣＰＵのクロック制御はＦＩＦ
Ｏ制御回路をバスマスタとするときだけでなく、その他
のバスマスタ手段によるバス権獲得に際しても適用する
ことが可能である。即ち、データプロセッサは、中央処
理装置と、前記中央処理装置の動作クロック信号を制御
するクロック制御回路と、中央処理装置に代えてバス権
を獲得するバスマスタ手段とを１個の半導体チップに含
み、前記クロック制御回路は、前記バスマスタ手段によ
るバス権獲得の可能性に応答して、中央処理装置の動作
クロック信号を、選択可能な範囲で高速動作クロック信
号に変更する制御を行う。
Ｏ制御回路をバスマスタとするときだけでなく、その他
のバスマスタ手段によるバス権獲得に際しても適用する
ことが可能である。即ち、データプロセッサは、中央処
理装置と、前記中央処理装置の動作クロック信号を制御
するクロック制御回路と、中央処理装置に代えてバス権
を獲得するバスマスタ手段とを１個の半導体チップに含
み、前記クロック制御回路は、前記バスマスタ手段によ
るバス権獲得の可能性に応答して、中央処理装置の動作
クロック信号を、選択可能な範囲で高速動作クロック信
号に変更する制御を行う。
【００３０】この構成のデータプロセッサが、前記中央
処理装置によってアクセス可能なメモリと、前記中央処
理装置の複数の周辺回路とを更に備えるとき、前記バス
マスタ手段として、前記メモリと前記周辺回路に接続さ
れ、前記メモリを前記周辺回路のＦＩＦＯバッファとし
て動作させるＦＩＦＯ制御回路を採用可能である。前記
ＦＩＦＯ制御回路は、前記ＦＩＦＯバッファとして利用
する複数のメモリ領域を規定するエリア指定手段と、前
記エリア指定手段で規定されるメモリ領域毎にリードア
クセス及びライトアクセスのためのアドレス情報を保持
するアドレスポインタ手段と、前記周辺回路からの要求
に応答して、所定のメモリ領域を、前記アドレスポイン
タ手段を用いて、ＦＩＦＯ動作させる制御手段と、を含
んでよい。
処理装置によってアクセス可能なメモリと、前記中央処
理装置の複数の周辺回路とを更に備えるとき、前記バス
マスタ手段として、前記メモリと前記周辺回路に接続さ
れ、前記メモリを前記周辺回路のＦＩＦＯバッファとし
て動作させるＦＩＦＯ制御回路を採用可能である。前記
ＦＩＦＯ制御回路は、前記ＦＩＦＯバッファとして利用
する複数のメモリ領域を規定するエリア指定手段と、前
記エリア指定手段で規定されるメモリ領域毎にリードア
クセス及びライトアクセスのためのアドレス情報を保持
するアドレスポインタ手段と、前記周辺回路からの要求
に応答して、所定のメモリ領域を、前記アドレスポイン
タ手段を用いて、ＦＩＦＯ動作させる制御手段と、を含
んでよい。
【００３１】前記ＦＩＦＯ制御回路には、前記エリア指
定手段で規定された前記複数のメモリ領域を利用する周
辺回路を指定する入出力回路指定手段を含め、前記制御
手段には、前記入出力回路指定手段で指定された入出力
回路からの要求に応答して、その入出力回路が利用する
メモリ領域を、前記アドレスポインタ手段を用いて、Ｆ
ＩＦＯ動作させる機能を実現してよい。
定手段で規定された前記複数のメモリ領域を利用する周
辺回路を指定する入出力回路指定手段を含め、前記制御
手段には、前記入出力回路指定手段で指定された入出力
回路からの要求に応答して、その入出力回路が利用する
メモリ領域を、前記アドレスポインタ手段を用いて、Ｆ
ＩＦＯ動作させる機能を実現してよい。
【００３２】
【発明の実施の形態】図１には本発明に係るデータプロ
セッサ１の一例が示される。同図に示されるデータプロ
セッサ１は、例えばＣＭＯＳ集積回路製造技術により単
結晶シリコンのような１個の半導体基板（半導体チッ
プ）に形成される。
セッサ１の一例が示される。同図に示されるデータプロ
セッサ１は、例えばＣＭＯＳ集積回路製造技術により単
結晶シリコンのような１個の半導体基板（半導体チッ
プ）に形成される。
【００３３】データプロセッサ１は、中央処理装置（Ｃ
ＰＵ）２、ＤＭＡコントローラ（ＤＭＡＣ）３、ＣＰＵ
２の処理プログラムなどを格納するプログラムメモリで
あるリードオンリメモリ（ＲＯＭ）４、ＣＰＵ２の作業
領域並びにデータの一時記憶に利用されるランダムアク
セスメモリ（ＲＡＭ）５、ＦＩＦＯ制御回路（ＲＦＵ）
６、バスコントローラ７、クロック発生回路（ＣＰＧ）
８、クロック制御回路（ＣＣＮＴ）９、割込みコントロ
ーラ１０、タイマカウンタ（ＴＭＲ）１１、シリアルコ
ミュニケーションインタフェースコントローラ（ＳＣ
Ｉ）１２、ユニバーサルシリアルバスコントローラ（Ｕ
ＳＢ）１３、ＣＲＣ演算器１４、ディジタルアナログ変
換器（Ｄ／Ａ）１５、アナログディジタル変換器（Ａ／
Ｄ）１６、メモリカードインタフェースコントローラ
（ＭＣＩＦＣ）１７、パルスワイズモジュレータ（ＰＷ
Ｍ）１８、キーボードバッファコントローラ１９、ウォ
ッチドッグタイマ（ＷＤＴ）２０、フリーランニングタ
イマ（ＦＲＴ）２１、暗号演算器（ＤＥＳ）２２及び入
出力ポート２３〜２５を有する。前記ＣＰＵ２、ＤＭＡ
Ｃ３、ＲＯＭ４、ＲＡＭ５、ＲＦＵ６及びバスコントロ
ーラ７はＣＰＵバス２８に接続される。このＣＰＵバス
２８はバスコントローラ７を介して周辺バス２９にイン
タフェースされ、周辺バス２９には、周辺回路として、
前記割込みコントローラ１０、ＴＭＲ１１、ＳＣＩ１
２、ＵＳＢ１３、ＣＲＣ演算器１４、Ｄ／Ａ１５、Ａ／
Ｄ１６、ＭＣＩＦＣ１７、ＰＷＭ１８、キーボードバッ
ファコントローラ１９、ＷＤＴ２０、ＦＲＴ２１、及び
暗号演算器２２が接続される。前記ＣＰＵバス２８及び
周辺バス２９は夫々、データバス、アドレスバス及び制
御信号バスを含んでいる。前記周辺バス２９は入出力ポ
ート２３を介して外部バス（図示せず）とインタフェー
スされ、ＣＰＵバス２８はバスコントローラ７を介して
周辺バス２９更には入出力ポート２３を介して外部バス
とインタフェースされる。入出力ポート２４，２５は周
辺回路のための外部インタフェースバッファとして機能
される。例えば、ＳＣＩ１２の所定の通信チャネルにお
けるデータ受信端子とデータ送信端子は入出力ポート２
５の所定のポートに割り当てられる。
ＰＵ）２、ＤＭＡコントローラ（ＤＭＡＣ）３、ＣＰＵ
２の処理プログラムなどを格納するプログラムメモリで
あるリードオンリメモリ（ＲＯＭ）４、ＣＰＵ２の作業
領域並びにデータの一時記憶に利用されるランダムアク
セスメモリ（ＲＡＭ）５、ＦＩＦＯ制御回路（ＲＦＵ）
６、バスコントローラ７、クロック発生回路（ＣＰＧ）
８、クロック制御回路（ＣＣＮＴ）９、割込みコントロ
ーラ１０、タイマカウンタ（ＴＭＲ）１１、シリアルコ
ミュニケーションインタフェースコントローラ（ＳＣ
Ｉ）１２、ユニバーサルシリアルバスコントローラ（Ｕ
ＳＢ）１３、ＣＲＣ演算器１４、ディジタルアナログ変
換器（Ｄ／Ａ）１５、アナログディジタル変換器（Ａ／
Ｄ）１６、メモリカードインタフェースコントローラ
（ＭＣＩＦＣ）１７、パルスワイズモジュレータ（ＰＷ
Ｍ）１８、キーボードバッファコントローラ１９、ウォ
ッチドッグタイマ（ＷＤＴ）２０、フリーランニングタ
イマ（ＦＲＴ）２１、暗号演算器（ＤＥＳ）２２及び入
出力ポート２３〜２５を有する。前記ＣＰＵ２、ＤＭＡ
Ｃ３、ＲＯＭ４、ＲＡＭ５、ＲＦＵ６及びバスコントロ
ーラ７はＣＰＵバス２８に接続される。このＣＰＵバス
２８はバスコントローラ７を介して周辺バス２９にイン
タフェースされ、周辺バス２９には、周辺回路として、
前記割込みコントローラ１０、ＴＭＲ１１、ＳＣＩ１
２、ＵＳＢ１３、ＣＲＣ演算器１４、Ｄ／Ａ１５、Ａ／
Ｄ１６、ＭＣＩＦＣ１７、ＰＷＭ１８、キーボードバッ
ファコントローラ１９、ＷＤＴ２０、ＦＲＴ２１、及び
暗号演算器２２が接続される。前記ＣＰＵバス２８及び
周辺バス２９は夫々、データバス、アドレスバス及び制
御信号バスを含んでいる。前記周辺バス２９は入出力ポ
ート２３を介して外部バス（図示せず）とインタフェー
スされ、ＣＰＵバス２８はバスコントローラ７を介して
周辺バス２９更には入出力ポート２３を介して外部バス
とインタフェースされる。入出力ポート２４，２５は周
辺回路のための外部インタフェースバッファとして機能
される。例えば、ＳＣＩ１２の所定の通信チャネルにお
けるデータ受信端子とデータ送信端子は入出力ポート２
５の所定のポートに割り当てられる。
【００３４】データプロセッサ１においてバスマスタモ
ジュールは、前記ＣＰＵ２、ＤＭＡＣ３，及びＲＦＵ６
である。前記ＣＰＵ２は、例えばＲＯＭ４から命令をフ
ェッチし、取り込んだ命令を解読する命令制御部と、命
令制御部による命令解読結果に従って汎用レジスタや算
術論理演算器などを用いて演算処理を行なう実行部とを
有する。ＤＭＡＣ３はＣＰＵ２によりデータ転送条件が
初期設定され、周辺回路などからのデータ転送要求に応
答して、データ転送制御を行う。
ジュールは、前記ＣＰＵ２、ＤＭＡＣ３，及びＲＦＵ６
である。前記ＣＰＵ２は、例えばＲＯＭ４から命令をフ
ェッチし、取り込んだ命令を解読する命令制御部と、命
令制御部による命令解読結果に従って汎用レジスタや算
術論理演算器などを用いて演算処理を行なう実行部とを
有する。ＤＭＡＣ３はＣＰＵ２によりデータ転送条件が
初期設定され、周辺回路などからのデータ転送要求に応
答して、データ転送制御を行う。
【００３５】前記ＲＦＵ６は、ＣＰＵ２による初期設定
に従い、前記ＲＡＭ５を、周辺回路、例えばＳＣＩ１
２、ＵＳＢ１３、ＭＣＩＦＣ１７、及びＤＥＳ２２のＦ
ＩＦＯバッファとして動作させることが可能な制御回路
である。前記周辺回路ＳＣＩ１２、ＵＳＢ１３、ＭＣＩ
ＦＣ１７、及びＤＥＳ２２からＲＦＵ６へＲＡＭ５をＦ
ＩＦＯバッファとして動作させる起動信号（リクエスト
信号）及びそれに対する承認信号（アクノレッジ信号）
は信号群３０で総称される。ＲＦＵ６はＦＩＦＯバッフ
ァ動作の要求があると、バスコントローラ７に対してバ
スリクエスト信号３１でバス権を要求し、それに対して
バスアクノレッジ信号３２で承認を得てから、起動要求
元の周辺回路のために、ＲＡＭ５をＦＩＦＯバッファと
して動作させるためのポインタ制御とダイレクトメモリ
アクセス制御を行う。要するにＲＦＵ６は、ＤＭＡ転送
制御機能とＦＩＦＯポインタ制御機能が融合された機能
ブロックとして動作する。その詳細については後述す
る。
に従い、前記ＲＡＭ５を、周辺回路、例えばＳＣＩ１
２、ＵＳＢ１３、ＭＣＩＦＣ１７、及びＤＥＳ２２のＦ
ＩＦＯバッファとして動作させることが可能な制御回路
である。前記周辺回路ＳＣＩ１２、ＵＳＢ１３、ＭＣＩ
ＦＣ１７、及びＤＥＳ２２からＲＦＵ６へＲＡＭ５をＦ
ＩＦＯバッファとして動作させる起動信号（リクエスト
信号）及びそれに対する承認信号（アクノレッジ信号）
は信号群３０で総称される。ＲＦＵ６はＦＩＦＯバッフ
ァ動作の要求があると、バスコントローラ７に対してバ
スリクエスト信号３１でバス権を要求し、それに対して
バスアクノレッジ信号３２で承認を得てから、起動要求
元の周辺回路のために、ＲＡＭ５をＦＩＦＯバッファと
して動作させるためのポインタ制御とダイレクトメモリ
アクセス制御を行う。要するにＲＦＵ６は、ＤＭＡ転送
制御機能とＦＩＦＯポインタ制御機能が融合された機能
ブロックとして動作する。その詳細については後述す
る。
【００３６】前記周辺回路であるＳＣＩ１２、ＵＳＢ１
３、ＭＣＩＦＣ１７及びＤＥＳ２２の動作速度は、何れ
も、外部との情報インタフェース速度が直接的或いは間
接的に影響を与える。例えば、ＳＣＩ１２、ＵＳＢ１
３、ＭＣＩＦＣ１７の場合、データ受信のボーレートに
対してデータの取りこぼしを生じないように受信データ
を蓄積していかなければならない。ＤＥＳ２２の場合、
送信データに対し送信速度に間に合うように暗号化演算
等を行っていかなければならない。
３、ＭＣＩＦＣ１７及びＤＥＳ２２の動作速度は、何れ
も、外部との情報インタフェース速度が直接的或いは間
接的に影響を与える。例えば、ＳＣＩ１２、ＵＳＢ１
３、ＭＣＩＦＣ１７の場合、データ受信のボーレートに
対してデータの取りこぼしを生じないように受信データ
を蓄積していかなければならない。ＤＥＳ２２の場合、
送信データに対し送信速度に間に合うように暗号化演算
等を行っていかなければならない。
【００３７】バスコントローラ７は、バスマスタモジュ
ールであるＣＰＵ２、ＲＦＵ６、ＤＭＡＣ７、及び外部
バスマスタとの間のバス権要求の競合に対する調停を行
う。調停論理は例えば優先順位に基づく調停制御であ
る。調停の結果、バス権が与えられたバスマスタモジュ
ールは、バスコマンドを出力し、バスコントローラ７
は、このバスコマンドに基づいてバスの制御を行なう。
バスコントローラ７は、バスマスタモジュールの出力す
るアドレス信号がデータプロセッサ1の外部アドレス空
間を意味する場合には、入出力ポート２３を介して外部
にアドレス信号及びアクセスストローブ信号を出力す
る。
ールであるＣＰＵ２、ＲＦＵ６、ＤＭＡＣ７、及び外部
バスマスタとの間のバス権要求の競合に対する調停を行
う。調停論理は例えば優先順位に基づく調停制御であ
る。調停の結果、バス権が与えられたバスマスタモジュ
ールは、バスコマンドを出力し、バスコントローラ７
は、このバスコマンドに基づいてバスの制御を行なう。
バスコントローラ７は、バスマスタモジュールの出力す
るアドレス信号がデータプロセッサ1の外部アドレス空
間を意味する場合には、入出力ポート２３を介して外部
にアドレス信号及びアクセスストローブ信号を出力す
る。
【００３８】割り込みコントローラ１０は、周辺バス２
９に接続されるＳＣＩ１２等の回路モジュールから出力
される割込み要求信号（図示せず）を入力し、入力され
た割込み要求信号に対して優先制御及びマスク制御を行
って、割り込み要求を受け付ける。割込みコントローラ
１０は、割込みを受付けると、ＣＰＵ２に割込要求信号
（図示せず）を出力する。ＣＰＵ２に割込要求信号が与
えられると、ＣＰＵ２は実行中の処理を中断して、割込
み要因に応じた所定の処理ルーチンに分岐する。分岐先
の処理ルーチンの最後では、復帰命令が実行され、この
命令を実行することによって前記中断した処理が再開可
能にされる。
９に接続されるＳＣＩ１２等の回路モジュールから出力
される割込み要求信号（図示せず）を入力し、入力され
た割込み要求信号に対して優先制御及びマスク制御を行
って、割り込み要求を受け付ける。割込みコントローラ
１０は、割込みを受付けると、ＣＰＵ２に割込要求信号
（図示せず）を出力する。ＣＰＵ２に割込要求信号が与
えられると、ＣＰＵ２は実行中の処理を中断して、割込
み要因に応じた所定の処理ルーチンに分岐する。分岐先
の処理ルーチンの最後では、復帰命令が実行され、この
命令を実行することによって前記中断した処理が再開可
能にされる。
【００３９】その他にデータプロセッサ１は電源端子と
して、グランドレベル（Ｖｓｓ）及び電源電圧レベル
（Ｖｃｃ）などの外部端子を有し、その他に専用制御端
子として、リセット入力（ＲＥＳ）、スタンバイ（入力
ＳＴＢＹ）、モード制御入力（ＭＤ０、ＭＤ１）、クロ
ック入力（ＥＸＴＡＬ、ＸＴＡＬ）の各端子を有する。
して、グランドレベル（Ｖｓｓ）及び電源電圧レベル
（Ｖｃｃ）などの外部端子を有し、その他に専用制御端
子として、リセット入力（ＲＥＳ）、スタンバイ（入力
ＳＴＢＹ）、モード制御入力（ＭＤ０、ＭＤ１）、クロ
ック入力（ＥＸＴＡＬ、ＸＴＡＬ）の各端子を有する。
【００４０】前記ＣＰＧ８は、特に制限されないが、端
子ＥＸＴＡＬ、ＸＴＡＬに接続される水晶発振子または
ＥＸＴＡＬ端子に入力される外部クロック信号に基づい
てクロック信号φ１（第１クロック信号）とその分周信
号φ２（第２クロック信号）を生成する。クロック制御
回路９はデータプロセッサ１の動作モードそして内部の
動作状態に応じてクロック信号φ１又はφ２を選択して
基準クロック（システムクロック）φとし、これを例え
ばＣＰＵ２の動作クロック信号として与える。特に制限
されないが、信号群３０を介してＲＦＵ６に接続される
ＳＣＩ１２、ＵＳＢ１３、ＭＣＩＦＣ１７、ＤＥＳ２２
は高速インタフェース動作を行うことが予定され、その
同期動作クロック信号として前記クロック信号φ1が供
給され、これに応じてＲＦＵ６には動作クロック信号と
して前記クロック信号φ１が供給される。キーボードバ
ッファコントローラ１９、Ｄ／Ａ１５、Ａ／Ｄ１６には
低速のクロック信号φ２が同期クロック信号として供給
される。
子ＥＸＴＡＬ、ＸＴＡＬに接続される水晶発振子または
ＥＸＴＡＬ端子に入力される外部クロック信号に基づい
てクロック信号φ１（第１クロック信号）とその分周信
号φ２（第２クロック信号）を生成する。クロック制御
回路９はデータプロセッサ１の動作モードそして内部の
動作状態に応じてクロック信号φ１又はφ２を選択して
基準クロック（システムクロック）φとし、これを例え
ばＣＰＵ２の動作クロック信号として与える。特に制限
されないが、信号群３０を介してＲＦＵ６に接続される
ＳＣＩ１２、ＵＳＢ１３、ＭＣＩＦＣ１７、ＤＥＳ２２
は高速インタフェース動作を行うことが予定され、その
同期動作クロック信号として前記クロック信号φ1が供
給され、これに応じてＲＦＵ６には動作クロック信号と
して前記クロック信号φ１が供給される。キーボードバ
ッファコントローラ１９、Ｄ／Ａ１５、Ａ／Ｄ１６には
低速のクロック信号φ２が同期クロック信号として供給
される。
【００４１】データプロセッサ１にリセット信号ＲＥＳ
が与えられると、ＣＰＵ２等のオンチップ回路モジュー
ルはリセット状態とされる。このリセット信号ＲＥＳに
よるリセット状態が解除されると、ＣＰＵ２は所定のス
タートアドレスから命令をリードし、プログラムの実行
を開始し、それに従って、例えば、ＲＡＭ５からデータ
をフェッチし、フェッチしたデータの演算処理を行い、
処理結果に基づいて、ＵＳＢ１３やＳＣＩ１２などを使
用して、外部と信号入出力を行って、各種の機器制御を
行う。
が与えられると、ＣＰＵ２等のオンチップ回路モジュー
ルはリセット状態とされる。このリセット信号ＲＥＳに
よるリセット状態が解除されると、ＣＰＵ２は所定のス
タートアドレスから命令をリードし、プログラムの実行
を開始し、それに従って、例えば、ＲＡＭ５からデータ
をフェッチし、フェッチしたデータの演算処理を行い、
処理結果に基づいて、ＵＳＢ１３やＳＣＩ１２などを使
用して、外部と信号入出力を行って、各種の機器制御を
行う。
【００４２】図２には前記ＲＦＵ６の一例が示される。
ＲＦＵ６は、特に制限されないが、ＣＨ０〜ＣＨ７の８
個のＦＩＦＯチャネルを有する。各ＦＩＦＯチャネル
は、ベースアドレスレジスタＢＡＲ、リードアドレスポ
インタＲＡＲ、ライトアドレスポインタＷＡＲ、テンポ
ラリポインタＴＭＲ、有効データバイト数レジスタＤＡ
ＴＡＮ、リード先頭アドレスレジスタＮＲＡ、ライト先
頭アドレスレジスタＮＷＡ、データ転送コントロールレ
ジスタＤＴＣＲ、データ転送ステータスレジスタＤＴＳ
ＴＲＣ、データ転送ＩＤレジスタＤＴＩＤＲを有する。
ＲＦＵ６は、特に制限されないが、ＣＨ０〜ＣＨ７の８
個のＦＩＦＯチャネルを有する。各ＦＩＦＯチャネル
は、ベースアドレスレジスタＢＡＲ、リードアドレスポ
インタＲＡＲ、ライトアドレスポインタＷＡＲ、テンポ
ラリポインタＴＭＲ、有効データバイト数レジスタＤＡ
ＴＡＮ、リード先頭アドレスレジスタＮＲＡ、ライト先
頭アドレスレジスタＮＷＡ、データ転送コントロールレ
ジスタＤＴＣＲ、データ転送ステータスレジスタＤＴＳ
ＴＲＣ、データ転送ＩＤレジスタＤＴＩＤＲを有する。
【００４３】ＢＡＲ、ＲＡＲ、ＷＡＲ、ＴＭＯの４つの
レジスタ／ポインタの値が、ＲＦＵバスサイクル時にＲ
ＡＭアドレスに変換される。これらのレジスタ／ポイン
タはＣＰＵ命令でリード／ライトが可能である。また、
それらレジスタ／ポインタＢＡＲ，ＲＡＲ，ＷＡＲの内
容に基づく演算結果が、ＤＡＴＡＮ、ＦＲＥＥＮ、ＮＲ
Ａ、ＮＷＡの４つのレジスタの値に反映され、それらは
ＣＰＵ命令でリードすることが可能である。
レジスタ／ポインタの値が、ＲＦＵバスサイクル時にＲ
ＡＭアドレスに変換される。これらのレジスタ／ポイン
タはＣＰＵ命令でリード／ライトが可能である。また、
それらレジスタ／ポインタＢＡＲ，ＲＡＲ，ＷＡＲの内
容に基づく演算結果が、ＤＡＴＡＮ、ＦＲＥＥＮ、ＮＲ
Ａ、ＮＷＡの４つのレジスタの値に反映され、それらは
ＣＰＵ命令でリードすることが可能である。
【００４４】ＲＦＵ６は、全体を制御すための制御回路
４０を有し、全体的な制御のための制御情報が設定され
るレジスタとして、データ転送ＩＤのリード／ライト選
択レジスタＤＴＩＤＳＲ、データ転送ステータスレジス
タＤＴＳＴＲ、データ転送レジスタ選択レジスタＤＴＲ
ＳＲ、及びその他のレジスタＤＴＩＥＲ，ＤＴＣＲＤを
備える。
４０を有し、全体的な制御のための制御情報が設定され
るレジスタとして、データ転送ＩＤのリード／ライト選
択レジスタＤＴＩＤＳＲ、データ転送ステータスレジス
タＤＴＳＴＲ、データ転送レジスタ選択レジスタＤＴＲ
ＳＲ、及びその他のレジスタＤＴＩＥＲ，ＤＴＣＲＤを
備える。
【００４５】前記レジスタＢＡＲはＦＩＦＯバッファと
して操作可能なＲＡＭ５のメモリ領域におけるベースア
ドレスが設定される。
して操作可能なＲＡＭ５のメモリ領域におけるベースア
ドレスが設定される。
【００４６】前記ポインタＲＡＲはＲＡＭリードサイク
ルで、リードするＲＡＭアドレスを指定するためのポイ
ンタである。ＲＡＭ５をＦＩＦＯバッファとして操作す
るときのＲＡＭアドレスは、ＢＡＲ＋ＲＡＲで計算され
る。この値はＳＣＩ１２などの周辺回路がＲＡＭ５をＦ
ＩＦＯバッファとしてリードするときのＦＩＦＯリード
アドレスとして用いられる。また、その値はレジスタＮ
ＡＲにも保持され、ＣＰＵ２がＲＡＭ５をＦＩＦＯバッ
ファとしてアクセスするときにリードして利用する。ポ
インタＲＡＲの値は、ＲＡＭリードサイクル毎に制御回
路４０がその値をリードバイト数だけインクリメントす
る。ただし、選択されたＦＩＦＯバッファのサイズを超
えてはインクリメントされず、ＦＩＦＯバッファサイズ
までインクリメントされると０にクリアされる。
ルで、リードするＲＡＭアドレスを指定するためのポイ
ンタである。ＲＡＭ５をＦＩＦＯバッファとして操作す
るときのＲＡＭアドレスは、ＢＡＲ＋ＲＡＲで計算され
る。この値はＳＣＩ１２などの周辺回路がＲＡＭ５をＦ
ＩＦＯバッファとしてリードするときのＦＩＦＯリード
アドレスとして用いられる。また、その値はレジスタＮ
ＡＲにも保持され、ＣＰＵ２がＲＡＭ５をＦＩＦＯバッ
ファとしてアクセスするときにリードして利用する。ポ
インタＲＡＲの値は、ＲＡＭリードサイクル毎に制御回
路４０がその値をリードバイト数だけインクリメントす
る。ただし、選択されたＦＩＦＯバッファのサイズを超
えてはインクリメントされず、ＦＩＦＯバッファサイズ
までインクリメントされると０にクリアされる。
【００４７】前記ポインタＷＡＲはＲＦＵ６のＲＡＭラ
イトサイクルで、ライトされるＲＡＭアドレスを指定す
るためのポインタである。ＲＡＭ５をＦＩＦＯバッファ
として操作するときのＲＡＭアドレスは、ＢＡＲ＋ＷＡ
Ｒで計算される。この値はＳＣＩ１２などの周辺回路が
ＲＡＭ５をＦＩＦＯバッファとしてライトするときのＦ
ＩＦＯライトアドレスとして用いられる。また、その値
はレジスタＮＷＡにも保持され、ＣＰＵ２がＲＡＭ５を
ＦＩＦＯバッファとしてアクセスするときにリート゛して利
用される。ポインタＷＡＲの値は、ＲＡＭライトサイク
ル毎にライトバイト数だけインクリメントされるが、選
択されたＦＩＦＩＯバッファサイズを超えてはインクリ
メントされず、その時は値が０にクリアされる。
イトサイクルで、ライトされるＲＡＭアドレスを指定す
るためのポインタである。ＲＡＭ５をＦＩＦＯバッファ
として操作するときのＲＡＭアドレスは、ＢＡＲ＋ＷＡ
Ｒで計算される。この値はＳＣＩ１２などの周辺回路が
ＲＡＭ５をＦＩＦＯバッファとしてライトするときのＦ
ＩＦＯライトアドレスとして用いられる。また、その値
はレジスタＮＷＡにも保持され、ＣＰＵ２がＲＡＭ５を
ＦＩＦＯバッファとしてアクセスするときにリート゛して利
用される。ポインタＷＡＲの値は、ＲＡＭライトサイク
ル毎にライトバイト数だけインクリメントされるが、選
択されたＦＩＦＩＯバッファサイズを超えてはインクリ
メントされず、その時は値が０にクリアされる。
【００４８】ポインタＴＭＰはＵＳＢ１３をソース又は
ディスティネーションとする時に利用可能なテンポラリ
アドレスポインタである。
ディスティネーションとする時に利用可能なテンポラリ
アドレスポインタである。
【００４９】前記レジスタＤＡＴＡＮは各ＦＩＦＯチャ
ンネルのポインタセットにおいて、ＦＩＦＯバッファに
おけるリード可能な有効データのバイト数を示す。前記
レジスタＦＲＥＥＮは各ＦＩＦＯチャンネルのポインタ
セットにおいて、ＦＩＦＯバッファにライト可能な空き
エリアのバイト数を示す。前記レジスタＮＲＡはＢＡＲ
＋ＲＡＲの値を保有する。その演算は制御回路４０が行
う。前記レジスタＮＷＡはＢＡＲ＋ＷＡＲの値を保有す
る。その演算は制御回路４０が行う。これら４個のレジ
スタＤＡＴＡＮ，ＦＲＥＥＮ，ＮＲＡ，ＮＷＡは、ＣＰ
Ｕ２がＲＡＭ５をＦＩＦＯバッファとしてアクセスする
ときリードして利用する。
ンネルのポインタセットにおいて、ＦＩＦＯバッファに
おけるリード可能な有効データのバイト数を示す。前記
レジスタＦＲＥＥＮは各ＦＩＦＯチャンネルのポインタ
セットにおいて、ＦＩＦＯバッファにライト可能な空き
エリアのバイト数を示す。前記レジスタＮＲＡはＢＡＲ
＋ＲＡＲの値を保有する。その演算は制御回路４０が行
う。前記レジスタＮＷＡはＢＡＲ＋ＷＡＲの値を保有す
る。その演算は制御回路４０が行う。これら４個のレジ
スタＤＡＴＡＮ，ＦＲＥＥＮ，ＮＲＡ，ＮＷＡは、ＣＰ
Ｕ２がＲＡＭ５をＦＩＦＯバッファとしてアクセスする
ときリードして利用する。
【００５０】前記レジスタＤＴＣＲは、ＦＩＦＯバッフ
ァとしてのメモリ領域のサイズ（ＦＩＦＯバッファサイ
ズ）、ＣＳＩ１２などの周辺回路によって起動されるバ
スサイクルのデータサイズ、テンポラリポインタ使用の
有無、ＦＩＦＯフル（ライトバスサイクルによるＷＡＲ
＝ＲＡＲの状態の発生）の検出をレジスタＤＴＳＴＲの
フルフラグに反映するか否かの選択、ＦＩＦＯエンプテ
ィ（リードバスサイクルによるＲＡＲ＝ＷＡＲの状態の
発生）の検出をレジスタＤＴＳＴＣのエンプティフラグ
に反映するか否かの選択等の指定に利用される。
ァとしてのメモリ領域のサイズ（ＦＩＦＯバッファサイ
ズ）、ＣＳＩ１２などの周辺回路によって起動されるバ
スサイクルのデータサイズ、テンポラリポインタ使用の
有無、ＦＩＦＯフル（ライトバスサイクルによるＷＡＲ
＝ＲＡＲの状態の発生）の検出をレジスタＤＴＳＴＲの
フルフラグに反映するか否かの選択、ＦＩＦＯエンプテ
ィ（リードバスサイクルによるＲＡＲ＝ＷＡＲの状態の
発生）の検出をレジスタＤＴＳＴＣのエンプティフラグ
に反映するか否かの選択等の指定に利用される。
【００５１】レジスタＤＴＳＴＲＣは、ＦＩＦＯフル
（ライトバスサイクルによるＷＡＲ＝ＲＡＲの状態の発
生）の検出を示すフラグ、ＦＩＦＯエンプティ（リード
バスサイクルによるＲＡＲ＝ＷＡＲの状態の発生）の検
出を示すフラグ等が設定される。ＦＩＦＯフル及びＦＩ
ＦＯエンプティの検出は制御回路４０が行う。
（ライトバスサイクルによるＷＡＲ＝ＲＡＲの状態の発
生）の検出を示すフラグ、ＦＩＦＯエンプティ（リード
バスサイクルによるＲＡＲ＝ＷＡＲの状態の発生）の検
出を示すフラグ等が設定される。ＦＩＦＯフル及びＦＩ
ＦＯエンプティの検出は制御回路４０が行う。
【００５２】レジスタＤＴＩＤＲはＦＩＦＯチャンネル
の起動を要求可能な周辺機能を選択するレジスタであ
る。周辺機能には、予め４ビットでＩＤ番号が割り振ら
れておいる。例えばＵＳＢ１３に関しては通信チャネル
毎に、且つＲＡＭ５からＵＳＢ１３への転送方向とＵＳ
Ｂ１３からＲＡＭ５への転送方向毎に、夫々別々に固有
のＩＤ番号が割当てられる。同様にＳＣＩ１２にも通信
チャネル毎に、且つＲＡＭ５からＳＣＩ１２への転送方
向とＳＣＩ１２からＲＡＭ５への転送方向毎に、夫々固
有のＩＤ番号が割当てられる。ＭＣＩＦＣ１７にはＲＡ
Ｍ５からＭＣＩＦＣ１７への転送方向とＭＣＩＦＣ１７
からＲＡＭ５への転送方向毎に、夫々固有のＩＤ番号が
割当てられる。ＤＥＳ２２にはＲＡＭ５からＤＥＳ２２
への転送方向とＤＥＳ２２からＲＡＭ５への転送方向毎
に、夫々固有のＩＤ番号が割当てられる。各ＦＩＦＯチ
ャネルの前記ＤＴＩＤＲには２つのＩＤ番号が設定され
る。一つのレジスタＤＴＩＤＲにＩＤ番号を設定する場
合は、データの転送方向がリード（ＲＡＭから周辺回路
へのデータ転送方向）とライト（周辺回路からＲＡＭへ
のデータ転送方向）になるように組み合わせる。このと
き、周辺回路の種類は同一でなくてもよい。例えば、一
つのＦＩＦＯチャネルにおいて、ＵＳＢ１３のライト方
向ＩＤ番号と、ＭＣＩＦＣ１７のリード方向ＩＤ番号と
を設定することにより、一つのＦＩＦＯバッファを用い
て、ＵＳＢ１３の受信データをＭＣＩＦＣ１７に転送す
るような処理も可能になる。
の起動を要求可能な周辺機能を選択するレジスタであ
る。周辺機能には、予め４ビットでＩＤ番号が割り振ら
れておいる。例えばＵＳＢ１３に関しては通信チャネル
毎に、且つＲＡＭ５からＵＳＢ１３への転送方向とＵＳ
Ｂ１３からＲＡＭ５への転送方向毎に、夫々別々に固有
のＩＤ番号が割当てられる。同様にＳＣＩ１２にも通信
チャネル毎に、且つＲＡＭ５からＳＣＩ１２への転送方
向とＳＣＩ１２からＲＡＭ５への転送方向毎に、夫々固
有のＩＤ番号が割当てられる。ＭＣＩＦＣ１７にはＲＡ
Ｍ５からＭＣＩＦＣ１７への転送方向とＭＣＩＦＣ１７
からＲＡＭ５への転送方向毎に、夫々固有のＩＤ番号が
割当てられる。ＤＥＳ２２にはＲＡＭ５からＤＥＳ２２
への転送方向とＤＥＳ２２からＲＡＭ５への転送方向毎
に、夫々固有のＩＤ番号が割当てられる。各ＦＩＦＯチ
ャネルの前記ＤＴＩＤＲには２つのＩＤ番号が設定され
る。一つのレジスタＤＴＩＤＲにＩＤ番号を設定する場
合は、データの転送方向がリード（ＲＡＭから周辺回路
へのデータ転送方向）とライト（周辺回路からＲＡＭへ
のデータ転送方向）になるように組み合わせる。このと
き、周辺回路の種類は同一でなくてもよい。例えば、一
つのＦＩＦＯチャネルにおいて、ＵＳＢ１３のライト方
向ＩＤ番号と、ＭＣＩＦＣ１７のリード方向ＩＤ番号と
を設定することにより、一つのＦＩＦＯバッファを用い
て、ＵＳＢ１３の受信データをＭＣＩＦＣ１７に転送す
るような処理も可能になる。
【００５３】前記レジスタＤＴＩＤＳＲはＩＤ番号によ
って指示される転送方向を設定する。但し、ＩＤ番号は
予め周辺器機能に割り振られているため、転送方向は固
定とされる。
って指示される転送方向を設定する。但し、ＩＤ番号は
予め周辺器機能に割り振られているため、転送方向は固
定とされる。
【００５４】レジスタＤＴＳＴＲは、フルフラグやエン
プティーフラグなどがセットされたとき割込み信号を出
力するか否かを選択する割込みイネーブル情報がセット
される。
プティーフラグなどがセットされたとき割込み信号を出
力するか否かを選択する割込みイネーブル情報がセット
される。
【００５５】前記レジスタＤＴＲＳＲはＣＰＵ２に前記
レジスタ／ポインタＢＡＲ，ＲＡＲ，ＷＡＲ，ＴＭＰ，
ＤＡＴＡＮ，ＦＲＥＥＮ，ＮＲＡ，ＮＷＡの中からＣＰ
Ｕ２によるアクセスを可能にするものを指定するレジス
タである。これによって指定されたレジスタが、内部モ
ジュールデータバス４１及び内部データバスインタフェ
ース４２を介してＣＰＵ２により直接アクセス可能にさ
れる。全てのレジスタを常時ＣＰＵ２のアドレス空間に
配置することを要しない。尚、２８Ｄはバス２８を構成
するデータバスである。
レジスタ／ポインタＢＡＲ，ＲＡＲ，ＷＡＲ，ＴＭＰ，
ＤＡＴＡＮ，ＦＲＥＥＮ，ＮＲＡ，ＮＷＡの中からＣＰ
Ｕ２によるアクセスを可能にするものを指定するレジス
タである。これによって指定されたレジスタが、内部モ
ジュールデータバス４１及び内部データバスインタフェ
ース４２を介してＣＰＵ２により直接アクセス可能にさ
れる。全てのレジスタを常時ＣＰＵ２のアドレス空間に
配置することを要しない。尚、２８Ｄはバス２８を構成
するデータバスである。
【００５６】制御回路４０は、各ＦＩＦＯチャンネルの
ポインタセットに対するアドレスポインタ制御、バスコ
ントローラ７との間のバスインタフェース制御、周辺回
路ＤＥＳ２２，ＳＣＩ１２，ＵＳＢ１３，ＭＣＩＦＣ１
７からの起動要求に応答する起動制御等を行う。
ポインタセットに対するアドレスポインタ制御、バスコ
ントローラ７との間のバスインタフェース制御、周辺回
路ＤＥＳ２２，ＳＣＩ１２，ＵＳＢ１３，ＭＣＩＦＣ１
７からの起動要求に応答する起動制御等を行う。
【００５７】ＲＦＵ６の各ＦＩＦＯチャネルの動作を起
動することができる起動要因は、前記ＩＤ番号毎に予め
決定されている。例えば、ＩＤ番号７番がＵＳＢ１３の
所定の通信チャネルに対するＵＳＢ１３からＲＡＭ５へ
の転送方向を指示するなら、当該通信チャネルに対する
受信動作の要求に対して当該ＵＳＢ１３が出力するＦＩ
ＦＯ動作の起動要求信号の活性化が、当該ＵＳＢ１３の
通信チャネルに対応するＦＩＦＯチャネルの起動要因に
なる。制御回路４０は、各ＩＤ番号毎の起動要因に対す
る競合排除を行うために、特に制限されないが、起動要
因に対する優先順位付けを行い、競合に対しては優先順
位の高い起動要因を受付ける。制御回路４０は受付けた
起動要因に対応するＦＩＦＯ動作を行うために、バスコ
ントローラ７に信号３１でバス権を要求し、応答信号３
２によりバス権が承認された後に、ＲＡＭ５を用いたＦ
ＩＦＯ動作を開始することができる。制御回路４０はバ
ス承認を得た後に、ＦＩＦＯＩ動作可能状態をアクノレ
ッジ信号によりＦＩＦＯ動作の要求元に返す。図２に
は、ＳＣＩ１２からのＦＩＦＯ起動要求信号１２ｒｅｑ
とＳＣＩ１２へのＦＩＦＯ承認信号１２ａｃｋ、そし
て、ＭＣＩＦＣ１７からのＦＩＦＯ起動要求信号１７ｒ
ｅｑとＭＣＩＦＣ１７へのＦＩＦＯ承認信号１７ａｃｋ
が代表的に図示されている。
動することができる起動要因は、前記ＩＤ番号毎に予め
決定されている。例えば、ＩＤ番号７番がＵＳＢ１３の
所定の通信チャネルに対するＵＳＢ１３からＲＡＭ５へ
の転送方向を指示するなら、当該通信チャネルに対する
受信動作の要求に対して当該ＵＳＢ１３が出力するＦＩ
ＦＯ動作の起動要求信号の活性化が、当該ＵＳＢ１３の
通信チャネルに対応するＦＩＦＯチャネルの起動要因に
なる。制御回路４０は、各ＩＤ番号毎の起動要因に対す
る競合排除を行うために、特に制限されないが、起動要
因に対する優先順位付けを行い、競合に対しては優先順
位の高い起動要因を受付ける。制御回路４０は受付けた
起動要因に対応するＦＩＦＯ動作を行うために、バスコ
ントローラ７に信号３１でバス権を要求し、応答信号３
２によりバス権が承認された後に、ＲＡＭ５を用いたＦ
ＩＦＯ動作を開始することができる。制御回路４０はバ
ス承認を得た後に、ＦＩＦＯＩ動作可能状態をアクノレ
ッジ信号によりＦＩＦＯ動作の要求元に返す。図２に
は、ＳＣＩ１２からのＦＩＦＯ起動要求信号１２ｒｅｑ
とＳＣＩ１２へのＦＩＦＯ承認信号１２ａｃｋ、そし
て、ＭＣＩＦＣ１７からのＦＩＦＯ起動要求信号１７ｒ
ｅｑとＭＣＩＦＣ１７へのＦＩＦＯ承認信号１７ａｃｋ
が代表的に図示されている。
【００５８】制御回路４０は、アドレスポインタ制御で
順次生成するＲＡＭアドレスをバス２８に含まれるアド
レスバス２８Ａに出力する。また、制御回路４０のアド
レスポインタ制御の一環として、動作中のＦＩＦＯチャ
ネルにおいて前記フル状態及びエンプティ状態の検出を
行い、対応する周辺回路にフル検出信号及びエンプティ
検出信号を供給可能になっている。図２ではＳＣＩ１２
に対するフル検出信号１２ｆｕｌ及びエンプティ検出信
号１２ｅｐｔ、そしてＭＣＩＦＣ１７に対するフル検出
信号１７ｆｕｌ及びエンプティ検出信号１７ｅｐｔが代
表的に例示される。
順次生成するＲＡＭアドレスをバス２８に含まれるアド
レスバス２８Ａに出力する。また、制御回路４０のアド
レスポインタ制御の一環として、動作中のＦＩＦＯチャ
ネルにおいて前記フル状態及びエンプティ状態の検出を
行い、対応する周辺回路にフル検出信号及びエンプティ
検出信号を供給可能になっている。図２ではＳＣＩ１２
に対するフル検出信号１２ｆｕｌ及びエンプティ検出信
号１２ｅｐｔ、そしてＭＣＩＦＣ１７に対するフル検出
信号１７ｆｕｌ及びエンプティ検出信号１７ｅｐｔが代
表的に例示される。
【００５９】一般的に、フル状態では周辺回路による受
信動作などの停止が必要になり、また、エンプティ状態
では周辺回路による受信動作の再開などが必要になり、
そのような動作への遷移にＣＰＵ２の割込みを要する場
合も有り、レジスタの設定値にしたがって、フル状態検
出又はエンプティ状態検出に応じて割込み要求信号６ｉ
ｒｑを割込みコントローラ１０に出力する機能を備えて
いる。
信動作などの停止が必要になり、また、エンプティ状態
では周辺回路による受信動作の再開などが必要になり、
そのような動作への遷移にＣＰＵ２の割込みを要する場
合も有り、レジスタの設定値にしたがって、フル状態検
出又はエンプティ状態検出に応じて割込み要求信号６ｉ
ｒｑを割込みコントローラ１０に出力する機能を備えて
いる。
【００６０】図３にはＲＦＵ６の初期設定とそれによる
ＦＩＦＯ動作制御の一例が示される。先ずレジスタＤＴ
ＲＳＲで設定チャネルを選択し、選択されたチャネルの
レジスタＢＡＲにＲＡＭのベースアドレスを設定し（Ｓ
１）、レジスタＤＴＣＲにデータ転送サイズ、ＦＩＦＯ
サイズ等を設定する（Ｓ２）。レジスタＤＴＩＤＲに起
動するＩＤ番号を設定すると共に、レジスタＤＴＩＤＳ
ＲにはＩＤ番号毎に転送実行時に更新されるポインタが
ＲＡＲ，ＷＡＲの内のどれであるかを設定する（Ｓ
３）。そして、レジスタＤＴＩＥＲに割込みイネーブル
を設定し（Ｓ４）、レジスタＤＴＣＲに各チャネルに設
定したＩＤ番号のイネーブル設定を行い（Ｓ５）、レジ
スタＤＴＣＲＤに各チャネルに対するイネーブル設定を
行う（Ｓ６）。これにより、イネーブルにされたＦＩＦ
Ｏチャンネルは転送要求（ＦＩＦＯ動作の起動要求）待
ち状態にされる（Ｓ７）。転送要求が有ると、バスコン
トローラ７に対してバス権獲得の処理を行う（Ｓ８）。
転送要求がＦＩＦＯリードの場合、エンプティ検出を行
い（Ｓ９）、エンプティならばエンプティ割込み（又は
エンプティ検出信号による通知）を発生し（Ｓ１０）、
エンプティでなければ、リード転送を実行し（Ｓ１
１）、リードポインタ（ＲＡＲ）をインクリメントする
（Ｓ１２）。インクリメント後にもエンプティ検出を行
い（Ｓ１３）、エンプティならばエンプティ割込み（又
はエンプティ検出信号による通知）を発生する（Ｓ１
４）。判定ステップＳ１４においてエンプティでなけれ
ば前記ステップＳ７に戻る。転送要求がＦＩＦＯライト
の場合、フル検出を行い（Ｓ１５）、フルならばフル割
込み（又はフル検出信号による通知）を発生し（Ｓ１
６）、フルでなければ、ライト転送を実行し（Ｓ１
７）、ライトポインタ（ＷＡＲ）をインクリメントする
（Ｓ１８）。インクリメント後にもフル検出を行い（Ｓ
１９）、フルならばフル割込み（又はフル検出信号によ
る通知）を発生する（Ｓ２０）。判定ステップＳ１９に
おいてエンプティでなければ前記ステップＳ７に戻る。
ＦＩＦＯ動作制御の一例が示される。先ずレジスタＤＴ
ＲＳＲで設定チャネルを選択し、選択されたチャネルの
レジスタＢＡＲにＲＡＭのベースアドレスを設定し（Ｓ
１）、レジスタＤＴＣＲにデータ転送サイズ、ＦＩＦＯ
サイズ等を設定する（Ｓ２）。レジスタＤＴＩＤＲに起
動するＩＤ番号を設定すると共に、レジスタＤＴＩＤＳ
ＲにはＩＤ番号毎に転送実行時に更新されるポインタが
ＲＡＲ，ＷＡＲの内のどれであるかを設定する（Ｓ
３）。そして、レジスタＤＴＩＥＲに割込みイネーブル
を設定し（Ｓ４）、レジスタＤＴＣＲに各チャネルに設
定したＩＤ番号のイネーブル設定を行い（Ｓ５）、レジ
スタＤＴＣＲＤに各チャネルに対するイネーブル設定を
行う（Ｓ６）。これにより、イネーブルにされたＦＩＦ
Ｏチャンネルは転送要求（ＦＩＦＯ動作の起動要求）待
ち状態にされる（Ｓ７）。転送要求が有ると、バスコン
トローラ７に対してバス権獲得の処理を行う（Ｓ８）。
転送要求がＦＩＦＯリードの場合、エンプティ検出を行
い（Ｓ９）、エンプティならばエンプティ割込み（又は
エンプティ検出信号による通知）を発生し（Ｓ１０）、
エンプティでなければ、リード転送を実行し（Ｓ１
１）、リードポインタ（ＲＡＲ）をインクリメントする
（Ｓ１２）。インクリメント後にもエンプティ検出を行
い（Ｓ１３）、エンプティならばエンプティ割込み（又
はエンプティ検出信号による通知）を発生する（Ｓ１
４）。判定ステップＳ１４においてエンプティでなけれ
ば前記ステップＳ７に戻る。転送要求がＦＩＦＯライト
の場合、フル検出を行い（Ｓ１５）、フルならばフル割
込み（又はフル検出信号による通知）を発生し（Ｓ１
６）、フルでなければ、ライト転送を実行し（Ｓ１
７）、ライトポインタ（ＷＡＲ）をインクリメントする
（Ｓ１８）。インクリメント後にもフル検出を行い（Ｓ
１９）、フルならばフル割込み（又はフル検出信号によ
る通知）を発生する（Ｓ２０）。判定ステップＳ１９に
おいてエンプティでなければ前記ステップＳ７に戻る。
【００６１】図４にはデータプロセッサ１をＲＦＵ６を
主体に示してある。同図に基づいてＲＦＵ６の機能を全
体的に説明する。例えばＳＣＩ１２の所定の通信チャン
ネルに入出力ポート２５を介して受信要求が入ると、Ｓ
ＣＩ１２は当該通信チャネルに割当てられたＦＩＦＯリ
クエスト信号１２ｒｅｑによりＲＦＵ６にＦＩＦＯ動作
を要求する。ＲＦＵ６はバスリクエスト信号３１をアサ
ートしてバスコントローラ７にバス権を要求し、バスア
クノレッジ信号３２によりバス権占有が承認されるのを
待て、ＳＣＩ１２にＦＩＦＯアクノレッジ信号１２ａｃ
ｋをアサートする。これにより、ＳＣＩ１２は入出力ポ
ート２５からデータを受信し、受信データを受信データ
のボーレートに応じた速度で間欠的にデータバス２９Ｄ
に出力する。データバス２９Ｄに出力されたデータはバ
スコントローラ７を介してデータバス２８Ｄに伝播され
る。ＲＦＵ６は受信動作に同期して、ＳＣＩ１２の当該
通信チャネルに割当てられたＦＩＦＩチャネルを動作さ
せ、ＦＩＦＯプッシュ動作に対応するＲＡＭアドレスを
アドレスポインタセットを用いて演算し、アドレスバス
２８Ａに出力する。このときにＲＡＭアクセスストロー
ブ信号はバスコントローラ７が生成する。これにより、
ＳＣＩ１２の所定の通信チャネルで受信されたデータ
が、当該通信チャンネルに割当てられたＲＡＭのＦＩＦ
Ｏ領域にＦＩＦＯ形式で順次蓄積される。
主体に示してある。同図に基づいてＲＦＵ６の機能を全
体的に説明する。例えばＳＣＩ１２の所定の通信チャン
ネルに入出力ポート２５を介して受信要求が入ると、Ｓ
ＣＩ１２は当該通信チャネルに割当てられたＦＩＦＯリ
クエスト信号１２ｒｅｑによりＲＦＵ６にＦＩＦＯ動作
を要求する。ＲＦＵ６はバスリクエスト信号３１をアサ
ートしてバスコントローラ７にバス権を要求し、バスア
クノレッジ信号３２によりバス権占有が承認されるのを
待て、ＳＣＩ１２にＦＩＦＯアクノレッジ信号１２ａｃ
ｋをアサートする。これにより、ＳＣＩ１２は入出力ポ
ート２５からデータを受信し、受信データを受信データ
のボーレートに応じた速度で間欠的にデータバス２９Ｄ
に出力する。データバス２９Ｄに出力されたデータはバ
スコントローラ７を介してデータバス２８Ｄに伝播され
る。ＲＦＵ６は受信動作に同期して、ＳＣＩ１２の当該
通信チャネルに割当てられたＦＩＦＩチャネルを動作さ
せ、ＦＩＦＯプッシュ動作に対応するＲＡＭアドレスを
アドレスポインタセットを用いて演算し、アドレスバス
２８Ａに出力する。このときにＲＡＭアクセスストロー
ブ信号はバスコントローラ７が生成する。これにより、
ＳＣＩ１２の所定の通信チャネルで受信されたデータ
が、当該通信チャンネルに割当てられたＲＡＭのＦＩＦ
Ｏ領域にＦＩＦＯ形式で順次蓄積される。
【００６２】また、図４において、例えばＭＣＩＦＣ１
７に入出力ポート２４を介する送信要求が入ると、ＭＣ
ＩＦＣ１７はＦＩＦＯリクエスト信号１７ｒｅｑにより
ＲＦＵ６にＦＩＦＯ動作を要求する。ＲＦＵ６はバスリ
クエスト信号３１をアサートしてバスコントローラ７に
バス権を要求し、バスアクノレッジ信号３２によりバス
権占有が承認されるのを待て、ＳＣＩ１２にＦＩＦＯア
クノレッジ信号１７ａｃｋをアサートする。これにより
ＲＦＵ６は、ＭＣＩＦＣ１７の送信動作に同期して、Ｍ
ＣＩＦＣ１７に割当てられたＦＩＦＩチャネルを動作さ
せ、ＦＩＦＯポップ動作のためのＲＡＭアドレスをアド
レスポインタセットを用いて演算し、アドレスバス２８
Ａに出力する。ＲＡＭアクセスストローブ信号はバスコ
ントローラ７が生成する。データバス２８ＤにはそのＲ
ＡＭアドレスに応答するデータが順次読み出され、バス
コントローラ７を介してデータバス２９Ｄに伝播され
る。これに並行して、ＭＣＩＦＣ１７はデータバス２９
Ｄ上のデータを順次取り込み、所定のプロトコルにした
がって入出力ポート２４から外部に出力する。
７に入出力ポート２４を介する送信要求が入ると、ＭＣ
ＩＦＣ１７はＦＩＦＯリクエスト信号１７ｒｅｑにより
ＲＦＵ６にＦＩＦＯ動作を要求する。ＲＦＵ６はバスリ
クエスト信号３１をアサートしてバスコントローラ７に
バス権を要求し、バスアクノレッジ信号３２によりバス
権占有が承認されるのを待て、ＳＣＩ１２にＦＩＦＯア
クノレッジ信号１７ａｃｋをアサートする。これにより
ＲＦＵ６は、ＭＣＩＦＣ１７の送信動作に同期して、Ｍ
ＣＩＦＣ１７に割当てられたＦＩＦＩチャネルを動作さ
せ、ＦＩＦＯポップ動作のためのＲＡＭアドレスをアド
レスポインタセットを用いて演算し、アドレスバス２８
Ａに出力する。ＲＡＭアクセスストローブ信号はバスコ
ントローラ７が生成する。データバス２８ＤにはそのＲ
ＡＭアドレスに応答するデータが順次読み出され、バス
コントローラ７を介してデータバス２９Ｄに伝播され
る。これに並行して、ＭＣＩＦＣ１７はデータバス２９
Ｄ上のデータを順次取り込み、所定のプロトコルにした
がって入出力ポート２４から外部に出力する。
【００６３】図５にはＲＦＵ６の一つのＦＩＦＯチャネ
ルを利用してＳＣＩ１２からＭＣＩＦＣ１７にデータ転
送を行う時の動作例が示される。同図においてバスコン
トローラ７は図示を省略してある。また、バス２８と２
９はまとめてあり、そのデータバスを総称してＤＡＴ、
アドレスバスを総称してＡＤＲと図示する。
ルを利用してＳＣＩ１２からＭＣＩＦＣ１７にデータ転
送を行う時の動作例が示される。同図においてバスコン
トローラ７は図示を省略してある。また、バス２８と２
９はまとめてあり、そのデータバスを総称してＤＡＴ、
アドレスバスを総称してＡＤＲと図示する。
【００６４】このとき、ＲＦＵ６の一つのＦＩＦＯチャ
ネルには、リードとライトで異なるＩＤ番号が設定され
る。例えば、起動要求ＩＤ番号として、ＳＣＩ１２から
のＦＩＦＯライトを意味するＩＤ＝８、ＭＣＩＦＣ１７
に対するＦＩＦＯリードを意味するＩＤ＝０が設定され
る。ＩＤ＝８によって起動される動作に対してはライト
ポインタＷＡＲが割り当てられ、ＩＤ＝０によって起動
される動作に対してはリードポインタＲＡＲが割り当て
られる。
ネルには、リードとライトで異なるＩＤ番号が設定され
る。例えば、起動要求ＩＤ番号として、ＳＣＩ１２から
のＦＩＦＯライトを意味するＩＤ＝８、ＭＣＩＦＣ１７
に対するＦＩＦＯリードを意味するＩＤ＝０が設定され
る。ＩＤ＝８によって起動される動作に対してはライト
ポインタＷＡＲが割り当てられ、ＩＤ＝０によって起動
される動作に対してはリードポインタＲＡＲが割り当て
られる。
【００６５】このＩＤ番号に対するポインタの割り当て
状態は図６に例示される通りである。図６において５０
は、レジスタＢＡＲで指定されるベースアドレス（Ｈ’
Ｅ８００）即ちＦＩＦＯ開始アドレスを基点にＦＩＦＯ
バッファサイズで示される一つのメモリ領域を意味し、
ＦＩＦＯ終了アドレスは例えばＨ’ＥＦＦＦとされる。
状態は図６に例示される通りである。図６において５０
は、レジスタＢＡＲで指定されるベースアドレス（Ｈ’
Ｅ８００）即ちＦＩＦＯ開始アドレスを基点にＦＩＦＯ
バッファサイズで示される一つのメモリ領域を意味し、
ＦＩＦＯ終了アドレスは例えばＨ’ＥＦＦＦとされる。
【００６６】図７には図５に示される一つのＦＩＦＯチ
ャネルを利用したＳＣＩ１２からＭＣＩＦＣ１７へのデ
ータ転送動作のフローチャートが例示される。ＳＣＩ１
１２は外部からの入力データ（受信データ）をデータレ
ジスタ１２Ｒｅｇに格納した後、ＲＦＵ６に信号１２ｒ
ｅｑでＦＩＦＯ動作の起動を要求する（Ｓ３０）。これ
を受けたＲＦＵ６は、内部バス権を獲得した後、データ
レジスタ１２ＲｅｇのデータをＲＡＭ５の所定エリア
（ＦＩＦＯバッファ領域）に転送する（Ｓ３１）。そし
て、受け側のＭＣＩＦＣ１７は内蔵データレジスタ１７
Ｒｅｇが空になるのを待って、ＲＦＵ６に信号１７Ｒｅ
ｑでＦＩＦＯ動作の開始を要求する（Ｓ３２）。これに
より、ＲＦＵ６は内部バスのバス権を獲得してから、Ｒ
ＡＭ５のＦＩＦＯバッファ領域のデータをデータレジス
タ１７Ｒｅｇに転送する（Ｓ３３）。
ャネルを利用したＳＣＩ１２からＭＣＩＦＣ１７へのデ
ータ転送動作のフローチャートが例示される。ＳＣＩ１
１２は外部からの入力データ（受信データ）をデータレ
ジスタ１２Ｒｅｇに格納した後、ＲＦＵ６に信号１２ｒ
ｅｑでＦＩＦＯ動作の起動を要求する（Ｓ３０）。これ
を受けたＲＦＵ６は、内部バス権を獲得した後、データ
レジスタ１２ＲｅｇのデータをＲＡＭ５の所定エリア
（ＦＩＦＯバッファ領域）に転送する（Ｓ３１）。そし
て、受け側のＭＣＩＦＣ１７は内蔵データレジスタ１７
Ｒｅｇが空になるのを待って、ＲＦＵ６に信号１７Ｒｅ
ｑでＦＩＦＯ動作の開始を要求する（Ｓ３２）。これに
より、ＲＦＵ６は内部バスのバス権を獲得してから、Ｒ
ＡＭ５のＦＩＦＯバッファ領域のデータをデータレジス
タ１７Ｒｅｇに転送する（Ｓ３３）。
【００６７】図８には図５の比較例に係るデータプロセ
ッサが例示される。図８の構成はＳＣＩ，ＭＣＩＦＣが
夫々専用のＦＩＦＩバッファを有している。図９には図
８の構成を利用してＳＣＩの受信データをＭＣＩＦＣか
ら送信するときの動作フローチャートが例示される。Ｓ
ＣＩは受信データをＦＩＦＯバッファに蓄えていく（Ｓ
３４）。ＦＩＦＯバッファに数バイトのデータが格納さ
れたとき、ＳＣＩは割込み要求を出す（Ｓ３５）。その
割込み要求が割込みコントローラで処理され、ＣＰＵに
割込み信号が出力され、それに応答してＣＰＵが割込み
処理ルーチンにしたがってＳＣＩのＦＩＦＯバッファか
ら受信データを読み込んでＲＡＭに転送する（Ｓ３
６）。ＭＣＩＦＣはＦＩＦＯバッファに十分な空き容量
が有るとき、割込み要求を出す（Ｓ３７）。その割込み
要求が割込みコントローラで処理され、ＣＰＵに割込み
信号が出力され、それに応答してＣＰＵが割込み処理ル
ーチンにしたがってＲＡＭのデータをＭＣＩＦＣのＦＩ
ＦＯバッファに書込む（Ｓ３８）。ＭＣＩＦＣはＦＩＦ
Ｏバッファに格納されたデータを随時送信していく（Ｓ
３９）。
ッサが例示される。図８の構成はＳＣＩ，ＭＣＩＦＣが
夫々専用のＦＩＦＩバッファを有している。図９には図
８の構成を利用してＳＣＩの受信データをＭＣＩＦＣか
ら送信するときの動作フローチャートが例示される。Ｓ
ＣＩは受信データをＦＩＦＯバッファに蓄えていく（Ｓ
３４）。ＦＩＦＯバッファに数バイトのデータが格納さ
れたとき、ＳＣＩは割込み要求を出す（Ｓ３５）。その
割込み要求が割込みコントローラで処理され、ＣＰＵに
割込み信号が出力され、それに応答してＣＰＵが割込み
処理ルーチンにしたがってＳＣＩのＦＩＦＯバッファか
ら受信データを読み込んでＲＡＭに転送する（Ｓ３
６）。ＭＣＩＦＣはＦＩＦＯバッファに十分な空き容量
が有るとき、割込み要求を出す（Ｓ３７）。その割込み
要求が割込みコントローラで処理され、ＣＰＵに割込み
信号が出力され、それに応答してＣＰＵが割込み処理ル
ーチンにしたがってＲＡＭのデータをＭＣＩＦＣのＦＩ
ＦＯバッファに書込む（Ｓ３８）。ＭＣＩＦＣはＦＩＦ
Ｏバッファに格納されたデータを随時送信していく（Ｓ
３９）。
【００６８】図１０には図５及び図７で説明したＦＲＵ
６を用いる動作を模式的に示してある。図１１には図８
及び図９に基づいて説明した周辺回路固有のＦＩＦＯバ
ッファを用いた動作が模式的に示される。双方を比較す
れば明らかなよいうに、メオンチップＲＡＭ５とＲＦＵ
６で実現されるバッファにより周辺回路専用のＦＩＦＯ
バッファが不要になる。専用ＦＩＦＯバッファが不要に
なるから、データプロセッサ１のチップ面積を縮小で
き、データプロセッサ１のコスト低減が可能になる。こ
のＲＦＵ６はベースアドレスレジスタＢＡＲとＦＩＦＯ
サイズで規定されるメモリ領域に対してＦＩＦＯ動作さ
せるから、ＳＣＩ１２やＭＣＩＦＣ１７などの周辺回路
とＲＡＭのメモリ領域との間のデータ転送にＣＰＵ２の
アクセス動作又はＤＭＡＣ１３によるデータ転送制御動
作を要しない。この点において、ＣＰＵ２によるデータ
処理がＦＩＦＯアクセス制御のために費やされる事態を
抑制でき、データプロセッサ１のデータ処理能力を高く
保つことが容易になる。
６を用いる動作を模式的に示してある。図１１には図８
及び図９に基づいて説明した周辺回路固有のＦＩＦＯバ
ッファを用いた動作が模式的に示される。双方を比較す
れば明らかなよいうに、メオンチップＲＡＭ５とＲＦＵ
６で実現されるバッファにより周辺回路専用のＦＩＦＯ
バッファが不要になる。専用ＦＩＦＯバッファが不要に
なるから、データプロセッサ１のチップ面積を縮小で
き、データプロセッサ１のコスト低減が可能になる。こ
のＲＦＵ６はベースアドレスレジスタＢＡＲとＦＩＦＯ
サイズで規定されるメモリ領域に対してＦＩＦＯ動作さ
せるから、ＳＣＩ１２やＭＣＩＦＣ１７などの周辺回路
とＲＡＭのメモリ領域との間のデータ転送にＣＰＵ２の
アクセス動作又はＤＭＡＣ１３によるデータ転送制御動
作を要しない。この点において、ＣＰＵ２によるデータ
処理がＦＩＦＯアクセス制御のために費やされる事態を
抑制でき、データプロセッサ１のデータ処理能力を高く
保つことが容易になる。
【００６９】ベースアドレスレジスタＢＡＲとＦＩＦＯ
サイズで規定されるメモリ領域は、その設定値に応じて
可変可能であるから、転送データ構造に応じたＦＩＦＯ
容量をメモリ容量の制約の範囲で所望に設定可能にな
る。或いは、ＣＰＵ２によるメモリの使用状況に応じて
ＲＦＵ６によるＦＩＦＯのためにＲＡＭメモリ領域を最
適に割り当てることが容易になる。
サイズで規定されるメモリ領域は、その設定値に応じて
可変可能であるから、転送データ構造に応じたＦＩＦＯ
容量をメモリ容量の制約の範囲で所望に設定可能にな
る。或いは、ＣＰＵ２によるメモリの使用状況に応じて
ＲＦＵ６によるＦＩＦＯのためにＲＡＭメモリ領域を最
適に割り当てることが容易になる。
【００７０】前記ＲＦＵ６は、前記ベースアドレスレジ
スタＢＡＲとＦＩＦＯサイズで規定されるところのＦＩ
ＦＯバッファとして利用可能な前記複数のメモリ領域に
対し、ＦＩＦＯ動作の要求元になり得る周辺回路をレジ
スタＤＴＩＤＲで可変可能に指定することができるか
ら、ＦＩＦＯバッファとして利用可能な少数のメモリ領
域を多くの入出力回路で共用することができる。
スタＢＡＲとＦＩＦＯサイズで規定されるところのＦＩ
ＦＯバッファとして利用可能な前記複数のメモリ領域に
対し、ＦＩＦＯ動作の要求元になり得る周辺回路をレジ
スタＤＴＩＤＲで可変可能に指定することができるか
ら、ＦＩＦＯバッファとして利用可能な少数のメモリ領
域を多くの入出力回路で共用することができる。
【００７１】特に、前記レジスタＤＴＩＤＲによるＦＩ
ＦＯ動作起動要求元の指定に関しては、ＦＩＦＯバッフ
ァとして機能されるメモリ領域に対するリードアクセス
とライトアクセスの夫々に対して周辺回路を可変可能に
指定できるから、一つのメモリ領域に対し、一の周辺回
路のデータをライトし、ライトデータをＣＰＵ２がリー
ドして演算処理し、演算処理結果をそのメモリ領域にラ
イトし、ライトされた演算処理結果を他の周辺回路がリ
ードするという利用が可能になる。要するに、一つのメ
モリ領域をリードとライトで別々の周辺回路で利用する
ことができる。一つのメモリ領域をリード・ライト別々
に複数の周辺回路のＦＩＦＯバッファとして使用するこ
とが可能でるから、一つのメモリ領域のＦＩＦＯデータ
を複数の周辺回路で共有することが可能となる。これに
より、ＣＰＵ２による直接的なデータ転送処理を行うこ
となく周辺回路間でデータを転送することが可能とな
り、周辺回路間でのデータの高速連続転送が可能とな
る。
ＦＯ動作起動要求元の指定に関しては、ＦＩＦＯバッフ
ァとして機能されるメモリ領域に対するリードアクセス
とライトアクセスの夫々に対して周辺回路を可変可能に
指定できるから、一つのメモリ領域に対し、一の周辺回
路のデータをライトし、ライトデータをＣＰＵ２がリー
ドして演算処理し、演算処理結果をそのメモリ領域にラ
イトし、ライトされた演算処理結果を他の周辺回路がリ
ードするという利用が可能になる。要するに、一つのメ
モリ領域をリードとライトで別々の周辺回路で利用する
ことができる。一つのメモリ領域をリード・ライト別々
に複数の周辺回路のＦＩＦＯバッファとして使用するこ
とが可能でるから、一つのメモリ領域のＦＩＦＯデータ
を複数の周辺回路で共有することが可能となる。これに
より、ＣＰＵ２による直接的なデータ転送処理を行うこ
となく周辺回路間でデータを転送することが可能とな
り、周辺回路間でのデータの高速連続転送が可能とな
る。
【００７２】次に、前記ＲＦＵ６によるＦＩＦＯ動作の
時間的な余裕を向上させる技術を説明する。図４に基づ
いて説明したように、前記周辺回路からの起動要求に応
答して前記ＲＦＵ６がＦＩＦＯ動作を開始するには、Ｒ
ＦＵ６はＣＰＵ２からバス権を獲得しなければならず、
それまでにＣＰＵ２は途中の演算処理を終了することが
必要である。このバスサイクル待ち時間が長いと、周辺
回路からの断続的な起動要求に答えてＦＩＦＯ動作を行
うことができない。例えば、１２Ｍｂｐｓでデータ受信
を行う通信系入出力回路を想定したとき、１バイト当た
り６６７ｎｓでデータ受信を行い、これは、２０ＭＨｚ
で動作するデータプロセッサにおいて１３サイクル毎に
１バイトデータを処理するのと等価である。低消費電力
モードのような動作モードにおいてＣＰＵ２の動作クロ
ック周波数が低くされているときは、バスサイクル待ち
時間として許容されるＣＰＵ２の動作サイクル数は上記
１３サイクルよりも少なくなり、ＣＰＵ２の動作速度を
そのままの状態にしていれば、受信データの取りこぼし
を生ずる虞がある。そこで、前記ＣＰＵ２の動作クロッ
ク信号を制御するクロック制御回路９は、前記ＲＦＵ６
が周辺回路からの起動要求に応答してＦＩＦＯ動作を行
うとき、ＣＰＵ２の動作クロック信号を強制的に高速動
作クロック信号φ１に変更する制御を行う。この制御に
はＲＦＵ６からバスコントローラ７に与えられるバス権
クエスト信号３１を用いる。要するに、バス権クエスト
信号３１がイネーブルにされると、バス競合が回避され
る後のタイミングでＲＦＵ６は必ずバス権を獲得してＦ
ＩＦＯ制御を行う、ということが保証されるからであ
る。このとき、ＲＦＵ６は、クロック信号φ１又はその
クロック信号φ１の周波数よりも周波数の高い別のクロ
ック信号（第３クロック信号）に同期動作されるのがよ
い。尚、ＣＰＵ２が遅いクロック信号φ２に同期動作す
る場合とは、例えば、モード信号ＭＤ０，ＭＤ１により
低消費電力モードなどが設定されている場合である。
時間的な余裕を向上させる技術を説明する。図４に基づ
いて説明したように、前記周辺回路からの起動要求に応
答して前記ＲＦＵ６がＦＩＦＯ動作を開始するには、Ｒ
ＦＵ６はＣＰＵ２からバス権を獲得しなければならず、
それまでにＣＰＵ２は途中の演算処理を終了することが
必要である。このバスサイクル待ち時間が長いと、周辺
回路からの断続的な起動要求に答えてＦＩＦＯ動作を行
うことができない。例えば、１２Ｍｂｐｓでデータ受信
を行う通信系入出力回路を想定したとき、１バイト当た
り６６７ｎｓでデータ受信を行い、これは、２０ＭＨｚ
で動作するデータプロセッサにおいて１３サイクル毎に
１バイトデータを処理するのと等価である。低消費電力
モードのような動作モードにおいてＣＰＵ２の動作クロ
ック周波数が低くされているときは、バスサイクル待ち
時間として許容されるＣＰＵ２の動作サイクル数は上記
１３サイクルよりも少なくなり、ＣＰＵ２の動作速度を
そのままの状態にしていれば、受信データの取りこぼし
を生ずる虞がある。そこで、前記ＣＰＵ２の動作クロッ
ク信号を制御するクロック制御回路９は、前記ＲＦＵ６
が周辺回路からの起動要求に応答してＦＩＦＯ動作を行
うとき、ＣＰＵ２の動作クロック信号を強制的に高速動
作クロック信号φ１に変更する制御を行う。この制御に
はＲＦＵ６からバスコントローラ７に与えられるバス権
クエスト信号３１を用いる。要するに、バス権クエスト
信号３１がイネーブルにされると、バス競合が回避され
る後のタイミングでＲＦＵ６は必ずバス権を獲得してＦ
ＩＦＯ制御を行う、ということが保証されるからであ
る。このとき、ＲＦＵ６は、クロック信号φ１又はその
クロック信号φ１の周波数よりも周波数の高い別のクロ
ック信号（第３クロック信号）に同期動作されるのがよ
い。尚、ＣＰＵ２が遅いクロック信号φ２に同期動作す
る場合とは、例えば、モード信号ＭＤ０，ＭＤ１により
低消費電力モードなどが設定されている場合である。
【００７３】これにより、前記ＲＦＵ６が周辺回路から
の起動要求に応答してＦＩＦＯ動作を行うとき、ＣＰＵ
２は高速動作するから、バス権獲得までにＣＰＵ２が処
理できる演算処理量が増し、バスサイクル待ち時間を短
縮できる。したがって、受信データの取りこぼしに代表
されるような、ＦＩＦＯ動作の追従遅れを防止すること
ができる。
の起動要求に応答してＦＩＦＯ動作を行うとき、ＣＰＵ
２は高速動作するから、バス権獲得までにＣＰＵ２が処
理できる演算処理量が増し、バスサイクル待ち時間を短
縮できる。したがって、受信データの取りこぼしに代表
されるような、ＦＩＦＯ動作の追従遅れを防止すること
ができる。
【００７４】図１２に基づいて上記クロック制御の動作
タイミングを説明する。例えば、ＣＰＵ２は低消費電力
モード等に応答してクロック信号φ２に同期動作されて
いる。クロック信号φ１の２サイクルがＣＰＵの１ステ
ートとされ、ステートＳＴ１〜ＳＴ３はＣＰＵクロック
φが低速クロック信号φ２とされている。ステートＳＴ
３に時刻ｔ０でバスリクエスト信号３１がハイレベルに
活性化される。即ち、ＲＦＵ６は時刻ｔ０までに動作の
起動要求を受付け、これに応答してバスリクエスト信号
３１をハイレベルにした。クロック制御回路９はバスリ
クエスト信号３１がハイレベルにされる期間、ＣＰＵク
ロック信号φとしてクロック信号φ１を選択する。これ
により、ステートＳＴ４以降ではクロック信号φ１の１
サイクルが１ステートを成す。この間、ＣＰＵ２はクロ
ック信号φ１に同期して、バス権放棄に至るまでに必要
な演算処理を高速に実行する。これにより、ＣＰＵ２は
クロック信号φ１の３サイクルでバス権を放棄し、それ
に代えてＲＦＵ６がバス権を獲得し、ステートＳＴ７で
必要なＲＡＭアクセスによりＦＩＦＯ動作を行う。ＦＩ
ＦＯ動作の処理を終了すると、ＲＦＵ６はバスリクエス
ト信号３１を非活性化し、バス権を放棄する。クロック
制御回路９はステートＳＴ８でバスリクエスト信号３１
によるバス権放棄を検出すると、次のステートＳＴ９で
ＣＰＵクロックφを元の低速クロックφ２に切換えて、
低消費電力動作を継続可能にする。
タイミングを説明する。例えば、ＣＰＵ２は低消費電力
モード等に応答してクロック信号φ２に同期動作されて
いる。クロック信号φ１の２サイクルがＣＰＵの１ステ
ートとされ、ステートＳＴ１〜ＳＴ３はＣＰＵクロック
φが低速クロック信号φ２とされている。ステートＳＴ
３に時刻ｔ０でバスリクエスト信号３１がハイレベルに
活性化される。即ち、ＲＦＵ６は時刻ｔ０までに動作の
起動要求を受付け、これに応答してバスリクエスト信号
３１をハイレベルにした。クロック制御回路９はバスリ
クエスト信号３１がハイレベルにされる期間、ＣＰＵク
ロック信号φとしてクロック信号φ１を選択する。これ
により、ステートＳＴ４以降ではクロック信号φ１の１
サイクルが１ステートを成す。この間、ＣＰＵ２はクロ
ック信号φ１に同期して、バス権放棄に至るまでに必要
な演算処理を高速に実行する。これにより、ＣＰＵ２は
クロック信号φ１の３サイクルでバス権を放棄し、それ
に代えてＲＦＵ６がバス権を獲得し、ステートＳＴ７で
必要なＲＡＭアクセスによりＦＩＦＯ動作を行う。ＦＩ
ＦＯ動作の処理を終了すると、ＲＦＵ６はバスリクエス
ト信号３１を非活性化し、バス権を放棄する。クロック
制御回路９はステートＳＴ８でバスリクエスト信号３１
によるバス権放棄を検出すると、次のステートＳＴ９で
ＣＰＵクロックφを元の低速クロックφ２に切換えて、
低消費電力動作を継続可能にする。
【００７５】図１３には更に別の動作例が示される。Ｒ
ＦＵ６によるＦＩＦＯバッファ制御処理はバス権占有を
必要とするから、その分だけＣＰＵ２などによるバス占
有率を低下させる。例えば図１３の如く、ＣＰＵ２もＲ
ＦＵ６もクロック信号φ１の２サイクルを１ステートと
して動作するとき、ＲＦＵサイクルが挿入されると、そ
の期間ＣＰＵ２によるバス占有が不可能になり、ＣＰＵ
２にとってデータ処理パフォーマンスが低下することに
なる。
ＦＵ６によるＦＩＦＯバッファ制御処理はバス権占有を
必要とするから、その分だけＣＰＵ２などによるバス占
有率を低下させる。例えば図１３の如く、ＣＰＵ２もＲ
ＦＵ６もクロック信号φ１の２サイクルを１ステートと
して動作するとき、ＲＦＵサイクルが挿入されると、そ
の期間ＣＰＵ２によるバス占有が不可能になり、ＣＰＵ
２にとってデータ処理パフォーマンスが低下することに
なる。
【００７６】図１４の例はこれを解消する例であり、例
えば、ＣＰＵ２もＲＦＵ６もクロック信号φ１の２サイ
クルを１ステートとして動作しているが、実際にはクロ
ック信号φ１の１サイクルで動作を完了している。要す
るに、後半のクロック信号φ１の１サイクル分は実質的
に利用されていないことになる。この前提が成り立つ場
合には、ＲＦＵ６がバス権を獲得した場合、クロック信
号φ１の後半のサイクルでＦＩＦＯバッファのためのＲ
ＡＭアクセスを実行させる。これにより、見掛け上、シ
ステムのパフォーマンス低下を抑制することができる。
えば、ＣＰＵ２もＲＦＵ６もクロック信号φ１の２サイ
クルを１ステートとして動作しているが、実際にはクロ
ック信号φ１の１サイクルで動作を完了している。要す
るに、後半のクロック信号φ１の１サイクル分は実質的
に利用されていないことになる。この前提が成り立つ場
合には、ＲＦＵ６がバス権を獲得した場合、クロック信
号φ１の後半のサイクルでＦＩＦＯバッファのためのＲ
ＡＭアクセスを実行させる。これにより、見掛け上、シ
ステムのパフォーマンス低下を抑制することができる。
【００７７】図１５図には以上説明したデータプロセッ
サ１を用いたオーディオシステム５５が例示される。こ
のオーディオシステムは、特に制限されないが、ＭＰＳ
プレーヤとして位置付けられる。音声再生用のディジタ
ル信号処理演算のためのＤＳＰ５６がバスコントローラ
７に接続される。ディジタル音声データはＤＡＣ５７で
アナログ信号に変換され、アンプ５８で増幅され、ヘッ
ドフォン５９等から報音可能にされる。
サ１を用いたオーディオシステム５５が例示される。こ
のオーディオシステムは、特に制限されないが、ＭＰＳ
プレーヤとして位置付けられる。音声再生用のディジタ
ル信号処理演算のためのＤＳＰ５６がバスコントローラ
７に接続される。ディジタル音声データはＤＡＣ５７で
アナログ信号に変換され、アンプ５８で増幅され、ヘッ
ドフォン５９等から報音可能にされる。
【００７８】このオーディオシステムは、ＭＰ３データ
の入力手段として、ＳＣＩ１２を介して携帯電話６０に
接続可能にされ、ＭＣＩＦＣ１７を介してマルチメディ
アカードなどのメモリカード６１とインタフェース可能
にされ、ＵＳＢ１３を介してパーソナルコンピュータな
どのホストＰＣ６２とインタフェース可能にされる。例
えば、ＵＳＢ接続されたホストＰＣ６２とＭＣＩＦＣ１
７に接続されたメモリカード６１との間でのデータ保
存、読み出しの何れに対しても、転送制御及びポインタ
制御にＲＦＵ６を利用し、バッファ領域として内蔵ＲＡ
Ｍ５を利用した、ＦＩＦＯ動作による処理で実現するこ
とができる。
の入力手段として、ＳＣＩ１２を介して携帯電話６０に
接続可能にされ、ＭＣＩＦＣ１７を介してマルチメディ
アカードなどのメモリカード６１とインタフェース可能
にされ、ＵＳＢ１３を介してパーソナルコンピュータな
どのホストＰＣ６２とインタフェース可能にされる。例
えば、ＵＳＢ接続されたホストＰＣ６２とＭＣＩＦＣ１
７に接続されたメモリカード６１との間でのデータ保
存、読み出しの何れに対しても、転送制御及びポインタ
制御にＲＦＵ６を利用し、バッファ領域として内蔵ＲＡ
Ｍ５を利用した、ＦＩＦＯ動作による処理で実現するこ
とができる。
【００７９】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【００８０】例えば、ＳＣＩ、ＵＳＢ、ＤＥＳなどの周
辺回路は入出力回路として位置付けられる。入出力回路
とは外部から情報を入力し、これを外部に出力する回路
であり、狭義には周辺インタフェース回路、周辺インタ
フェースコントローラ、周辺入出力回路などのように称
される場合もあり、そのような定義に合致する種々の回
路を入出力回路に採用可能である。
辺回路は入出力回路として位置付けられる。入出力回路
とは外部から情報を入力し、これを外部に出力する回路
であり、狭義には周辺インタフェース回路、周辺インタ
フェースコントローラ、周辺入出力回路などのように称
される場合もあり、そのような定義に合致する種々の回
路を入出力回路に採用可能である。
【００８１】ＦＩＦＯバッファとして利用するメモリ領
域を規定するエリア指定手段は先頭メモリアドレスとサ
イズによって指定する手段に限定されず、開始メモリア
ドレスと終了メモリアドレスとによって与えてもよい。
また、ＦＩＦＯバッファとして利用するメモリ領域をＣ
ＰＵが容易にアクセスするためのリード先頭アドレス、
ライ先頭アドレス、リード可能な有効データ数、ライト
可能な有効データ数等を保持するレジスタを設けずに、
必要に応じてＣＰＵが演算処理にて求めるよういにして
もよい。
域を規定するエリア指定手段は先頭メモリアドレスとサ
イズによって指定する手段に限定されず、開始メモリア
ドレスと終了メモリアドレスとによって与えてもよい。
また、ＦＩＦＯバッファとして利用するメモリ領域をＣ
ＰＵが容易にアクセスするためのリード先頭アドレス、
ライ先頭アドレス、リード可能な有効データ数、ライト
可能な有効データ数等を保持するレジスタを設けずに、
必要に応じてＣＰＵが演算処理にて求めるよういにして
もよい。
【００８２】ＦＩＦＯバッファに利用するメモリはＣＰ
ＵのメインメモリのようなＲＡＭに限定されない。例え
ば、ＦＩＦＯバッファ専用ＲＡＭであってもよい。ま
た、ＣＰＵの動作クロックは２種類だけに限定されるこ
とを意味しない。また、低速動作時のＣＰＵの動作速度
を高速化する制御は、ＲＦＵ６が出力するバス制御信号
を用いる手法に限定されない。ＲＦＵに対するＦＩＦＯ
バッファ動作の起動要求に応答してＣＰＵクロックを高
速に切換えてもよい。
ＵのメインメモリのようなＲＡＭに限定されない。例え
ば、ＦＩＦＯバッファ専用ＲＡＭであってもよい。ま
た、ＣＰＵの動作クロックは２種類だけに限定されるこ
とを意味しない。また、低速動作時のＣＰＵの動作速度
を高速化する制御は、ＲＦＵ６が出力するバス制御信号
を用いる手法に限定されない。ＲＦＵに対するＦＩＦＯ
バッファ動作の起動要求に応答してＣＰＵクロックを高
速に切換えてもよい。
【００８３】クロック切換え制御はＲＦＵがバス権を取
得する場合にだけ適用可能なだけなく、ＤＭＡＣ、ＤＴ
Ｃ等の、その他のバスマスタモジュールがバス権を獲得
する場合にも適用可能であることは言うまでもない。
得する場合にだけ適用可能なだけなく、ＤＭＡＣ、ＤＴ
Ｃ等の、その他のバスマスタモジュールがバス権を獲得
する場合にも適用可能であることは言うまでもない。
【００８４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００８５】すなわち、ＲＡＭなどの内蔵メモリをＦＩ
ＦＯ形式で使用することにより、入出力インタフェース
モジュール等の入出力回路に専用のＦＩＦＯバッファを
備えることが不要になる。
ＦＯ形式で使用することにより、入出力インタフェース
モジュール等の入出力回路に専用のＦＩＦＯバッファを
備えることが不要になる。
【００８６】内蔵メモリを複数のインタフェースモジュ
ールのＦＩＦＯバッファとして使用することが可能とな
る為、ＦＩＦＯデータを複数のモジュールで共有するこ
とが可能になる。これにより、入出力回路間でＣＰＵ処
理を行うことなくデータを転送することが可能になり、
入出力回路間で、データの高速連続転送が可能になる。
ールのＦＩＦＯバッファとして使用することが可能とな
る為、ＦＩＦＯデータを複数のモジュールで共有するこ
とが可能になる。これにより、入出力回路間でＣＰＵ処
理を行うことなくデータを転送することが可能になり、
入出力回路間で、データの高速連続転送が可能になる。
【００８７】専用ＦＩＦＯバッファが不要となることに
よりチップ面積の縮小が可能になり、データプロセッサ
の製造コストを低減させることができる。複数の入出力
回路を用いるデータ処理を高速化でき、システムの処理
能力向上を期待することができる。
よりチップ面積の縮小が可能になり、データプロセッサ
の製造コストを低減させることができる。複数の入出力
回路を用いるデータ処理を高速化でき、システムの処理
能力向上を期待することができる。
【図１】本発明に係るデータプロセッサを例示するブロ
ック図である。
ック図である。
【図２】ＲＦＵの一例を示すブロック図である。
【図３】ＲＦＵの初期設定とそれによるＦＩＦＯ動作制
御を例示するフローチャートである。
御を例示するフローチャートである。
【図４】図１のデータプロセッサをＲＦＵを主体に示し
たブロック図である。
たブロック図である。
【図５】ＲＦＵの制御に基づき一つのＦＩＦＯチャネル
を利用してＳＣＩからＭＣＩＦＣにデータ転送を行う時
の動作例を示すブロック図である。
を利用してＳＣＩからＭＣＩＦＣにデータ転送を行う時
の動作例を示すブロック図である。
【図６】ＩＤ番号に対するポインタの割り当て状態を例
示する説明図である。
示する説明図である。
【図７】図５に示される一つのＦＩＦＯチャネルを利用
したＳＣＩからＭＣＩＦＣへのデータ転送動作を例示す
るフローチャートである。
したＳＣＩからＭＣＩＦＣへのデータ転送動作を例示す
るフローチャートである。
【図８】図５の比較例に係るデータプロセッサを例示す
るブロック図である。
るブロック図である。
【図９】図８の構成を利用してＳＣＩの受信データをＭ
ＣＩＦＣから送信するときの動作例を示すフローチャー
トである。
ＣＩＦＣから送信するときの動作例を示すフローチャー
トである。
【図１０】図５及び図７で説明したＦＲＵを用いる動作
を模式的に示した説明図である。
を模式的に示した説明図である。
【図１１】図８及び図９に基づいて説明した周辺回路固
有のＦＩＦＯバッファを用いた動作を模式的に示した説
明図である。
有のＦＩＦＯバッファを用いた動作を模式的に示した説
明図である。
【図１２】上記クロック制御の動作タイミングを例示す
るタイミングチャートである。
るタイミングチャートである。
【図１３】更に別の動作例が示される。ＲＦＵによるＦ
ＩＦＯバッファ制御処理がバス権を占有することによる
影響を説明するためのタイミングチャートである。
ＩＦＯバッファ制御処理がバス権を占有することによる
影響を説明するためのタイミングチャートである。
【図１４】図１３の影響を解消する動作例が例示される
タイミングチャートである。
タイミングチャートである。
【図１５】データプロセッサを用いたオーディオシステ
ムを例示するブロック図である。
ムを例示するブロック図である。
１ データプロセッサ ２ 中央処理装置（ＣＰＵ） ５ ＲＡＭ ６ ＲＦＵ（ＦＩＦＯ制御回路） ７ バスコントローラ ８ クック発生回路（ＣＰＧ） ９ クロック制御回路（ＣＣＮＴ） φ、φ１、φ２ クロック信号 １２ ＳＣＩ １３ ＵＳＢ １７ ＭＣＩＦＣ ２２ ＤＥＳ ２３〜２５ 入出力ポート ２８，２９ バス ３１ バスリクエスト信号 ３２ バスアクノレッジ信号 ＢＡＲ ベースアドレスレジスタ ＲＡＲ リードアドレスポインタ ＷＡＲ ライトアドレスポインタ ＤＴＣＲ データ転送コントロールレジスタ ＤＡＴＡＮ 有効データバイト数レジスタ ＦＲＥＥＮ フリーエリアバイト数レジスタ ＮＲＡ リード先頭アドレスレジスタ ＮＷＡ ライト先頭アドレスレジスタ ＤＴＩＤＲ データ転送ＩＤレジスタ ＤＴＳＴＲＣ データ転送ステータスレジスタ ＤＴＳＴＲ データ転送ステータスレジスタ ＤＴＲＳＲ データ転送レジスタ選択レジスタ ＤＴＩＤＳＲ データ転送ＩＤリード／ライト選択レジ
スタ １２ｒｅｑ，１７ｒｅｑ バスリクエスト信号 １２ａｃｋ，１７ａｃｋ バスアクノレッジ信号 １２ｆｕｌ，１７ｆｕｌ フル検出信号 １２ｅｐｔ，１７ｅｐｔ エンプティ検出信号
スタ １２ｒｅｑ，１７ｒｅｑ バスリクエスト信号 １２ａｃｋ，１７ａｃｋ バスアクノレッジ信号 １２ｆｕｌ，１７ｆｕｌ フル検出信号 １２ｅｐｔ，１７ｅｐｔ エンプティ検出信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 15/78 Ｇ０６Ｆ 15/78 ５１０Ｐ (72)発明者 岩田 克美 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B060 AB09 AC07 AC19 5B062 AA01 CC01 DD02 DD05 DD06 DD07 DD08 EE03 FF01 HH02 5B077 DD02
Claims (24)
- 【請求項１】 中央処理装置と、前記中央処理装置によ
りアクセス可能なメモリと、複数の入出力回路と、前記
メモリを前記複数の入出力回路のＦＩＦＯバッファとし
て動作させるＦＩＦＯ制御回路とを１個の半導体チップ
に含み、 前記ＦＩＦＯ制御回路は、前記ＦＩＦＯバッファとして
利用する複数のメモリ領域を規定するエリア指定手段
と、前記メモリ領域毎にリードアクセス及びライトアク
セスのためのアドレス情報を保持するアドレス手段と、
前記複数の入出力回路の１つからの要求に応答して、所
定のメモリ領域を、前記アドレス手段を用いて、ＦＩＦ
Ｏ動作させる制御手段と、を含んで成るものであること
を特徴とするデータプロセッサ。 - 【請求項２】 前記ＦＩＦＯ制御回路は、前記エリア指
定手段で規定された前記複数のメモリ領域のそれぞれに
対する利用を前記複数の入出力回路に対してそれぞれ指
定する入出力回路指定手段を含み、 前記制御手段は、前記複数の入出力回路の１つからの要
求に応答して、前記複数の入出力回路の１つが利用すべ
き所定のメモリ領域を、前記アドレス手段を用いて、Ｆ
ＩＦＯ動作させるものであることを特徴とする請求項２
記載のデータプロセッサ。 - 【請求項３】 前記エリア指定手段は、前記複数のメモ
リ領域をプログラマブルに指定可能な記憶手段であるこ
とを特徴とする請求項１又は２記載のデータプロセッ
サ。 - 【請求項４】 前記入出力回路指定手段は、前記複数の
入出力回路をプログラマブルに指定可能な記憶手段であ
ることを特徴とする請求項２記載のデータプロセッサ。 - 【請求項５】 前記入出力回路指定手段は、夫々のメモ
リ領域に対し、リード動作で利用する入出力回路の指定
情報とライト動作で利用する入出力回路の指定情報とを
別々に且つプログラマブルに設定可能な記憶手段である
ことを特徴とする請求項２記載のデータプロセッサ。 - 【請求項６】 前記エリア指定手段及び入出力回路指定
手段は中央処理装置によりアクセス可能なレジスタ手段
であることを特徴とする請求項２乃至５の何れか１項記
載のデータプロセッサ。 - 【請求項７】 前記エリア指定手段は、ベースアドレス
とサイズ情報によって前記メモリ領域を規定するレジス
タ手段であることを特徴とする請求項３記載のデータプ
ロセッサ。 - 【請求項８】 前記アドレス手段は前記ベースアドレス
に対するリード用オフセットアドレス情報を保持するリ
ードアドレスポインタと、前記ベースアドレスに対する
ライト用オフセットアドレス情報を保持するライトアド
レスポインタとを含むことを特徴とする請求項７記載の
データプロセッサ。 - 【請求項９】 前記ＦＩＦＯ制御回路は、前記ベースア
ドレスに前記リード用オフセットアドレス情報を加算し
たメモリアドレスをリード先頭アドレスとして保持し、
前記ベースアドレスにライト用オフセットアドレス情報
を加算したメモリアドレスをライト先頭アドレスとして
保持するメモリアドレスレジスタ手段を有し、前記メモ
リアドレスレジスタ手段は前記中央処理装置によりアク
セス可能であることを特徴とする請求項８記載のデータ
プロセッサ。 - 【請求項１０】 前記ＦＩＦＯ制御回路は、リード可能
な有効データ数及びライト可能な空きエリアの数を示す
データ数レジスタ手段を有し、前記データ数レジスタ手
段は前記中央処理装置によりアクセス可能であることを
特徴とする請求項９記載のデータプロセッサ。 - 【請求項１１】 前記メモリは、前記中央処理装置のア
ドレス空間に配置され、前記中央処理装置、ＦＩＦＯ制
御回路及びメモリに接続される共通バスを有して成るも
のであることを特徴とする請求項１又は２記載のデータ
プロセッサ。 - 【請求項１２】 前記制御手段は、前記複数の入出力回
路からの要求が競合したとき、優先順位にしたがって優
先順位の高い要求を受付けるものであることを特徴とす
る請求項１１記載のデータプロセッサ。 - 【請求項１３】 バス権を調停するバス制御手段を有
し、前記ＦＩＦＯ制御回路は前記複数の入出力回路の１
つからの前記ＦＩＦＯ動作の要求に対し、前記バス制御
手段に前記バス権の獲得をリクエストし、前記バス権の
獲得後に前記ＦＩＦＯ動作を開始することを特徴とする
請求項１１記載のデータプロセッサ。 - 【請求項１４】 前記メモリは前記中央処理装置のメイ
ンメモリであることを特徴とする請求項１又は２記載の
データプロセッサ。 - 【請求項１５】 前記複数の入出力回路は、シリアルコ
ミュニケーションインタフェースコントローラ、ユニバ
ーサルシリアルバスコントローラ、パルスワイズモジュ
レーション回路、タイマ回路、アナログディジタルコン
バータ、ディジタルアナログコンバータの中から選ばれ
た複数の回路であることを特徴とする請求項１又は２記
載のデータプロセッサ。 - 【請求項１６】 中央処理装置と、前記中央処理装置の
動作クロック信号を制御するクロック制御回路と、前記
中央処理装置によりアクセス可能なメモリと、複数の入
出力回路と、前記メモリを前記複数の入出力回路のＦＩ
ＦＯバッファとして動作させるＦＩＦＯ制御回路とを１
個の半導体チップに含み、 前記ＦＩＦＯ制御回路は、前記ＦＩＦＯバッファとして
利用する複数のメモリ領域を規定するエリア指定手段
と、 前記エリア指定手段で規定されるメモリ領域毎にリード
アクセス及びライトアクセスのためのアドレス情報を保
持するアドレスポインタ手段と、 前記複数の入出力回路の１つからの要求に応答して、所
定のメモリ領域を、前記アドレスポインタ手段を用い
て、ＦＩＦＯ動作させる制御手段と、を含み、 前記クロック制御回路は、前記ＦＩＦＯ制御回路が前記
複数の入出力回路の１つからの要求に応答してＦＩＦＯ
動作を行うとき、前記中央処理装置の動作クロック信号
を選択可能な範囲で高速動作クロック信号に変更する制
御を行うものである、ことを特徴とするデータプロセッ
サ。 - 【請求項１７】 前記クロック発生回路は、第１周波数
の第１クロック信号と第１周波数よりも周波数の低い第
２周波数の第２クロック信号とを出力可能とされ、 前記クロック制御回路は、前記中央処理装置に供給する
動作クロック信号として前記第１クロック信号又は前記
第２クロック信号を選択可能であり、前記第２クロック
信号を選択している状態において、前記ＦＩＦＯ制御回
路が前記複数の入出力回路の１つからの要求に応答して
ＦＩＦＯ動作を行うとき、前記第２クロック信号を前記
第１クロック信号に変更することを特徴とする請求項１
６記載のデータプロセッサ。 - 【請求項１８】 前記ＦＩＦＯ制御回路は、前記第１ク
ロック信号又は前記第１クロック信号の前記第１周波数
よりも高い第３周波数の第３クロック信号に同期動作さ
れるものであることを特徴とする請求項１７記載のデー
タプロセッサ。 - 【請求項１９】 前記ＦＩＦＯ制御回路は、前記エリア
指定手段で規定された前記複数のメモリ領域を利用する
入出力回路を指定する入出力回路指定手段を含み、 前記制御手段は、前記入出力回路指定手段で指定された
入出力回路からの要求に応答して、その入出力回路が利
用するメモリ領域を、前記アドレスポインタ手段を用い
て、ＦＩＦＯ動作させるものであることを特徴とする請
求項１６又は１７記載のデータプロセッサ。 - 【請求項２０】 中央処理装置と、前記中央処理装置の
動作クロック信号を制御するクロック制御回路と、前記
中央処理装置に代えてバス権を獲得するバスマスタ手段
とを１個の半導体チップに含み、 前記クロック制御回路は、前記バスマスタ手段によるバ
ス権獲得の可能性に応答して、前記中央処理装置の動作
クロック信号を選択可能な範囲で高速動作クロック信号
に変更する制御を行うものであることを特徴とするデー
タプロセッサ。 - 【請求項２１】 前記クロック発生回路は、前記第１周
波数の第１クロック信号と第１周波数よりも周波数の低
い第２周波数の第２クロック信号とを出力可能とされ、 前記クロック制御回路は、前記中央処理装置に供給する
動作クロック信号として前記第１クロック信号又は前記
第２クロック信号を選択可能であり、前記第２クロック
信号を選択している状態において、前記バスマスタ手段
によるバス権獲得の可能性に応答して前記第２クロック
信号を前記第１クロック信号に変更することを特徴とす
る請求項２０記載のデータプロセッサ。 - 【請求項２２】 前記バスマスタ手段は、前記第１クロ
ック信号又は前記第１クロック信号の前記第１周波数よ
りも高い第３周波数の第３クロック信号に同期動作され
るものであることを特徴とする請求項２１記載のデータ
プロセッサ。 - 【請求項２３】 前記中央処理装置によってアクセス可
能なメモリと、複数の周辺回路とを更に備え、 前記バスマスタ手段は、前記メモリと前記周辺回路に接
続され、前記メモリを前記周辺回路のＦＩＦＯバッファ
として動作させるＦＩＦＯ制御回路であり、 前記ＦＩＦＯ制御回路は、前記ＦＩＦＯバッファとして
利用する複数のメモリ領域を規定するエリア指定手段
と、 前記メモリ領域毎にリードアクセス及びライトアクセス
のためのアドレス情報を保持するアドレスポインタ手段
と、 前記周辺回路からの要求に応答して、所定のメモリ領域
を、前記アドレスポインタ手段を用いて、ＦＩＦＯ動作
させる制御手段と、 を含んで成るものであることを特徴とする請求項２０乃
至２２の何れか１項記載のデータプロセッサ。 - 【請求項２４】 前記ＦＩＦＯ制御回路は、前記エリア
指定手段で規定された前記複数のメモリ領域を利用する
周辺回路を指定する入出力回路指定手段を含み、 前記制御手段は、前記入出力回路指定手段で指定された
入出力回路からの要求に応答して、その入出力回路が利
用するメモリ領域を、前記アドレスポインタ手段を用い
て、ＦＩＦＯ動作させるものであることを特徴とする請
求項２３記載のデータプロセッサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001142498A JP2002342266A (ja) | 2001-05-14 | 2001-05-14 | データプロセッサ |
| PCT/JP2002/004526 WO2002093392A1 (fr) | 2001-05-14 | 2002-05-09 | Processeur de donnees |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001142498A JP2002342266A (ja) | 2001-05-14 | 2001-05-14 | データプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002342266A true JP2002342266A (ja) | 2002-11-29 |
Family
ID=18988788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001142498A Withdrawn JP2002342266A (ja) | 2001-05-14 | 2001-05-14 | データプロセッサ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2002342266A (ja) |
| WO (1) | WO2002093392A1 (ja) |
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| KR20140057869A (ko) * | 2012-11-05 | 2014-05-14 | 콘티넨탈 오토모티브 시스템 주식회사 | 차량용 임베디드 시스템의 데이터 제어 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07302241A (ja) * | 1994-04-28 | 1995-11-14 | Hitachi Ltd | データプロセッサ |
| JP3292864B2 (ja) * | 1995-02-07 | 2002-06-17 | 株式会社日立製作所 | データ処理装置 |
| JP2000276436A (ja) * | 1999-03-29 | 2000-10-06 | Minolta Co Ltd | Ｄｍａ制御装置 |
| JP2000322371A (ja) * | 1999-05-12 | 2000-11-24 | Nec Ibaraki Ltd | データバッファ管理システム及びその方法 |
-
2001
- 2001-05-14 JP JP2001142498A patent/JP2002342266A/ja not_active Withdrawn
-
2002
- 2002-05-09 WO PCT/JP2002/004526 patent/WO2002093392A1/ja active Application Filing
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| US10795837B2 (en) | 2010-09-14 | 2020-10-06 | Advanced Micro Devices, Inc. | Allocation of memory buffers in computing system with multiple memory channels |
| JP2012134717A (ja) * | 2010-12-21 | 2012-07-12 | Renesas Electronics Corp | 半導体装置 |
| US9094037B2 (en) | 2010-12-21 | 2015-07-28 | Renesas Electronics Corporation | Semiconductor device |
| US9286250B2 (en) | 2010-12-21 | 2016-03-15 | Renesas Electronics Corporation | Semiconductor device |
| KR20140057869A (ko) * | 2012-11-05 | 2014-05-14 | 콘티넨탈 오토모티브 시스템 주식회사 | 차량용 임베디드 시스템의 데이터 제어 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2002093392A1 (fr) | 2002-11-21 |
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