JPH07302241A - データプロセッサ - Google Patents
データプロセッサInfo
- Publication number
- JPH07302241A JPH07302241A JP11452694A JP11452694A JPH07302241A JP H07302241 A JPH07302241 A JP H07302241A JP 11452694 A JP11452694 A JP 11452694A JP 11452694 A JP11452694 A JP 11452694A JP H07302241 A JPH07302241 A JP H07302241A
- Authority
- JP
- Japan
- Prior art keywords
- data
- ram
- buffer means
- data processor
- data transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Abstract
(57)【要約】
【目的】 データプロセッサにオンチップで形成すべき
マルチポートのバッファメモリの大容量化を、チップサ
イズの増大を回避して実現する技術を提供する。 【構成】 中央処理装置１０によってアクセス可能なＲ
ＡＭ２０と、内部及び外部の双方向からデータ転送可能
であり当該ＲＡＭのバッファとなる双方向データバッフ
ァ手段６０，６５と、上記ＲＡＭと双方向データバッフ
ァ手段との間のデータ転送を制御するＤＭＡＣ７０とを
備えたデータプロセッサ１は、転送データの記憶領域と
して上記ＲＡＭを流用することができ、実質バッファメ
モリの大容量化をチップサイズの増大を回避して実現す
る。
マルチポートのバッファメモリの大容量化を、チップサ
イズの増大を回避して実現する技術を提供する。 【構成】 中央処理装置１０によってアクセス可能なＲ
ＡＭ２０と、内部及び外部の双方向からデータ転送可能
であり当該ＲＡＭのバッファとなる双方向データバッフ
ァ手段６０，６５と、上記ＲＡＭと双方向データバッフ
ァ手段との間のデータ転送を制御するＤＭＡＣ７０とを
備えたデータプロセッサ１は、転送データの記憶領域と
して上記ＲＡＭを流用することができ、実質バッファメ
モリの大容量化をチップサイズの増大を回避して実現す
る。
Description
【０００１】
【産業上の利用分野】本発明は、外部のデータプロセッ
サとデータ転送を行うデータプロセッサに関し、詳しく
は共有メモリ形式で外部のＣＰＵとデータ転送を行うデ
ータプロセッサに関する。
サとデータ転送を行うデータプロセッサに関し、詳しく
は共有メモリ形式で外部のＣＰＵとデータ転送を行うデ
ータプロセッサに関する。
【０００２】
【従来の技術】従来の複数個のマイクロプロセッサによ
って共有される形式のデュアルポートＲＡＭ（以下、Ｄ
ＰＲＡＭと記す）は、マイクロプロセッサ間のデータ経
由手段として用いられている。このようなＤＰＲＡＭ
は、例えば夫々に専用のワード線，データ線及びアドレ
スデコーダ等を備えて双方のポートからの完全並列アク
セスを可能にするもの、或いは、双方のポートからの同
一アドレスに対する書き込み動作の競合を回避するため
の調停回路を備えることによって見かけ上デュアルポー
トを持つようにされるものである。このような公知技術
例としては特開昭６３−８１５５７号公報記載の技術が
挙げられる。
って共有される形式のデュアルポートＲＡＭ（以下、Ｄ
ＰＲＡＭと記す）は、マイクロプロセッサ間のデータ経
由手段として用いられている。このようなＤＰＲＡＭ
は、例えば夫々に専用のワード線，データ線及びアドレ
スデコーダ等を備えて双方のポートからの完全並列アク
セスを可能にするもの、或いは、双方のポートからの同
一アドレスに対する書き込み動作の競合を回避するため
の調停回路を備えることによって見かけ上デュアルポー
トを持つようにされるものである。このような公知技術
例としては特開昭６３−８１５５７号公報記載の技術が
挙げられる。
【０００３】
【発明が解決しようとする課題】このようなＤＰＲＡＭ
は、完全並列アクセス型であろうと見かけ上並列アクセ
スを許容できるものであろうとも、シングルポートのＲ
ＡＭに比べればアドレスデコーダ、ドライバ、或いは調
停回路などの各種周辺回路が余計に必要となり、実装容
量に比べて全体のチップ占有面積が大きくなる。これに
より、ＤＰＲＡＭなどをバッファメモリとしてデータプ
ロセッサに内蔵する場合、チップ占有面積の制約からＤ
ＰＲＡＭ自体の大容量化が困難であった。
は、完全並列アクセス型であろうと見かけ上並列アクセ
スを許容できるものであろうとも、シングルポートのＲ
ＡＭに比べればアドレスデコーダ、ドライバ、或いは調
停回路などの各種周辺回路が余計に必要となり、実装容
量に比べて全体のチップ占有面積が大きくなる。これに
より、ＤＰＲＡＭなどをバッファメモリとしてデータプ
ロセッサに内蔵する場合、チップ占有面積の制約からＤ
ＰＲＡＭ自体の大容量化が困難であった。
【０００４】本発明の目的は、データプロセッサにオン
チップで形成すべきマルチポートのバッファメモリの大
容量化を、チップサイズの増大を極力回避して実現でき
る技術を提供することにある。
チップで形成すべきマルチポートのバッファメモリの大
容量化を、チップサイズの増大を極力回避して実現でき
る技術を提供することにある。
【０００５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００７】すなわち、中央処理装置と、この中央処理
装置によってアクセス可能なＲＡＭが接続された内部バ
スと、この内部バスと外部との夫々から双方向にデータ
を書込み及び読出し可能にされる双方向データバッファ
手段と、この双方向データバッファ手段と上記ＲＡＭと
の間のデータ転送制御を行うデータ転送制御回路と、外
部から上記双方向データバッファ手段に対する読出し動
作の指示に同期して上記データ転送制御回路にＲＡＭか
ら双方向データバッファ手段へのデータ転送動作を起動
すると共に、外部から上記双方向データバッファ手段に
対する書込み動作の指示に同期して上記データ転送制御
回路に双方向データバッファ手段からＲＡＭへのデータ
転送動作を起動するデータ転送起動制御回路と、を備え
て１チップ化されて成るデータプロセッサを構成する。
装置によってアクセス可能なＲＡＭが接続された内部バ
スと、この内部バスと外部との夫々から双方向にデータ
を書込み及び読出し可能にされる双方向データバッファ
手段と、この双方向データバッファ手段と上記ＲＡＭと
の間のデータ転送制御を行うデータ転送制御回路と、外
部から上記双方向データバッファ手段に対する読出し動
作の指示に同期して上記データ転送制御回路にＲＡＭか
ら双方向データバッファ手段へのデータ転送動作を起動
すると共に、外部から上記双方向データバッファ手段に
対する書込み動作の指示に同期して上記データ転送制御
回路に双方向データバッファ手段からＲＡＭへのデータ
転送動作を起動するデータ転送起動制御回路と、を備え
て１チップ化されて成るデータプロセッサを構成する。
【０００８】上記中央処理装置から書込まれたアドレス
情報が上記データ転送制御回路による双方向データバッ
ファ手段とＲＡＭとの間でのデータ転送のためのＲＡＭ
のアドレス情報とされるアドレス記憶手段を更に設け
る。
情報が上記データ転送制御回路による双方向データバッ
ファ手段とＲＡＭとの間でのデータ転送のためのＲＡＭ
のアドレス情報とされるアドレス記憶手段を更に設け
る。
【０００９】双方向データバッファ手段に対する外部か
らの書き込みを随時可能とする場合、上記データ転送起
動制御回路は、双方向データバッファ手段に対する書込
み動作を検出し、これに基づいて上記データ転送制御回
路に双方向データバッファ手段からＲＡＭへのデータ転
送動作を起動させるようにする。
らの書き込みを随時可能とする場合、上記データ転送起
動制御回路は、双方向データバッファ手段に対する書込
み動作を検出し、これに基づいて上記データ転送制御回
路に双方向データバッファ手段からＲＡＭへのデータ転
送動作を起動させるようにする。
【００１０】
【作用】上記した手段によれば、双方向データバッファ
手段は内部バスを介するアクセスと共に外部から直接ア
クセス可能にされた上記ＲＡＭのバッファとして位置付
けられ、データプロセッサのＲＡＭには外部から読出し
対象とされるデータが蓄えられる。双方向データバッフ
ァ手段に対する外部からの読出しに呼応してデータ転送
起動制御回路はデータ転送制御回路を起動して、上記外
部からの読出し動作に従って双方向データバッファ手段
から次に外部に読出されるべきデータをＲＡＭから当該
バッファ手段に内部転送する。また、外部から双方向デ
ータバッファ手段に対する書き込みに呼応して、データ
転送起動制御回路はデータ転送制御回路を起動し、当該
データバッファ手段に書き込まれたデータをＲＡＭに内
部転送する。このように、双方向データバッファ手段は
内部バスを介するアクセスと共に外部からアクセス可能
にされた、上記ＲＡＭのバッファ手段として位置付けら
れ、大量の読出しデータや書き込みデータの記憶領域と
して内部ＲＡＭを流用する。内部ＲＡＭを流用してＤＰ
ＲＡＭ若しくはマルチポートＲＡＭのようなバッファメ
モリを実現することは、そのようなオンチップのバッフ
ァメモリの大容量化を少ない回路の追加によって実現す
る。
手段は内部バスを介するアクセスと共に外部から直接ア
クセス可能にされた上記ＲＡＭのバッファとして位置付
けられ、データプロセッサのＲＡＭには外部から読出し
対象とされるデータが蓄えられる。双方向データバッフ
ァ手段に対する外部からの読出しに呼応してデータ転送
起動制御回路はデータ転送制御回路を起動して、上記外
部からの読出し動作に従って双方向データバッファ手段
から次に外部に読出されるべきデータをＲＡＭから当該
バッファ手段に内部転送する。また、外部から双方向デ
ータバッファ手段に対する書き込みに呼応して、データ
転送起動制御回路はデータ転送制御回路を起動し、当該
データバッファ手段に書き込まれたデータをＲＡＭに内
部転送する。このように、双方向データバッファ手段は
内部バスを介するアクセスと共に外部からアクセス可能
にされた、上記ＲＡＭのバッファ手段として位置付けら
れ、大量の読出しデータや書き込みデータの記憶領域と
して内部ＲＡＭを流用する。内部ＲＡＭを流用してＤＰ
ＲＡＭ若しくはマルチポートＲＡＭのようなバッファメ
モリを実現することは、そのようなオンチップのバッフ
ァメモリの大容量化を少ない回路の追加によって実現す
る。
【００１１】上記ＲＡＭのアドレス情報が上記中央処理
装置により書き込まれるアドレス記憶手段を設けること
により、書込まれたアドレス情報が上記データ転送制御
回路による双方向データバッファ手段とＲＡＭとの間で
のデータ転送のためのＲＡＭのアドレス情報とされる。
装置により書き込まれるアドレス記憶手段を設けること
により、書込まれたアドレス情報が上記データ転送制御
回路による双方向データバッファ手段とＲＡＭとの間で
のデータ転送のためのＲＡＭのアドレス情報とされる。
【００１２】上記データ転送起動制御回路は双方向デー
タバッファ手段に対する書込み動作を検出することによ
り、上記データ転送制御回路に双方向データバッファ手
段からＲＡＭへのデータ転送動作をさせる。この書き込
み動作の検出による書き込み動作の制御により、外部か
ら双方向データバッファ手段に対する書込みを随時可能
にする。
タバッファ手段に対する書込み動作を検出することによ
り、上記データ転送制御回路に双方向データバッファ手
段からＲＡＭへのデータ転送動作をさせる。この書き込
み動作の検出による書き込み動作の制御により、外部か
ら双方向データバッファ手段に対する書込みを随時可能
にする。
【００１３】
【実施例】図１には本発明の一実施例に係るデータプロ
セッサが示される。同図に示されるデータプロセッサ１
は、特に制限されないが、夫々内部バス３０に共通接続
されたＣＰＵ１０、ＲＡＭ２０、外部インタフェース回
路４０、アドレスレジスタ回路５０、リードデータレジ
スタ回路６０、ライトデータレジスタ回路６５及びＤＭ
ＡＣ（ダイレクト・メモリ・アクセス・コントローラ）
７０を備えると共に、上記ＤＭＡＣ７０に接続されたデ
ータ転送起動制御回路８０を備え、公知の半導体集積回
路製造技術によって単結晶シリコンのような１個の半導
体基板に形成される。上記ＲＡＭ２０はＣＰＵ１０の作
業領域やデータの一時記憶領域とされる。
セッサが示される。同図に示されるデータプロセッサ１
は、特に制限されないが、夫々内部バス３０に共通接続
されたＣＰＵ１０、ＲＡＭ２０、外部インタフェース回
路４０、アドレスレジスタ回路５０、リードデータレジ
スタ回路６０、ライトデータレジスタ回路６５及びＤＭ
ＡＣ（ダイレクト・メモリ・アクセス・コントローラ）
７０を備えると共に、上記ＤＭＡＣ７０に接続されたデ
ータ転送起動制御回路８０を備え、公知の半導体集積回
路製造技術によって単結晶シリコンのような１個の半導
体基板に形成される。上記ＲＡＭ２０はＣＰＵ１０の作
業領域やデータの一時記憶領域とされる。
【００１４】図１においてマスタデータプロセッサ９０
は外部バス１００に結合される。本実施例のデータプロ
セッサ１は、特に制限されないが、そのマスタデータプ
ロセッサ９０のスレーブプロセッサとして位置付けら
れ、マスタデータプロセッサ９０の処理の一部をこれに
代わって実行するものとされる。このとき、上記データ
プロセッサ１はマスタデータプロセッサ９０とデータを
やり取りするための共有メモリとして、デュアルポート
ＲＡＭに代わる構成を備えている。即ち、共有メモリに
必要な比較的大きな記憶領域として内蔵のＲＡＭ２０を
流用し、内部のＣＰＵ１０と外部のマスタデータプロセ
ッサ９０との双方向のインタフェースを上記アドレスレ
ジスタ回路５０、リードデータレジスタ回路６０、ライ
トデータレジスタ回路６５、ＤＭＡＣ７０、及びデータ
転送起動制御回路８０で実現するものである。以下その
構成を詳細に説明する。
は外部バス１００に結合される。本実施例のデータプロ
セッサ１は、特に制限されないが、そのマスタデータプ
ロセッサ９０のスレーブプロセッサとして位置付けら
れ、マスタデータプロセッサ９０の処理の一部をこれに
代わって実行するものとされる。このとき、上記データ
プロセッサ１はマスタデータプロセッサ９０とデータを
やり取りするための共有メモリとして、デュアルポート
ＲＡＭに代わる構成を備えている。即ち、共有メモリに
必要な比較的大きな記憶領域として内蔵のＲＡＭ２０を
流用し、内部のＣＰＵ１０と外部のマスタデータプロセ
ッサ９０との双方向のインタフェースを上記アドレスレ
ジスタ回路５０、リードデータレジスタ回路６０、ライ
トデータレジスタ回路６５、ＤＭＡＣ７０、及びデータ
転送起動制御回路８０で実現するものである。以下その
構成を詳細に説明する。
【００１５】上記リードデータレジスタ回路６０、ライ
トデータレジスタ回路６５及びアドレスレジスタ回路５
０は内部バス３０と外部バス１００との間で双方向に情
報をリード・ライト可能な複数個のレジスタＤＲ１〜Ｄ
Ｒｎ、ＤＷ１〜ＤＷｎ及びＡＲＲ１、ＡＲＲ２、ＡＲＷ
１、ＡＲＷ２（ｎは正の整数を示す。個数は特に制限さ
れない。）を備える。リードデータレジスタ回路６０ラ
イトデータレジスタ回路６５及びアドレスレジスタ回路
５０は夫々に内蔵されるレジスタＤＲ１〜ＤＲｎ、ＤＷ
１〜ＤＷｎ、ＡＲＲ１、ＡＲＲ２、ＡＲＷ１、ＡＲＷ２
の選択回路（レジスタ選択回路）を備え、内部バス３０
から供給されるアドレス信号によって対応する一つのレ
ジスタを選択する。外部バス１００から外部インタフェ
ース回路４０を介して選択されたレジスタに対するリー
ド・ライト動作は、マスタデータプロセッサ９０から外
部バス１００を介して供給されるリード信号ＲＤ及びラ
イト信号ＷＲによって指示される。内部バス３０を介し
て選択されたレジスタに対するリード・ライト動作は、
ＣＰＵ１０又はＤＭＡＣ７０などの内蔵バスマスタモジ
ュールから内部バス３０を介して供給される図示しない
リード信号及びライト信号によって指示される。
トデータレジスタ回路６５及びアドレスレジスタ回路５
０は内部バス３０と外部バス１００との間で双方向に情
報をリード・ライト可能な複数個のレジスタＤＲ１〜Ｄ
Ｒｎ、ＤＷ１〜ＤＷｎ及びＡＲＲ１、ＡＲＲ２、ＡＲＷ
１、ＡＲＷ２（ｎは正の整数を示す。個数は特に制限さ
れない。）を備える。リードデータレジスタ回路６０ラ
イトデータレジスタ回路６５及びアドレスレジスタ回路
５０は夫々に内蔵されるレジスタＤＲ１〜ＤＲｎ、ＤＷ
１〜ＤＷｎ、ＡＲＲ１、ＡＲＲ２、ＡＲＷ１、ＡＲＷ２
の選択回路（レジスタ選択回路）を備え、内部バス３０
から供給されるアドレス信号によって対応する一つのレ
ジスタを選択する。外部バス１００から外部インタフェ
ース回路４０を介して選択されたレジスタに対するリー
ド・ライト動作は、マスタデータプロセッサ９０から外
部バス１００を介して供給されるリード信号ＲＤ及びラ
イト信号ＷＲによって指示される。内部バス３０を介し
て選択されたレジスタに対するリード・ライト動作は、
ＣＰＵ１０又はＤＭＡＣ７０などの内蔵バスマスタモジ
ュールから内部バス３０を介して供給される図示しない
リード信号及びライト信号によって指示される。
【００１６】上記ＤＭＡＣ７０はＣＰＵ１０に代わって
メモリ・メモリ間、メモリ・レジスタ間、メモリ・周辺
回路間でのデータ転送のためのバスサイクルを起動す
る。転送元及び転送先のアドレスは、特に制限されない
が、ＣＰＵ１０によって初期設定される。本実施例に従
えば、転送元や転送先は、アドレスレジスタ回路５０の
ＡＲＲ１、ＡＲＷ１に先頭アドレスが、ＡＲＲ２、ＡＲ
Ｗ２に転送語数が設定されることによって決定される。
ＤＭＡＣ７０によるデータ転送動作の起動はＣＰＵ１０
とデータ転送起動制御回路８０によって行われる。
メモリ・メモリ間、メモリ・レジスタ間、メモリ・周辺
回路間でのデータ転送のためのバスサイクルを起動す
る。転送元及び転送先のアドレスは、特に制限されない
が、ＣＰＵ１０によって初期設定される。本実施例に従
えば、転送元や転送先は、アドレスレジスタ回路５０の
ＡＲＲ１、ＡＲＷ１に先頭アドレスが、ＡＲＲ２、ＡＲ
Ｗ２に転送語数が設定されることによって決定される。
ＤＭＡＣ７０によるデータ転送動作の起動はＣＰＵ１０
とデータ転送起動制御回路８０によって行われる。
【００１７】ＣＰＵ１０によるＤＭＡＣ７０の転送動作
の起動は、特に制限されないが、ＤＭＡＣ７０に対する
上記初期設定後、ＤＭＡＣ７０の図示しない内蔵コント
ロールレジスタに転送開始ビットを書込めばよい。デー
タ転送起動制御回路８０は、外部からデータレジスタ回
路６０，６５にアクセスが要求されたときに所定のタイ
ミングで起動される。すなわち、データ転送起動制御回
路８０は上記リード信号ＲＤ、ライト信号ＷＲ、及び外
部バス１００上のデータを受ける。それらによってデー
タレジスタ回路６０，６５に対するリード動作及びライ
ト動作を検出する。データレジスタ回路６０，６５に対
するアクセスの態様に応じて制御信号ＣＯＮＴ１，ＣＯ
ＮＴ２の何れかをアクティブレベルに変化させてＤＭＡ
Ｃ７０に供給する。
の起動は、特に制限されないが、ＤＭＡＣ７０に対する
上記初期設定後、ＤＭＡＣ７０の図示しない内蔵コント
ロールレジスタに転送開始ビットを書込めばよい。デー
タ転送起動制御回路８０は、外部からデータレジスタ回
路６０，６５にアクセスが要求されたときに所定のタイ
ミングで起動される。すなわち、データ転送起動制御回
路８０は上記リード信号ＲＤ、ライト信号ＷＲ、及び外
部バス１００上のデータを受ける。それらによってデー
タレジスタ回路６０，６５に対するリード動作及びライ
ト動作を検出する。データレジスタ回路６０，６５に対
するアクセスの態様に応じて制御信号ＣＯＮＴ１，ＣＯ
ＮＴ２の何れかをアクティブレベルに変化させてＤＭＡ
Ｃ７０に供給する。
【００１８】上記制御信号ＣＯＮＴ１は、ライトデータ
レジスタ回路６５に対するライト動作を検出したとき、
所定のライト動作の終了後にアクティブレベルにされ
る。制御信号ＣＯＮＴ１の処理方法は、特に制限されな
いが、それを受けＤＭＡＣ７０は、既にアドレスレジス
タ回路５０のＡＲＷ１に設定されているアドレスにデー
タレジスタ回路６０のデータをＤＭＡ転送する。ここ
で、データプロセッサ１の内外におけるデータのアクセ
ス単位がバイト単位とされ、また、データレジスタＤＲ
１〜ＤＲｎの夫々が１バイトの記憶領域を持つものと
し、このとき、ライトデータレジスタ回路６５に対する
リード動作やライト動作がｎバイトを最小単位として行
うものとするインタフェース仕様が決定されているとす
るならば、上記所定のライト動作の終了はライト信号Ｗ
Ｒがアクティブレベルからインアクティブレベルにｎ回
変化されることによって検出できる。
レジスタ回路６５に対するライト動作を検出したとき、
所定のライト動作の終了後にアクティブレベルにされ
る。制御信号ＣＯＮＴ１の処理方法は、特に制限されな
いが、それを受けＤＭＡＣ７０は、既にアドレスレジス
タ回路５０のＡＲＷ１に設定されているアドレスにデー
タレジスタ回路６０のデータをＤＭＡ転送する。ここ
で、データプロセッサ１の内外におけるデータのアクセ
ス単位がバイト単位とされ、また、データレジスタＤＲ
１〜ＤＲｎの夫々が１バイトの記憶領域を持つものと
し、このとき、ライトデータレジスタ回路６５に対する
リード動作やライト動作がｎバイトを最小単位として行
うものとするインタフェース仕様が決定されているとす
るならば、上記所定のライト動作の終了はライト信号Ｗ
Ｒがアクティブレベルからインアクティブレベルにｎ回
変化されることによって検出できる。
【００１９】上記制御信号ＣＯＮＴ２は、リードデータ
レジスタ回路６０に対するリード動作を検出したとき、
所定のリード動作の終了後にアクティブレベルに変化さ
れる。制御信号ＣＯＮＴ２の処理方法は、特に制限され
ないが、それを受けＤＭＡＣ７０は、既にアドレスレジ
スタ回路５０のＡＲＲ１に設定されているアドレスから
データレジスタ回路６０にデータをＤＭＡ転送する。上
記所定のリード動作の終了は、上述と同様のインタフェ
ース仕様が決定されているとするならば、リード信号Ｒ
Ｄがアクティブレベルからインアクティブレベルにｎ回
変化されることによって検出できる。
レジスタ回路６０に対するリード動作を検出したとき、
所定のリード動作の終了後にアクティブレベルに変化さ
れる。制御信号ＣＯＮＴ２の処理方法は、特に制限され
ないが、それを受けＤＭＡＣ７０は、既にアドレスレジ
スタ回路５０のＡＲＲ１に設定されているアドレスから
データレジスタ回路６０にデータをＤＭＡ転送する。上
記所定のリード動作の終了は、上述と同様のインタフェ
ース仕様が決定されているとするならば、リード信号Ｒ
Ｄがアクティブレベルからインアクティブレベルにｎ回
変化されることによって検出できる。
【００２０】マスタデータプロセッサ９０によるＲＡＭ
２０へのデータライト動作は、マスタデータプロセッサ
９０が所定の処理をスレーブデータプロセッサ１に委ね
る時に必要なデータを当該スレーブデータプロセッサ１
に与えるために必要とされる。マスタデータプロセッサ
９０によるＲＡＭ２０のデータのリード動作は、マスタ
データプロセッサ９０からスレーブデータプロセッサ１
に委ねられた処理の結果をスレーブデータプロセッサ１
から受け取る時に必要とされる。そのようなときに、上
述の制御信号ＣＯＮＴ１，ＣＯＮＴ２によるＤＭＡＣ７
０の動作に当たってはＣＰＵ１０が予じめＤＭＡＣ７０
を初期設定しておくことが望ましい。そこで本実施例に
おいては、マスタデータプロセッサ９０は、スレーブデ
ータプロセッサ１からの割込み要求に基づいて上記デー
タレジスタ回路６０に対するアクセスを行うようになっ
ている。上記割込み要求は、ＣＰＵ１０からマスタデー
タプロセッサ９０への割込み信号ＩＲＱによって与えら
れる。
２０へのデータライト動作は、マスタデータプロセッサ
９０が所定の処理をスレーブデータプロセッサ１に委ね
る時に必要なデータを当該スレーブデータプロセッサ１
に与えるために必要とされる。マスタデータプロセッサ
９０によるＲＡＭ２０のデータのリード動作は、マスタ
データプロセッサ９０からスレーブデータプロセッサ１
に委ねられた処理の結果をスレーブデータプロセッサ１
から受け取る時に必要とされる。そのようなときに、上
述の制御信号ＣＯＮＴ１，ＣＯＮＴ２によるＤＭＡＣ７
０の動作に当たってはＣＰＵ１０が予じめＤＭＡＣ７０
を初期設定しておくことが望ましい。そこで本実施例に
おいては、マスタデータプロセッサ９０は、スレーブデ
ータプロセッサ１からの割込み要求に基づいて上記デー
タレジスタ回路６０に対するアクセスを行うようになっ
ている。上記割込み要求は、ＣＰＵ１０からマスタデー
タプロセッサ９０への割込み信号ＩＲＱによって与えら
れる。
【００２１】次に上述の構成を用いてＲＡＭ２０のデー
タをデータプロセッサ１の内外で共有するときの制御態
様を更に具体的な態様を以って説明する。 （１）マスタデータプロセッサ９０によるＲＡＭ２０の
データリードは次のようなされる。ＣＰＵ１０はマスタ
データプロセッサ９０に与えるべきＲＡＭ２０上の先頭
アドレスとそのデータの語数とをアドレスレジスタ回路
５０に設定する。この動作モードは、１回のＤＭＡ転送
起動による動作が１バイトとされ、その動作を上記初期
設定された転送語数分行うものである。ＣＰＵ１０は上
記初期設定後に割込み信号ＩＲＱによってマスタデータ
プロセッサ９０にデータレジスタ回路６０のリード動作
を要求する。マスタデータプロセッサ９０は、その割込
み要求を受け付けると、アドレスレジスタ回路５０を外
部インタフェース回路４０を介してリードし、指定され
た語数に従い、リードデータレジスタ回路６０をアクセ
スしデータレジスタ回路６０のデータを読出す。データ
転送起動制御回路８０はリードデータレジスタ回路６０
に対するアクセスを検出すると、上記制御信号ＣＯＮＴ
２をアクティブレベルに変化させて、ＤＭＡＣ７０のデ
ータ転送動作を起動する。ＤＭＡＣ７０は、アドレスレ
ジスタ回路５０に設定されたアドレスのデータをレジス
タ回路６０に転送する。これによって、マスタデータプ
ロセッサ９０はＣＰＵ１０がＲＡＭ２０に書込んだデー
タを読み込むことができる。マスタデータプロセッサ９
０は、割込み要因の情報と共に読み込んだデータ語数の
情報で指定される語数分のデータを読み込むまで以上の
リード動作続ける。マスタデータプロセッサ９０による
リード動作の完了は、データ転送起動制御回路８０がマ
スタデータプロセッサ９０によるデータレジスタ回路６
０のアクセス回数を管理することにより、或はマスタデ
ータプロセッサ９０が当該リード動作の完了を通知する
ためのアクセスコンプリートのような信号をＣＰＵ１０
に与え、又は上記アクセスコンプリートを示すコードデ
ータを外部バス経由でデータプロセッサ１に与えること
によって認識できる。
タをデータプロセッサ１の内外で共有するときの制御態
様を更に具体的な態様を以って説明する。 （１）マスタデータプロセッサ９０によるＲＡＭ２０の
データリードは次のようなされる。ＣＰＵ１０はマスタ
データプロセッサ９０に与えるべきＲＡＭ２０上の先頭
アドレスとそのデータの語数とをアドレスレジスタ回路
５０に設定する。この動作モードは、１回のＤＭＡ転送
起動による動作が１バイトとされ、その動作を上記初期
設定された転送語数分行うものである。ＣＰＵ１０は上
記初期設定後に割込み信号ＩＲＱによってマスタデータ
プロセッサ９０にデータレジスタ回路６０のリード動作
を要求する。マスタデータプロセッサ９０は、その割込
み要求を受け付けると、アドレスレジスタ回路５０を外
部インタフェース回路４０を介してリードし、指定され
た語数に従い、リードデータレジスタ回路６０をアクセ
スしデータレジスタ回路６０のデータを読出す。データ
転送起動制御回路８０はリードデータレジスタ回路６０
に対するアクセスを検出すると、上記制御信号ＣＯＮＴ
２をアクティブレベルに変化させて、ＤＭＡＣ７０のデ
ータ転送動作を起動する。ＤＭＡＣ７０は、アドレスレ
ジスタ回路５０に設定されたアドレスのデータをレジス
タ回路６０に転送する。これによって、マスタデータプ
ロセッサ９０はＣＰＵ１０がＲＡＭ２０に書込んだデー
タを読み込むことができる。マスタデータプロセッサ９
０は、割込み要因の情報と共に読み込んだデータ語数の
情報で指定される語数分のデータを読み込むまで以上の
リード動作続ける。マスタデータプロセッサ９０による
リード動作の完了は、データ転送起動制御回路８０がマ
スタデータプロセッサ９０によるデータレジスタ回路６
０のアクセス回数を管理することにより、或はマスタデ
ータプロセッサ９０が当該リード動作の完了を通知する
ためのアクセスコンプリートのような信号をＣＰＵ１０
に与え、又は上記アクセスコンプリートを示すコードデ
ータを外部バス経由でデータプロセッサ１に与えること
によって認識できる。
【００２２】（２）マスタデータプロセッサ９０による
ＲＡＭ２０へのデータライトは次のようにされる。ＣＰ
Ｕ１０はデータレジスタ回路６０に書込まれたデータを
格納すべきＲＡＭ２０のアドレスの先頭アドレス及び書
込むべきデータの語数をアドレスレジスタ回路５０に設
定する。この動作モードは、１回のＤＭＡ転送起動によ
る動作が１バイトとされ、その動作を上記初期設定され
た転送語数分行うものである。ＣＰＵ１０は上記初期設
定後に割込み信号ＩＲＱによってマスタデータプロセッ
サ９０にデータレジスタ回路６０へのライト動作を要求
する。マスタデータプロセッサ９０は、その割込み要求
を受け付けると、アドレスレジスタ回路５０を外部イン
タフェース回路４０を介してリードし、指定された語数
に従い、ライトデータレジスタ回路６５にデータを書込
む。データ転送起動制御回路８０はライトデータレジス
タ回路６０に対するアクセスを検出すると、上記制御信
号ＣＯＮＴ１をアクティブレベルに変化させて、ＤＭＡ
Ｃ７０のデータ転送動作を起動する。ＤＭＡＣ７０は、
アドレスレジスタ回路５０に設定されたアドレスへデー
タを転送する。以上のように、データプロセッサ９０
は、データ語数の情報で指定される語数分のデータを書
込むまで以上のライト動作を続け、これによって、ＲＡ
Ｍ２０の所定の記憶領域にはマスタデータプロセッサ９
０が書込んだデータが格納され、ＣＰＵ１０はマスタデ
ータプロセッサ９０が書込んだデータをＲＡＭ２０から
読み込むことができる。マスタデータプロセッサ９０に
よるライト動作の完了は、データ転送起動制御回路８０
がマスタデータプロセッサ９０によるデータレジスタ回
路６０のアクセス回数を管理することにより、或はマス
タデータプロセッサ９０が当該ライト動作の完了を通知
するためのアクセスコンプリートのような信号をＣＰＵ
１０に与え、又は上記アクセスコンプリートを示すコー
ドデータを外部バス経由でデータプロセッサ１に与える
ことによって認識できる。
ＲＡＭ２０へのデータライトは次のようにされる。ＣＰ
Ｕ１０はデータレジスタ回路６０に書込まれたデータを
格納すべきＲＡＭ２０のアドレスの先頭アドレス及び書
込むべきデータの語数をアドレスレジスタ回路５０に設
定する。この動作モードは、１回のＤＭＡ転送起動によ
る動作が１バイトとされ、その動作を上記初期設定され
た転送語数分行うものである。ＣＰＵ１０は上記初期設
定後に割込み信号ＩＲＱによってマスタデータプロセッ
サ９０にデータレジスタ回路６０へのライト動作を要求
する。マスタデータプロセッサ９０は、その割込み要求
を受け付けると、アドレスレジスタ回路５０を外部イン
タフェース回路４０を介してリードし、指定された語数
に従い、ライトデータレジスタ回路６５にデータを書込
む。データ転送起動制御回路８０はライトデータレジス
タ回路６０に対するアクセスを検出すると、上記制御信
号ＣＯＮＴ１をアクティブレベルに変化させて、ＤＭＡ
Ｃ７０のデータ転送動作を起動する。ＤＭＡＣ７０は、
アドレスレジスタ回路５０に設定されたアドレスへデー
タを転送する。以上のように、データプロセッサ９０
は、データ語数の情報で指定される語数分のデータを書
込むまで以上のライト動作を続け、これによって、ＲＡ
Ｍ２０の所定の記憶領域にはマスタデータプロセッサ９
０が書込んだデータが格納され、ＣＰＵ１０はマスタデ
ータプロセッサ９０が書込んだデータをＲＡＭ２０から
読み込むことができる。マスタデータプロセッサ９０に
よるライト動作の完了は、データ転送起動制御回路８０
がマスタデータプロセッサ９０によるデータレジスタ回
路６０のアクセス回数を管理することにより、或はマス
タデータプロセッサ９０が当該ライト動作の完了を通知
するためのアクセスコンプリートのような信号をＣＰＵ
１０に与え、又は上記アクセスコンプリートを示すコー
ドデータを外部バス経由でデータプロセッサ１に与える
ことによって認識できる。
【００２３】上記実施例によれば、以下の作用効果を得
るものである。 （１）データレジスタ回路６０及び６５は内部バス３０
を介するアクセスと共に外部からアクセス可能にされ
た、ＲＡＭ２０のバッファ手段として位置付けられ、大
量の読出しデータや書き込みデータの記憶領域として内
部ＲＡＭを流用する。このことは、実質データプロセッ
サにオンチップで形成すべきマルチポートのバッファメ
モリの大容量化を可能とし、チップサイズの増大を回避
できる。 （２）ＤＭＡＣ７０によりデータレジスタ回路６０，６
５とＲＡＭ２０間のデータ転送を行う。これは、ＣＰＵ
１０の制御に依らずマスタデータプロセッサ９０の制御
の下で外部よりＲＡＭ２０へのアクセスを可能とするこ
とができる。
るものである。 （１）データレジスタ回路６０及び６５は内部バス３０
を介するアクセスと共に外部からアクセス可能にされ
た、ＲＡＭ２０のバッファ手段として位置付けられ、大
量の読出しデータや書き込みデータの記憶領域として内
部ＲＡＭを流用する。このことは、実質データプロセッ
サにオンチップで形成すべきマルチポートのバッファメ
モリの大容量化を可能とし、チップサイズの増大を回避
できる。 （２）ＤＭＡＣ７０によりデータレジスタ回路６０，６
５とＲＡＭ２０間のデータ転送を行う。これは、ＣＰＵ
１０の制御に依らずマスタデータプロセッサ９０の制御
の下で外部よりＲＡＭ２０へのアクセスを可能とするこ
とができる。
【００２４】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００２５】例えば、本実施例ではデータプロセッサ１
をスレーブプロセッサ、外部のデータプロセッサ９０を
マスタプロセッサとして用いたが、この関係に限定され
ることはなく、どのような構成関係であってもよい。ま
た、ＲＡＭ２０はＤＲＡＭやＳＲＡＭなどその記憶形式
に限定されない。また、本実施例のアドレスレジスタ回
路５０にはシフトレジスタを用いることもできる。
をスレーブプロセッサ、外部のデータプロセッサ９０を
マスタプロセッサとして用いたが、この関係に限定され
ることはなく、どのような構成関係であってもよい。ま
た、ＲＡＭ２０はＤＲＡＭやＳＲＡＭなどその記憶形式
に限定されない。また、本実施例のアドレスレジスタ回
路５０にはシフトレジスタを用いることもできる。
【００２６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるデータ
プロセッサに適用した場合について説明したが、本発明
はそれに限定されるものではなく、例えば、グラフィッ
ク制御装置や、各種表示制御装置に広く適用することが
できる。
なされた発明をその背景となった利用分野であるデータ
プロセッサに適用した場合について説明したが、本発明
はそれに限定されるものではなく、例えば、グラフィッ
ク制御装置や、各種表示制御装置に広く適用することが
できる。
【００２７】本発明は、少なくともデータレジスタを含
むデータプロセッサに適用することができる。
むデータプロセッサに適用することができる。
【００２８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００２９】すなわち、内部及び外部からデータレジス
タをＲＡＭのバッファとして用い、該データレジスタに
対する外部からのアクセスに同期してそのデータレジス
タとＲＡＭとの間のデータ転送制御を行う構成によって
マルチポートバッファメモリを実現するから斯るマルチ
ポートバッファメモリとして利用できる記憶容量をチッ
プサイズの増大を招くことなく大きくすることができ
る。
タをＲＡＭのバッファとして用い、該データレジスタに
対する外部からのアクセスに同期してそのデータレジス
タとＲＡＭとの間のデータ転送制御を行う構成によって
マルチポートバッファメモリを実現するから斯るマルチ
ポートバッファメモリとして利用できる記憶容量をチッ
プサイズの増大を招くことなく大きくすることができ
る。
【図１】本発明の実施例であるデータプロセッサのブロ
ック図である。
ック図である。
１ データプロセッサ １０ ＣＰＵ ２０ ＲＡＭ ５０ アドレスレジスタ回路 ６０ リードデータレジスタ回路 ６５ ライトデータレジスタ回路 ７０ ＤＭＡＣ ８０ データ転送起動制御回路 ９０ マスタデータプロセッサ
Claims (3)
- 【請求項１】 中央処理装置と、この中央処理装置によ
ってアクセス可能なＲＡＭが接続された内部バスと、こ
の内部バスと外部との夫々から双方向にデータを書込み
及び読出し可能にされる双方向データバッファ手段と、
この双方向データバッファ手段と上記ＲＡＭとの間のデ
ータ転送制御を行うデータ転送制御回路と、外部から上
記双方向データバッファ手段に対する読出し動作の指示
に同期して上記データ転送制御回路にＲＡＭから双方向
データバッファ手段へのデータ転送動作を起動すると共
に、外部から上記双方向データバッファ手段に対する書
込み動作の指示に同期して上記データ転送制御回路に双
方向データバッファ手段からＲＡＭへのデータ転送動作
を起動するデータ転送起動制御回路と、を備えて１チッ
プ化されて成るものであることを特徴とするデータプロ
セッサ。 - 【請求項２】 上記中央処理装置から書込み可能にされ
ると共に、書込まれたアドレス情報が上記データ転送制
御回路による双方向データバッファ手段とＲＡＭとの間
でのデータ転送のためのＲＡＭのアドレス情報とされる
アドレス記憶手段を設けて成るものであることを特徴と
する請求項１記載のデータプロセッサ。 - 【請求項３】 上記データ転送起動制御回路は、双方向
データバッファ手段に対する書込み動作を検出し、これ
に基づいて上記データ転送制御回路に対し双方向データ
バッファ手段からＲＡＭへのデータ転送動作を起動する
ものであることを特徴とする請求項１又は２記載のデー
タプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11452694A JPH07302241A (ja) | 1994-04-28 | 1994-04-28 | データプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11452694A JPH07302241A (ja) | 1994-04-28 | 1994-04-28 | データプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07302241A true JPH07302241A (ja) | 1995-11-14 |
Family
ID=14639965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11452694A Withdrawn JPH07302241A (ja) | 1994-04-28 | 1994-04-28 | データプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07302241A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100326223B1 (ko) * | 1999-02-27 | 2002-02-27 | 다니구찌 이찌로오, 기타오카 다카시 | 메모리와 프로세서가 동일 칩 상에 형성된 마이크로 컴퓨터 |
| WO2002093392A1 (fr) * | 2001-05-14 | 2002-11-21 | Renesas Technology Corp. | Processeur de donnees |
-
1994
- 1994-04-28 JP JP11452694A patent/JPH07302241A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100326223B1 (ko) * | 1999-02-27 | 2002-02-27 | 다니구찌 이찌로오, 기타오카 다카시 | 메모리와 프로세서가 동일 칩 상에 형성된 마이크로 컴퓨터 |
| WO2002093392A1 (fr) * | 2001-05-14 | 2002-11-21 | Renesas Technology Corp. | Processeur de donnees |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100726361B1 (ko) | 메모리 장치들과의 통신을 위한 시스템 및 방법 | |
| US20080285372A1 (en) | Multi- port memory device for buffering between hosts and non-volatile memory devices | |
| JPH1115773A (ja) | 半導体集積回路、コンピュータシステム、データ処理装置及びデータ処理方法 | |
| US20020013880A1 (en) | Integrated circuit with flash bridge and autoload | |
| JP2004171209A (ja) | 共有メモリデータ転送装置 | |
| US7216193B2 (en) | Data transfer device, semiconductor integrated circuit, and microcomputer | |
| JP2004536417A (ja) | 読出及び書込動作でバースト順序が異なるアドレッシングを行うメモリデバイス | |
| JP2006228194A (ja) | 内部メモリデバイス間の直接的データ移動が可能な複合メモリチップおよびデータ移動方法 | |
| EP1431878A2 (en) | Shared write buffer in a peripheral interface and method of operating | |
| KR100261787B1 (ko) | 테스트 및 자기진단 메카니즘 | |
| US20030236941A1 (en) | Data processor | |
| US8244929B2 (en) | Data processing apparatus | |
| JPH07302241A (ja) | データプロセッサ | |
| JPH10187600A (ja) | バスアービタ | |
| JPH0546527A (ja) | デユアルポートメモリ回路 | |
| JP3206960B2 (ja) | 拡張中央演算処理装置 | |
| JPH03656B2 (ja) | ||
| JPH05307519A (ja) | データ処理装置 | |
| JPS62276663A (ja) | プログラム転送方法 | |
| JP3563340B2 (ja) | メモリコントローラ | |
| CN117471976A (zh) | 单片机外设原子操作控制方法、系统及单片机 | |
| JPH04148343A (ja) | マイクロコンピュータ | |
| JPH06150026A (ja) | マイクロコンピュータ、及びエミュレータ | |
| IE893882L (en) | Microcontroller peripheral expansion bus | |
| JP2003271573A (ja) | マルチプロセッサ、マルチプロセッサコア及びその制御方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010703 |