JP2006228194A - 内部メモリデバイス間の直接的データ移動が可能な複合メモリチップおよびデータ移動方法 - Google Patents
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Abstract
【課題】内蔵されるメモリデバイス間のデータ移動にかかる所要時間を短縮させる複合メモリチップおよびそのデータ移動方法の提供。
【解決手段】内部メモリデバイス間の直接的データ移動が可能な複合メモリチップおよびデータ移動方法が開示される。本発明の複合メモリチップは、第1メモリデバイス、第2メモリデバイス、およびこれらによって共有されるデータ伝送バスを含む。第2メモリデバイスは、内部移動モードにセットするモードレジスタセットを含む。前述した本発明の複合メモリチップおよびデータ移動方法によれば、内蔵されるメモリデバイス間のデータ移動は、前記メモリデバイスによって共有されるデータ伝送ラインを介して行われる。したがって、本発明の複合メモリチップおよびデータ移動方法によれば、外部システムのDMAを介してデータ移動を行う従来の技術と比較して、データの移動速度が著しく改善される。
【選択図】図6
【解決手段】内部メモリデバイス間の直接的データ移動が可能な複合メモリチップおよびデータ移動方法が開示される。本発明の複合メモリチップは、第1メモリデバイス、第2メモリデバイス、およびこれらによって共有されるデータ伝送バスを含む。第2メモリデバイスは、内部移動モードにセットするモードレジスタセットを含む。前述した本発明の複合メモリチップおよびデータ移動方法によれば、内蔵されるメモリデバイス間のデータ移動は、前記メモリデバイスによって共有されるデータ伝送ラインを介して行われる。したがって、本発明の複合メモリチップおよびデータ移動方法によれば、外部システムのDMAを介してデータ移動を行う従来の技術と比較して、データの移動速度が著しく改善される。
【選択図】図6
Description
本発明は、マルチチップパッケージ(MCP:Multi Chip Package)製品に係り、特に、2つ以上のメモリデバイスを内蔵する複合メモリチップおよびその内部デバイス間のデータ移動方法に関する。
最近の半導体産業発展に伴ってかつユーザの要求に応えて、電子機器はさらに小型化及び軽量化されつつある。これにより、複数のデバイスを実装手段に搭載させて一つの単一パッケージに構成するマルチチップパッケージング(multi chip packaging)技術が開発された。マルチチップパッケージング技術が適用された例としては、メモリ機能を行うフラッシュメモリ素子とSRAM素子を一つのTSOP(Thin Small Outline Package)に構成した複合メモリチップがある。
一方、複合メモリチップに内蔵されるメモリデバイスは、それぞれが外部システムと独立にデータを送受信することができる。すなわち、メモリデバイスそれぞれは、格納されたデータを読み出して外部システムにデータを出力することもでき、外部システムからデータの提供を受けて書き込むこともできる。この際、複合メモリチップに内蔵される一つのメモリデバイスから読み出されるデータを別の一つまたは2つ以上のメモリデバイスに書き込む場合も発生する可能性がある。
従来の複合メモリチップにおける、内蔵される2つのメモリデバイス110、160の間に発生するデータの移動は、図1および図2に示すように、外部システム200に含まれるDMA(Direct memory access)220を用いて行われる。すなわち、図3の区間T11において、フラッシュメモリ110が読み出しモードに制御され、読み出されるデータは外部システム200のメモリインタフェース210へ提供される。この際、フラッシュメモリ110は、前記データの出力を予告する待ち表示信号WAITBを活性化して前記メモリインタフェース210へ提供する。
そして、図3の区間T12において、読み出されたフラッシュメモリ110のデータは、DMA220に格納される。その後、図3の区間T13において、SRAM160が書き込みモードに制御されると、DMA220に格納されたフラッシュメモリ110のデータがSRAM160へ提供される。この際、SRAM160は、データの送信を要請する待ち表示信号WAITBを活性化して前記メモリインタフェース210へ提供する。
ところが、図1〜図3に示される従来の複合メモリチップとその内部デバイス間のデータ移動方法によれば、内蔵される2つのメモリデバイス間のデータの移動も、外部システムのDMAを介して行われる。したがって、内蔵されるメモリデバイス間のデータ移動の際に、所要時間が長くなるという問題点が発生する。
そこで、本発明はこのような問題点に鑑みてなされたもので、その目的とするところは、内蔵されるメモリデバイス間のデータ移動にかかる所要時間を短縮させる複合メモリチップおよびそのデータ移動方法を提供することにある。
上記課題を解決するために、本発明のある側面によれば、複合メモリチップが提供される。本発明の複合メモリチップは、所定のデータ伝送バスと、それぞれが外部システムから提供されるクロック信号に同期して独立に駆動できる第1メモリデバイスと第2メモリデバイスであって、所定のデータ伝送バスを共有して、前記外部システムとデータを送受信することが可能な前記第1メモリデバイスおよび前記第2メモリデバイスとを備える。前記第2メモリデバイスは、内部移動モードにセットするモードレジスタセットであって、前記内部移動モードは前記第1メモリデバイスが読み出し可能状態に制御される間に、前記第2メモリデバイスが書き込み可能状態に制御される前記モードレジストセットを含む。そして、前記第2メモリデバイスは、前記内部移動モードで、前記データ伝送バスを介して、前記外部システムを経由せずに直接前記第1メモリデバイスのデータを受信する。
また、本発明の他の側面によれば、それぞれが外部システムから提供されるクロック信号に同期して独立に駆動でき、所定のデータ伝送バスを共有して、前記外部システムとデータを送受信することが可能な第1メモリデバイスと第2メモリデバイスを含む複合メモリチップのデータ移動方法が提供される。本発明のデータ移動方法は、前記外部システムが前記複合メモリチップを内部移動モードに制御する段階であって、前記第1メモリデバイスを読み出し可能状態で駆動する間に、前記第2メモリデバイスを書き込み可能状態で駆動する前記内部移動モードに制御する段階と、前記内部移動モードで、前記第1メモリデバイスから前記第2メモリデバイスにイネーブルされる待ち表示信号を提供する段階であって、前記第1メモリデバイスからデータを読み出すことを予告する前記待ち表示信号を提供する段階と、前記第2メモリデバイスが前記活性化される待ち表示信号を受信した以後に、前記第2メモリデバイスが、前記データ伝送バスを介して、提供される前記第1メモリデバイスのデータを受信する段階とを備える。そして、前記内部移動モードで前記第1メモリデバイスのデータが、前記データ伝送バスを介して、前記第2メモリデバイスに提供されるが、前記外部システムを経由せずに直接前記第2メモリデバイスに提供される。
上述したように、本発明の複合メモリチップは、第1メモリデバイス、第2メモリデバイス、およびこれらによって共有されるデータ伝送バスを含む。そして、第2メモリデバイスは、内部移動モードにセットされるモードレジスタセットを含む。前記のような本発明の複合メモリチップおよびデータ移動方法によれば、内蔵されるメモリデバイス間のデータ移動は前記メモリデバイスによって共有されるデータ伝送ラインを介して行われる。したがって、本発明の複合メモリチップおよびデータ移動方法によれば、外部システムのDMAを介してデータ移動を行う従来の技術と比較してデータの移動速度が著しく改善される。
本発明、本発明の動作上の利点、および本発明の実施によって達成される目的を十分理解するためには、本発明の好適な実施例を例示する添付図面および添付図面に記載の内容を参照しなければならない。各図面において、同一の部材にはできる限り同一の参照符号を付する。なお、本発明の要旨を無駄に乱すおそれがあると判断される公知機能および構成についての詳細な技術は省略する。
以下に添付図面を参照しながら、本発明の好適な実施例について詳細に説明する。
図4は本発明の一実施例に係る複合メモリチップ300とこれにインタフェースされる外部システム400のブロック図であって、複合メモリチップ300に含まれる内部デバイス間のデータ移動流れを概略的に示す。
複合メモリチップ300には、外部システム400とインタフェースするためのピンの数およびバスルーチング(bus routing)にかかる面積を減らすための技術が適用されている。すなわち、複合メモリチップ300には、互いに異なる種類の第1及び第2メモリデバイス310、350が共に内蔵される。第1メモリデバイス310と第2メモリデバイス360は、外部システム400に対して殆ど同一のインタフェースを持つ。本発明の複合メモリチップ300では、第1メモリデバイス310から第2メモリデバイス360へのデータの直接伝送が可能である。これについては後述する。この際、第1メモリデバイス310の待ち表示信号WAITBが第2メモリデバイス360へ提供される。
本実施例において、第1メモリデバイス310の例としてはフラッシュメモリが適用でき、第2メモリデバイス320の例としてはSRAMが適用できる。
図4の外部システム400において、インタフェース回路410は、前記外部システム400が複合メモリチップ300と相互通信(communication)を行う。DMA420は、データを一時格納し、インタフェース回路410の要求の際にCPU430の命令と関係なくデータを複合メモリチップ300へ提供する。CPU430は、外部システム400の運用を制御する。システムバス450は、メモリインタフェース410、DMA420およびCPU430間のデータおよび信号を伝送する。図4の外部システム400は、一例として示されたものに過ぎず、様々な形で実現できることは当業者には自明である。
図5は図4の複合メモリチップ300と外部システム400間のインタフェースを詳細に示す図である。第1メモリデバイス310と第2メモリデバイス360は、アドレスADDRおよび信号ADVB、WEB、OEB、CLKを入力するためのピンおよびバスを共有して、外部システム400のインタフェース回路410と連結される。ここで、アドレスADDRは、メモリデバイス310、360に内蔵されるメモリセルを特定して選択するための信号である。信号ADVBは、アドレスADDRが有効に各メモリデバイス310、360にラッチされるように制御するための信号である。信号WEBは、各メモリデバイス310、360にデータが書き込まれるように制御するための信号である。信号OEBは、各メモリデバイス310、360からデータが読み出されるように制御するための信号である。CLKは、外部システム400に複合メモリチップ300のメモリデバイス310、360を同期して駆動させるためのクロック信号である。
本発明の複合メモリチップ300では、入出力されるデータを伝送するためのデータ伝送バスDQ_BUSも共有される。また、本発明の複合メモリチップ300では、待ち表示信号WAITBを伝送するための待ち伝送ライン350も共有される。前記待ち表示信号WAITBは、メモリデバイス310、360から発生する信号であって、データが出力されることを予告し、あるいはデータの提供を前記外部システム400に要求するための信号である。
本発明の複合メモリチップ300では、メモリデバイスを選択するチップ選択信号のためのピンおよび伝送ラインは、別途に配置される。第1メモリデバイス310は、第1デバイス選択信号CSB_Nに応答してイネーブルされ、外部システム400と独立にデータを送受信することができる。第2メモリデバイス360は、第2デバイス選択信号CSB_Sに応答してイネーブルされて、外部システム400と独立にデータを送受信することができる。
図5の信号は一例として示されたものに過ぎず、これにより本発明の権利範囲が制限されない。
一方、本発明の複合メモリチップ300では、前記第1デバイス選択信号CSB_Nと第2デバイス選択信号CSB_Sが全て「L」に制御される内部移動モードが生成される。内部移動モードでは、第1メモリデバイス310は読み出し可能状態に制御され、第2メモリデバイス360は書き込み可能状態に制御される。この際、第1メモリデバイス310から読み出されるデータが第2メモリデバイス360に直接提供される。さらに記述すると、第1メモリデバイス310のデータが第2メモリデバイス360へ移動されるとき、外部システム400を経由しない。この際、第1メモリデバイス310の待ち表示信号WAITBが第2メモリデバイス360に提供される。
本発明の複合メモリチップ300によれば、内部デバイス間のデータ移動の際に所要時間が著しく減少する。すなわち、従来の複合メモリチップでは、第1メモリデバイスのデータが外部システムのDMAに移動した後、さらに第2メモリデバイスに提供される。これに対し、本発明の複合メモリチップでは、第1メモリデバイス310のデータは外部システム400のDMA420を経由せずに直接第2メモリデバイス360に提供できる。したがって、内部デバイス間のデータ移動による所要時間は著しく減少する。
図6は図4の複合メモリチップ300の第1および第2メモリデバイス310、360をより具体的に示す図である。本発明の複合メモリチップは、図6に示すように、第1メモリデバイス310、第2メモリデバイス360およびデータ伝送バスDQ_BUSを含む。第1メモリデバイス310と第2メモリデバイス360は、それぞれ外部システム400から提供されるクロック信号CLKに同期して独立に駆動できる。第1メモリデバイス310と第2メモリデバイス360は、データ伝送バスDQ_BUSを共有して、それぞれが外部システム400とデータを送受信することができる。
第1メモリデバイス310には、メモリアレイ311、ローデコーダ313、カラムデコーダ315、アドレス入力回路317、データ入出力回路319、待ち出力回路321および内部制御回路323が含まれる。メモリアレイ311は、行と列に配列される多数のメモリセルを含む。ローデコーダ313とカラムデコーダ315は、入力されるアドレスADDRに対応して、メモリアレイ311の行と列を選択する。アドレス入力回路317は、受信されるアドレスADDRをバッファリングしてローデコーダ313とカラムデコーダ315に提供する。データ入出力回路319は、読み出しモードおよび内部移動モードで、メモリアレイ311から読み出されるデータをデータ伝送バスDQ_BUSへ提供する。また、データ入出力回路319は、書き込みモードで、データ伝送バスQD_BUSを介して伝送されたデータをメモリアレイ311へ提供する。
待ち出力回路321は、前述したように、データが出力されることを予告しあるいはデータの提供を要求する待ち表示信号WAITBを待ち伝送ライン350を介して外部システム400に提供する。内部移動モードで、第1メモリデバイス310の待ち表示信号WAITBは、第2メモリデバイス360へ提供できる。
前記内部制御回路323は、信号ADVB、WEB、OEB、CLKと第1デバイス選択信号CSB_Nに応答して、第1メモリデバイス310の動作モードを決定し、これによる動作を制御する信号を発生する。
一方、第2メモリデバイス360には、メモリアレイ361、ローデコーダ363、カラムデコーダ365、アドレス入力回路367、データ入出力回路369、待ち入出力回路371および内部制御回路373を備える。第2メモリデバイス360のメモリアレイ361、ローデコーダ363、カラムデコーダ365、アドレス入力回路367は、第1メモリデバイス310のメモリアレイ311、ローデコーダ313、カラムデコーダ315、アドレス入力回路317とほぼ同一の機能を行う。したがって、本明細書では、これらについての具体的な技術は省略する。
第2メモリデバイス360の待ち入出力回路371も、第1メモリデバイス310の待ち出力回路311と同様に、待ち表示信号WAITBを待ち伝送ライン350を介して外部システム400に提供する。また、内部移動モードで、待ち入出力回路371は、待ち伝送ライン350を介して提供される第1メモリデバイス310の待ち表示信号WAITBを入力することができる。
データ入出力回路369は、読み出しモードで、メモリアレイ361のデータをデータ伝送バスDQ_BUSを介して外部システム400に提供する。そして、データ入出力回路319は、書き込みモードで、データ伝送バスDQ_BUSを介して提供される外部システム400の入力データをメモリアレイ361へ提供する。また、データ入出力回路319は、内部移動モードで、データ伝送バスDQ_BUSを介して提供される第1メモリデバイス310のデータをメモリアレイ361へ提供する。
好ましくは、データ入出力回路369は、第1メモリデバイス310の待ち表示信号WAITBによって、第1メモリデバイス310のデータを受信し得るように制御される。
第2メモリデバイス360の内部制御回路373も、第1メモリデバイス310の内部制御回路323と類似に、信号ADVB、WEB、OEB、CLKと第2デバイス選択信号CSB_Sに応答して、第2メモリデバイス360の動作モードを決定し、これによる動作を制御するための信号を発生する。
好適な実施例によれば、第2メモリデバイス360は、モードレジスタセット375を内蔵する。モードレジスタセット375は、アドレスADDRおよび/または信号ADVB、WEB、OEB、CSB_Sの組み合わせに応答して、モード転換信号PMRSを発生する。モード転換信号PMRSは、第2メモリデバイス360を内部移動モードに転換するように制御する信号であって、待ち入出力回路371、内部制御回路373及びアドレスラッチ回路377に提供される。
モード転換信号PMRSに応答して、前記待ち入出力回路371は、前記第1メモリデバイス310の待ち表示信号WAITBを入力することが可能な状態に制御される。また、内部制御回路373は、モード転換信号PMRSに応答して、第2メモリデバイス360を書き込み可能状態に制御する。書き込み可能状態に制御される第2メモリデバイス360は、受信されるデータを書き込むことができるように駆動される。
アドレスラッチ回路377は、前記モード転換信号PMRSに応答して、一番目のアドレスラッチ状態に制御される。本明細書において、前記1番目のアドレスラッチ状態とは、1番目に提供されるアドレスをラッチし、2番目以後のアドレスに対しては応答しない状態を称する。このようなアドレスラッチ回路377によって、第2メモリデバイス360を選択するアドレスがラッチされた以後に、第1メモリデバイス310を選択するアドレスが入力されても、第2メモリデバイス360にラッチされたアドレスはそのまま維持される。
一方、1番目のアドレスのみをラッチするためのアドレスラッチ回路は、第1メモリデバイス310に内蔵されることもできる。この場合、第2メモリデバイス360のアドレスが入力される前に、第1メモリデバイス310のアドレスが受信される。
図7は本発明の一実施例に係る複合メモリチップの内部移動モードにおけるタイミング図である。まず、MRSセッティング区間T21で、第2メモリデバイス360のモードレジスタセット375が予めセットされた信号を受信すると、第2メモリデバイス360は、内部移動モードに転換される。図7の場合には、信号ADVBが「H」を保つ状態で、第2デバイス選択信号CSB_Sが「L」パルスで発生すると、第2メモリデバイス360が内部移動モードに転換されるものとする。この際、モード転換信号PMRSが「H」に活性化される。前記モードレジスタセット375のセッティングは、図7で提示される方法以外にも、様々な方法によって行われてもよい。
第2デバイス選択信号CSB_Sが「L」に制御された状態で、信号WEBが「L」に活性化され(時点t1)、第2メモリデバイス360は書き込み可能状態に制御される。その後、第1デバイス選択信号CSB_Nが「L」に制御されるとき(時点t2)、信号WEBは「H」状態になって、第1メモリデバイス310は読み出し可能状態に制御される。
時点t1で、信号ADVBが「L」に1番目にイネーブルされて、第2メモリデバイス360のアドレスADDR2が受信される。時点t2で、信号ADVBが「L」に2番目にイネーブルされて、第1メモリデバイス310のアドレスADDR1が受信される。この際、第2メモリデバイス360は、信号ADVBの2番目の「L」にイネーブルされる時点t2で受信されるアドレスに対しては応答しない。
前記t2時点の以後、複合メモリチップは、内部移動モードに進入して、第1メモリデバイス310のデータが第2メモリデバイス360に移動する。第1メモリデバイス310では、通常のデータ読み出し状態と同様に、データの出力を予告する待ち表示信号WAITBを活性化する。そして、第2メモリデバイス360では、第1メモリデバイス310の待ち表示信号WAITBに応答して、データの受信のための状態に進入する。その後、第1メモリデバイス310から読み出されるデータは、第2メモリデバイス360の入力データとして作用する。
一方、内部移動モードで、第1メモリデバイス310から第2メモリデバイス320へ提供される待ち表示信号WAITBは、第1メモリデバイス310のデータ出力時点と第2メモリデバイス320のデータ入力時点とを一致させるための役割を行う。前記待ち表示信号WAITBが「H」に活性化された以後、信号CLKに同期して、第1メモリデバイス310におけるデータ出力と第2メモリデバイス360におけるデータ入力が行われる。
また、第1メモリデバイス310のデータ出力が遅延する場合にも、本発明の複合メモリチップにおける内部デバイス間のデータ移動は円滑に行われる。図8は、本発明の複合メモリチップにおいて、第1メモリデバイス310の出力が遅延する場合のタイミング図である。図8に示すように、第1メモリデバイス310のデータ出力時点が所定の時間d1だけ遅延する場合、待ち表示信号WAITBの活性化時点も前記時間d1だけ遅延する。したがって、第2メモリデバイス360においても、前記時間d1だけ遅延して、データを入力するように駆動される。結果的に、2つのメモリデバイス310、360間のデータ出力時点とデータ入力時点が同一の時間遅延してデータの移動が円滑に行われる。
第1メモリデバイス310のデータ出力に途切れが発生する場合にも、本発明の複合メモリチップにおける内部デバイス間のデータ移動は円滑に行われる。図9は本発明の複合メモリチップにおいて第1メモリデバイス310のデータ出力に途切れが発生する場合のタイミング図である。2つのメモリデバイス310、360のレイテンシー(latency)が異なる場合、またはページモードで連続するアドレスがロー境界(low boundary)を通る場合、第1メモリデバイス310のデータ出力に途切れ現象が発生するおそれがある。もし、図9に示すように、第1メモリデバイス310のデータ出力に所定の時間d2だけの途切れが発生する場合、待ち表示信号WAITBの活性化も前記時間d2だけ途切れが発生する。したがって、第2メモリデバイス360も、前記時間d2だけ途切れるので、データを入力するように駆動される。結果的に、2つのメモリデバイス310、360間のデータの移動が円滑に行われる。
また、第1メモリデバイス310のデータ出力にインタラプトが発生する場合にも、本発明の複合メモリチップにおける内部デバイス間のデータ移動は円滑に行われる。図10は本発明の複合メモリチップにおいて第1メモリデバイス310のデータ出力にインタラプトが発生する場合のタイミング図である。図10に示すように、第1メモリデバイスのデータ出力途中にインタラプト(interrupt)が発生する場合、前記待ち表示信号WAITBが「L」にディスエーブルされる。したがって、第2メモリデバイス360もデータがそれ以上入力されないことを認識する。よって、2つのメモリデバイス310、360間のデータの移動が円滑に行われる。
以上、添付図面を参照しながら本発明の好適な実施例について説明したが、これらの実施例は例示的なものに過ぎない。当該技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることを理解できるであろう。例えば、本明細書では、一つのメモリデバイスから読み出されるデータが別のメモリデバイスに移動する実施例が図示、記述された。ところが、本発明の技術的思想は、一つのメモリデバイスから読み出されるデータが2つ以上の他のメモリデバイスに提供される実施例でも実現できることは、当業者には自明な事実である。よって、本発明の真正な技術的保護範囲は、特許請求の範囲の技術的思想によって定められるべきである。
本発明は、多数のメモリデバイスによって共有されるデータ伝送ラインを介してデータ伝送を行うものであって、複合メモリチップに適用可能である。
310 第1メモリデバイス
360 第2メモリデバイス
WAITB 待ち表示信号
350 待ち伝送ライン
DQ_BUS データ伝送バス
360 第2メモリデバイス
WAITB 待ち表示信号
350 待ち伝送ライン
DQ_BUS データ伝送バス
Claims (15)
- それぞれが外部システムから提供されるクロック信号に同期して独立に駆動でき、所定のデータ伝送バスを共有して、前記外部システムとデータを送受信することが可能な第1メモリデバイスと第2メモリデバイスを含む複合メモリチップのデータ移動方法において、
前記外部システムが前記複合メモリチップを内部移動モードに制御する段階であって、前記第1メモリデバイスを読み出し可能状態で駆動する間に、前記第2メモリデバイスを書き込み可能状態で駆動する前記内部移動モードに制御する段階と、
前記内部移動モードで、前記第1メモリデバイスから前記第2メモリデバイスにイネーブルされる待ち表示信号を提供する段階であって、前記第1メモリデバイスからデータを読み出すことを予告する前記待ち表示信号を提供する段階と、
前記第2メモリデバイスが前記活性化される待ち表示信号を受信した以後に、前記第2メモリデバイスが、前記データ伝送バスを介して提供される前記第1メモリデバイスのデータを受信する段階とを備え、
前記内部移動モードで前記第1メモリデバイスのデータが、前記データ伝送バスを介して、前記第2メモリデバイスに提供されるが、前記外部システムを経由せずに直接前記第2メモリデバイスに提供されることを特徴とする、複合メモリチップのデータ移動方法。 - 前記待ち表示信号は、
前記第1メモリデバイスおよび前記第2メモリデバイスによって共有され、前記外部システムに連結される待ち伝送ラインを介して、前記第1メモリデバイスから前記第2メモリデバイスへ提供されることを特徴とする、請求項1に記載の複合メモリチップのデータ移動方法。 - 前記第2メモリデバイスの書き込み可能状態への制御は、
前記第1メモリデバイスおよび第2メモリデバイスによって共有されるアドレスバスを介して、前記外部システムから提供されるアドレスに応答して行われることを特徴とする、請求項1に記載の複合メモリチップのデータ移動方法。 - 前記第2メモリデバイスの書き込み可能状態への制御は、
前記第2メモリデバイスに内蔵されるモードレジスタセットが、前記外部システムから提供されるアドレスに応答して発生するモード転換信号によって行われることを特徴とする、請求項3に記載の複合メモリチップのデータ移動方法。 - 前記待ち表示信号は、
前記第1メモリデバイスからのデータ読み出しの遅延に対して、イネーブルが遅延することを特徴とする、請求項1に記載の複合メモリチップのデータ移動方法。 - 前記待ち表示信号は、
前記第1メモリデバイスにおけるデータ読み出しのインタラプトに応答してディスエーブルされることを特徴とする、請求項1に記載の複合メモリチップのデータ移動方法。 - 前記待ち表示信号は、
前記第1メモリデバイスにおけるデータ読み出しの所定の期間の途切れに対して、前記期間の間ディスエーブルされた後、さらにイネーブルされることを特徴とする、請求項1に記載の複合メモリチップのデータ移動方法。 - 前記第1メモリデバイスおよび前記第2メモリデバイスのうち少なくとも一つは、
所定のチップイネーブル信号に応答してイネーブルされた後、さらにディスエーブルされる前には、1番目に提供されるアドレスをラッチし、2番目以後のアドレスに対しては応答しないことを特徴とする、請求項1に記載の複合メモリチップのデータ移動方法。 - それぞれが外部システムから提供されるクロック信号に同期して独立に駆動でき、所定のデータ伝送バスを共有して、前記外部システムとデータを送受信することが可能な第1メモリデバイスと第2メモリデバイスを含む複合メモリチップのデータ移動方法において、
前記外部システムが前記第1メモリデバイスを読み出し可能状態に制御する段階と、
前記第1メモリデバイスを読み出し可能状態に制御する間に、前記第2メモリデバイスを、自分に内蔵されるモードレジスタセットを用いて、書き込み可能状態に制御する段階と、
書き込み可能状態に制御された前記第2メモリデバイスが、前記データ伝送バスを介して提供される前記第1メモリデバイスのデータを受信する段階とを備え、
前記第1メモリデバイスのデータが、
前記データ伝送バスを介して、前記第2メモリデバイスに提供されるが、前記外部システムを経由せずに直接前記第2メモリデバイスに提供され得ることを特徴とする、複合メモリチップのデータ移動方法。 - 複合メモリチップにおいて、
所定のデータ伝送バスと、
それぞれが外部システムから提供されるクロック信号に同期して独立に駆動できる第1メモリデバイスと第2メモリデバイスであって、所定のデータ伝送バスを共有して、前記外部システムとデータを送受信することが可能な前記第1メモリデバイスおよび前記第2メモリデバイスとを備え、
前記第2メモリデバイスは、
内部移動モードにセットするモードレジスタセットであって、前記内部移動モードは、前記第1メモリデバイスが読み出し可能状態に制御される間に、前記第2メモリデバイスが書き込み可能状態に制御される前記モードレジスタセットを含み、
前記第2メモリデバイスは、
前記内部移動モードで、前記データ伝送バスを介して、前記外部システムを経由せずに直接前記第1メモリデバイスのデータを受信することを特徴とする、複合メモリチップ。 - 前記複合メモリチップは、
前記第1メモリデバイスおよび前記第2メモリデバイスによって共有され、前記第1メモリデバイスおよび前記第2メモリデバイスそれぞれが前記外部システムに待ち表示信号を提供することが可能な待ち伝送ラインをさらに備え、
前記第2メモリデバイスは、
前記内部移動モードで、前記第1メモリデバイスの待ち表示信号を受信することを特徴とする、請求項10に記載の複合メモリチップ。 - 前記第2メモリデバイスは、
前記第1メモリデバイスから提供される待ち表示信号に応答して、前記第1メモリデバイスから読み出されるデータを受信し得るように駆動されることを特徴とする、請求項11に記載の複合メモリチップ。 - 前記第1メモリデバイスから前記第2メモリデバイスへの前記待ち表示信号の提供は、
前記第1メモリデバイス、前記第2メモリデバイスおよび前記外部システムによって共有される待ち伝送ラインによって行われることを特徴とする、請求項11に記載の複合メモリチップ。 - 前記第1メモリデバイスおよび前記第2メモリデバイスのうち少なくとも一つは、
所定のチップイネーブル信号に応答してイネーブルされた後、さらにディスエーブルされる前には、1番目に提供されるアドレスをラッチし、2番目以後のアドレスに対しては応答しないようにするアドレスラッチ回路を備えることを特徴とする、請求項10に記載の複合メモリチップ。 - 前記第1メモリデバイスはフラッシュメモリであり、前記第2メモリデバイスはSRAMであることを特徴とする、請求項10に記載の複合メモリチップ。
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