JP3384770B2 - コマンド・スタッキングを有する高帯域幅で狭い入出力のメモリ装置 - Google Patents
コマンド・スタッキングを有する高帯域幅で狭い入出力のメモリ装置Info
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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Description
【０００１】
【発明の属する技術分野】本発明は、一般に高帯域幅で
狭い入出力（Ｉ／Ｏ）のダイナミック・ランダム・アク
セス・メモリ（ＤＲＡＭ）に関するものであり、より詳
細にはいくつかのコマンドをスタックし、保留中の動作
の実行を自動的に開始して、連続する入出力データ・ス
トリームを提供することのできるＤＲＡＭ機能に関す
る。
狭い入出力（Ｉ／Ｏ）のダイナミック・ランダム・アク
セス・メモリ（ＤＲＡＭ）に関するものであり、より詳
細にはいくつかのコマンドをスタックし、保留中の動作
の実行を自動的に開始して、連続する入出力データ・ス
トリームを提供することのできるＤＲＡＭ機能に関す
る。
【０００２】
【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）の性能は、コンピュータ・システム性
能のよく知られている１つの制限要因である。プロセッ
サの速度は、急速にメイン・メモリの性能を上回ってき
ており、プロセッサの設計者とシステムの製造者は共に
ＤＲＡＭ装置が遅いことによる性能の制限を最小限に抑
えようとして、より高性能のメモリ・サブシステムの開
発に取り組んでいる。理想を言えば、メモリの性能はプ
ロセッサのそれと同じか、あるいはそれを上回ることが
望ましい。つまり、メモリのサイクル時間がプロセッサ
の１クロック・サイクルよりも短いことが望ましい。ほ
とんどの場合はそうでなく、メモリがシステムのボトル
ネックとなっている。例えば、最新技術の高速マイクロ
プロセッサは、クロックが３３３メガヘルツ（ＭＨＺ）
でクロック同期が３ナノ秒（ｎｓ）であるが、高性能の
ＳＤＲＡＭでアクセス時間が３６ナノ秒もかかり、プロ
セッサの性能に遠く及ばない。
モリ（ＤＲＡＭ）の性能は、コンピュータ・システム性
能のよく知られている１つの制限要因である。プロセッ
サの速度は、急速にメイン・メモリの性能を上回ってき
ており、プロセッサの設計者とシステムの製造者は共に
ＤＲＡＭ装置が遅いことによる性能の制限を最小限に抑
えようとして、より高性能のメモリ・サブシステムの開
発に取り組んでいる。理想を言えば、メモリの性能はプ
ロセッサのそれと同じか、あるいはそれを上回ることが
望ましい。つまり、メモリのサイクル時間がプロセッサ
の１クロック・サイクルよりも短いことが望ましい。ほ
とんどの場合はそうでなく、メモリがシステムのボトル
ネックとなっている。例えば、最新技術の高速マイクロ
プロセッサは、クロックが３３３メガヘルツ（ＭＨＺ）
でクロック同期が３ナノ秒（ｎｓ）であるが、高性能の
ＳＤＲＡＭでアクセス時間が３６ナノ秒もかかり、プロ
セッサの性能に遠く及ばない。
【０００３】このシステムのボトルネックは、マルチメ
ディア・アプリケーションの人気が高まるにつれて悪化
する。マルチメディア・アプリケーションで必要となる
メイン・メモリやフレーム・バッファ・メモリの帯域幅
が、スプレッドシート解析プログラムなど計算を多用す
るタスク、またはワード処理や印刷など入出力（Ｉ／
Ｏ）を多用するアプリケーションよりも数倍大きいから
である。
ディア・アプリケーションの人気が高まるにつれて悪化
する。マルチメディア・アプリケーションで必要となる
メイン・メモリやフレーム・バッファ・メモリの帯域幅
が、スプレッドシート解析プログラムなど計算を多用す
るタスク、またはワード処理や印刷など入出力（Ｉ／
Ｏ）を多用するアプリケーションよりも数倍大きいから
である。
【０００４】ＥＤＯ（Extended Data Out）およびＳＤ
ＲＡＭ（同期ＤＲＡＭ）は、帯域幅を改善するために開
発されたものである。しかし、ＳＤＲＡＭとＥＤＯ Ｒ
ＡＭは依然としてプロセッサの性能に適合しないため、
今でもシステム性能が制限されている。その結果、マル
チメディア処理および高性能システム用のより高速のマ
イクロプロセッサが開発されるにつれて、広い入出力の
ＳＤＲＡＭや二倍データ速度（ＤＤＲ）のＳＤＲＡＭな
ど、メモリ／プロセッサ間の性能のギャップを埋めるよ
り高速のメモリ・アーキテクチャが開発されてきてい
る。
ＲＡＭ（同期ＤＲＡＭ）は、帯域幅を改善するために開
発されたものである。しかし、ＳＤＲＡＭとＥＤＯ Ｒ
ＡＭは依然としてプロセッサの性能に適合しないため、
今でもシステム性能が制限されている。その結果、マル
チメディア処理および高性能システム用のより高速のマ
イクロプロセッサが開発されるにつれて、広い入出力の
ＳＤＲＡＭや二倍データ速度（ＤＤＲ）のＳＤＲＡＭな
ど、メモリ／プロセッサ間の性能のギャップを埋めるよ
り高速のメモリ・アーキテクチャが開発されてきてい
る。
【０００５】最近の開発では、高速で狭い入出力装置へ
の移行によって、メモリ装置および関連サブシステムの
大きな転換期を迎えるであろうと予測されている。これ
らの高帯域幅（データ速度）のＤＲＡＭは、配列内の複
数のビットにアクセスし、次いで８：１に多重化して、
５００ＭＨＺを超えるクロック・データ速度を達成する
ことで、高いデータ速度を実現している。
の移行によって、メモリ装置および関連サブシステムの
大きな転換期を迎えるであろうと予測されている。これ
らの高帯域幅（データ速度）のＤＲＡＭは、配列内の複
数のビットにアクセスし、次いで８：１に多重化して、
５００ＭＨＺを超えるクロック・データ速度を達成する
ことで、高いデータ速度を実現している。
【０００６】入力コマンド、アドレス、およびデータを
多重化することで、チップ・ピンの数を９本にまで減ら
すダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）用の高帯域幅のアーキテクチャが提案されている。
例えば、「Dynamic Random Access Memory System」と
いう名称のウェア（Ware）らの米国特許第５４３０６７
６号、「Dynamic Random Access Memory System」とい
う名称のウェアらの米国特許第５４３４８１７号、およ
び「Dynamic Random Access Memory System」という名
称のウェアらの米国特許第５５１１０２４号を参照され
たい。
多重化することで、チップ・ピンの数を９本にまで減ら
すダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）用の高帯域幅のアーキテクチャが提案されている。
例えば、「Dynamic Random Access Memory System」と
いう名称のウェア（Ware）らの米国特許第５４３０６７
６号、「Dynamic Random Access Memory System」とい
う名称のウェアらの米国特許第５４３４８１７号、およ
び「Dynamic Random Access Memory System」という名
称のウェアらの米国特許第５５１１０２４号を参照され
たい。
【０００７】これらの高帯域幅ＤＲＡＭアーキテクチャ
では、コマンドは５３３ＭＨＺのクロック速度で９本の
ピンに直列に入力される。「要求パケット」と呼ばれる
制御情報のパケットが、トランザクション操作という処
理中に転送されてＤＲＡＭに格納される。事前に指定さ
れた待ち時間が経過した後、５３３ＭＨＺの転送速度で
データが入力または出力される。
では、コマンドは５３３ＭＨＺのクロック速度で９本の
ピンに直列に入力される。「要求パケット」と呼ばれる
制御情報のパケットが、トランザクション操作という処
理中に転送されてＤＲＡＭに格納される。事前に指定さ
れた待ち時間が経過した後、５３３ＭＨＺの転送速度で
データが入力または出力される。
【０００８】要求パケットは、装置、バンク、アクティ
ブ化されるページの行アドレス、読み取られる８バイト
（８バイト１組）のうちの最初の１バイトの列アドレ
ス、およびデータ・パケットを含んでいる。データ・パ
ケットは、入力データとデータ・マスキング・コマンド
を含んでいる。
ブ化されるページの行アドレス、読み取られる８バイト
（８バイト１組）のうちの最初の１バイトの列アドレ
ス、およびデータ・パケットを含んでいる。データ・パ
ケットは、入力データとデータ・マスキング・コマンド
を含んでいる。
【０００９】これらのコマンドまたはデータのトランザ
クション処理時のバス切替え速度によって、システム・
バス・ネットワークに厳しい要件が課される。ＤＲＡＭ
とのシステム・コミュニケーションやハンドシェーキン
グはすべて９ビットのバスを介して行われるため、並列
システム操作が困難になる。この高帯域幅アーキテクチ
ャを使えば、高帯域幅ＲＡＭアーキテクチャよりもデー
タ転送速度が速くなるかもしれないが、回線争奪やバス
・ブロッキングによってシステム全体の性能が低下し、
シームレスなデータ転送が行えなくなる可能性がある。
クション処理時のバス切替え速度によって、システム・
バス・ネットワークに厳しい要件が課される。ＤＲＡＭ
とのシステム・コミュニケーションやハンドシェーキン
グはすべて９ビットのバスを介して行われるため、並列
システム操作が困難になる。この高帯域幅アーキテクチ
ャを使えば、高帯域幅ＲＡＭアーキテクチャよりもデー
タ転送速度が速くなるかもしれないが、回線争奪やバス
・ブロッキングによってシステム全体の性能が低下し、
シームレスなデータ転送が行えなくなる可能性がある。
【００１０】シームレスなデータ入出力を維持するに
は、早期にコマンドを発行する必要があるが、現在の装
置ではそれが可能ではない。しかし、早期にコマンドを
発行すれば、データ・バスに未知の状態が生じたり、デ
ータの発行順序が正しくなくなる可能性がある。
は、早期にコマンドを発行する必要があるが、現在の装
置ではそれが可能ではない。しかし、早期にコマンドを
発行すれば、データ・バスに未知の状態が生じたり、デ
ータの発行順序が正しくなくなる可能性がある。
【００１１】
【発明が解決しようとする課題】したがって、本発明の
一目的は、単独のコマンド・バスと単独のデータ・バス
を備えた高帯域幅ＤＲＡＭ装置を提供することである。
一目的は、単独のコマンド・バスと単独のデータ・バス
を備えた高帯域幅ＤＲＡＭ装置を提供することである。
【００１２】本発明の他の目的は、コマンドをスタック
し、保留中の操作の実行を自動的に開始して、可能な最
低のアクセス待ち時間が常に利用可能であることを保証
できるメモリを提供することである。
し、保留中の操作の実行を自動的に開始して、可能な最
低のアクセス待ち時間が常に利用可能であることを保証
できるメモリを提供することである。
【００１３】
【課題を解決するための手段】本発明によれば、いくつ
かのコマンドをスタックし、適切な時期に各コマンドを
内部的に実行し、それによって連続したデータ入出力を
保証するメモリ装置が提供される。このメモリ装置は、
メモリへのアクセスを即時に開始することも、コマンド
を「クロック・カウント」と一緒に「スタック」するこ
ともできる。クロック・カウントは、このメモリ装置に
よるコマンドの実行前に発生すべきクロック・サイクル
の数を定義する。メモリ・コントローラは、すべてのチ
ップへのすべてのアクセスを追跡して、データ・バスの
回線争奪が起きないようにする。このメモリ装置は、メ
モリへのアクセスを即時、またはメモリ・コントローラ
によって定義されるように、コマンドのクロック・カウ
ントによって定義されたクロック数だけ遅延させて開始
する。ＤＲＡＭは、メモリ・コントローラのスレーブと
して動作するため、メモリ・コントローラによって定義
される以外の時間に命令を実行することはできない。こ
のメモリ装置を使えば、読取り操作ではＤＲＡＭへのメ
モリ・コマンドを、書込み操作ではメモリ・コマンドと
データを「早期に」または「ちょうどに」受け取ること
ができる。さらに、ＤＲＡＭ間またはＤＲＡＭとメモリ
・コントローラとの間あるいはその両方でビジー状態を
通知するのに、外部ワイヤもハンドシェーク信号も不要
である。
かのコマンドをスタックし、適切な時期に各コマンドを
内部的に実行し、それによって連続したデータ入出力を
保証するメモリ装置が提供される。このメモリ装置は、
メモリへのアクセスを即時に開始することも、コマンド
を「クロック・カウント」と一緒に「スタック」するこ
ともできる。クロック・カウントは、このメモリ装置に
よるコマンドの実行前に発生すべきクロック・サイクル
の数を定義する。メモリ・コントローラは、すべてのチ
ップへのすべてのアクセスを追跡して、データ・バスの
回線争奪が起きないようにする。このメモリ装置は、メ
モリへのアクセスを即時、またはメモリ・コントローラ
によって定義されるように、コマンドのクロック・カウ
ントによって定義されたクロック数だけ遅延させて開始
する。ＤＲＡＭは、メモリ・コントローラのスレーブと
して動作するため、メモリ・コントローラによって定義
される以外の時間に命令を実行することはできない。こ
のメモリ装置を使えば、読取り操作ではＤＲＡＭへのメ
モリ・コマンドを、書込み操作ではメモリ・コマンドと
データを「早期に」または「ちょうどに」受け取ること
ができる。さらに、ＤＲＡＭ間またはＤＲＡＭとメモリ
・コントローラとの間あるいはその両方でビジー状態を
通知するのに、外部ワイヤもハンドシェーク信号も不要
である。
【００１４】
【発明の実施の形態】次に、図面、具体的には図１を参
照すると、一連の読取りコマンドとそれぞれの関連デー
タが示されている。Ｘ、Ｙ、Ｚは、コマンドとデータの
間の待ち時間を表している。連続したデータ（データＡ
→データＢ→データＣ）を維持するには、コマンドＢを
早期に発行する必要があるが、これは現在の装置では不
可能である。言い換えれば、データ・バスの利用率をで
きるだけ１００％近くに保つべき場合、コマンドとデー
タの間の待ち時間がさまざまに変わると、場合によって
は一度に複数のコマンドの発行が望ましくなる。図１に
示される例では、コマンド「Ｃ」がコマンド「Ｂ」より
も待ち時間が長いため、データ・バス全体が能力一杯ま
で利用されるようにコマンド「Ｂ」と「Ｃ」を同時に発
行することが望ましい。最悪の状況では、コマンド
「Ｂ」と「Ｃ」を同時に送らなければならないので、Ｙ
＋Ｗ＝Ｚ（クロック単位）となってしまう。
照すると、一連の読取りコマンドとそれぞれの関連デー
タが示されている。Ｘ、Ｙ、Ｚは、コマンドとデータの
間の待ち時間を表している。連続したデータ（データＡ
→データＢ→データＣ）を維持するには、コマンドＢを
早期に発行する必要があるが、これは現在の装置では不
可能である。言い換えれば、データ・バスの利用率をで
きるだけ１００％近くに保つべき場合、コマンドとデー
タの間の待ち時間がさまざまに変わると、場合によって
は一度に複数のコマンドの発行が望ましくなる。図１に
示される例では、コマンド「Ｃ」がコマンド「Ｂ」より
も待ち時間が長いため、データ・バス全体が能力一杯ま
で利用されるようにコマンド「Ｂ」と「Ｃ」を同時に発
行することが望ましい。最悪の状況では、コマンド
「Ｂ」と「Ｃ」を同時に送らなければならないので、Ｙ
＋Ｗ＝Ｚ（クロック単位）となってしまう。
【００１５】したがって、本発明によれば、コマンドＢ
を早期に発行し、そのクロック・カウントと共にスタッ
クし、コマンドＣはその通常の時間に発行することがで
きる。その場合、このメモリ装置によって適切な時期に
各コマンドが内部的に実行されるので、連続したデータ
が保証される。
を早期に発行し、そのクロック・カウントと共にスタッ
クし、コマンドＣはその通常の時間に発行することがで
きる。その場合、このメモリ装置によって適切な時期に
各コマンドが内部的に実行されるので、連続したデータ
が保証される。
【００１６】このメモリ装置は、少なくとも以下の従来
の機能を実行すると予想される。 ａ）メモリが待機状態になっている閉じたバンクへのア
クセス（書込みまたは読取り）。完了時に新しいページ
を開いた状態にしておく。この操作には、行／列アクセ
スが必要である。 ｂ）開いたバンクへのアクセス（書込みまたは読取
り）。その後でページを開いた状態にしておく。この操
作には、列アクセスだけが必要である。 ｃ）閉じたバンクへのアクセス（書込みまたは読取
り）。その後でアクセスしたばかりのページを閉じる
（配列を閉じた状態にしておく）。この操作には、行／
列アクセスと、このバンクを閉じるための行の「プレチ
ャージ」操作が必要である。 ｄ）開いたバンクへのアクセス（書込みまたは読取
り）。その後でアクセスしたばかりのページを閉じる
（配列を閉じた状態にしておく）。この操作には、列ア
クセスと行のプレチャージが必要である。 ｅ）間違ったページが開いているときの開いたバンクへ
のアクセス。したがって、閉じる（プレチャージする）
元のページと、開く（配列を開いておく）新しいページ
が必要となる。この操作には、行のプレチャージと新し
い行／列アクセスが必要である。
の機能を実行すると予想される。 ａ）メモリが待機状態になっている閉じたバンクへのア
クセス（書込みまたは読取り）。完了時に新しいページ
を開いた状態にしておく。この操作には、行／列アクセ
スが必要である。 ｂ）開いたバンクへのアクセス（書込みまたは読取
り）。その後でページを開いた状態にしておく。この操
作には、列アクセスだけが必要である。 ｃ）閉じたバンクへのアクセス（書込みまたは読取
り）。その後でアクセスしたばかりのページを閉じる
（配列を閉じた状態にしておく）。この操作には、行／
列アクセスと、このバンクを閉じるための行の「プレチ
ャージ」操作が必要である。 ｄ）開いたバンクへのアクセス（書込みまたは読取
り）。その後でアクセスしたばかりのページを閉じる
（配列を閉じた状態にしておく）。この操作には、列ア
クセスと行のプレチャージが必要である。 ｅ）間違ったページが開いているときの開いたバンクへ
のアクセス。したがって、閉じる（プレチャージする）
元のページと、開く（配列を開いておく）新しいページ
が必要となる。この操作には、行のプレチャージと新し
い行／列アクセスが必要である。
【００１７】ここで、図２を参照すると、本発明による
メモリ装置が示されている。このメモリ装置は、狭い入
出力バス１０と、ＢＡＮＫ ０〜ＢＡＮＫ Ｎのラベル
を付けたいくつかのサブアレイ１３1〜１３nへの広い内
部バス１１を有する。例えば、図に示すように、狭い入
出力バス１０は１６ビット幅であり、広い内部バスは１
２８ビット幅である。サブアレイ１３はたとえば１６個
とすることができる。もちろん、サブアレイ１３の数は
性能とチップ・サイズの兼ね合いに応じて１６個より多
いことも少ないこともある。コマンドとアドレスは、シ
ステム・クロック信号ＲＸＣＬＫと共にデマルチプレク
サ（ＤＥＭＵＸ）１４に発行される。このメモリは、さ
らにコマンド／アドレス・スタック・レジスタ１５を含
んでいる。コマンド／アドレス・スタック・レジスタ１
５は、クロック・カウント・レジスタ１６、アドレス・
レジスタ１７、およびコマンド・レジスタ１８を備え
る。レジスタ１５、１６、１７は、それぞれ複数のサブ
レジスタから構成され、複数のスタックされたコマンド
と、それに対応するアドレスおよびクロック・カウント
を格納する。将来実行されるタスクのコマンドとそれに
対応するアドレスは、コマンド・レジスタ１８とアドレ
ス・レジスタ１７にそれぞれ格納される。同様に、対応
するコマンドがサブアレイ１３によって実行されるとき
の遅延時間を示すクロック・コマンドは、クロック・カ
ウント・レジスタ１６に格納される。コントローラ２２
は、クロック・カウントを減分し、クロック・カウント
がゼロになると、サブアレイ１３に入っている対応する
コマンドを開始する。読取り操作用には、サブアレイ１
３からデータ入出力ピンＤＱ０〜ＤＱ１５にデータを経
路指定するために１２８：１６マルチプレクサ（ＭＵ
Ｘ）１９が設けられている。同様に、１６：１２８デマ
ルチプレクサ（ＤＭＵＸ）２０は、入出力ピンＤＱ０〜
ＤＱ１５からの書込みデータとシステム・クロック信号
ＲＸＣＬＫを受け取る。書込みコマンドがスタックされ
る場合は、スタックされる書込み操作に関連するデータ
を保持するためのデータ・スタッキング・レジスタ２１
が含まれる。このため、書込みデータをコマンド・レジ
スタ１５に格納されている対応する書込みコマンドと同
時に送るためには、書込みデータをスタックする必要は
ないことに留意されたい。最も簡単な実装では、コマン
ド・レジスタ１８とデータ・レジスタ２１を組み合わせ
て、以下のフィールドを設けることができる。
メモリ装置が示されている。このメモリ装置は、狭い入
出力バス１０と、ＢＡＮＫ ０〜ＢＡＮＫ Ｎのラベル
を付けたいくつかのサブアレイ１３1〜１３nへの広い内
部バス１１を有する。例えば、図に示すように、狭い入
出力バス１０は１６ビット幅であり、広い内部バスは１
２８ビット幅である。サブアレイ１３はたとえば１６個
とすることができる。もちろん、サブアレイ１３の数は
性能とチップ・サイズの兼ね合いに応じて１６個より多
いことも少ないこともある。コマンドとアドレスは、シ
ステム・クロック信号ＲＸＣＬＫと共にデマルチプレク
サ（ＤＥＭＵＸ）１４に発行される。このメモリは、さ
らにコマンド／アドレス・スタック・レジスタ１５を含
んでいる。コマンド／アドレス・スタック・レジスタ１
５は、クロック・カウント・レジスタ１６、アドレス・
レジスタ１７、およびコマンド・レジスタ１８を備え
る。レジスタ１５、１６、１７は、それぞれ複数のサブ
レジスタから構成され、複数のスタックされたコマンド
と、それに対応するアドレスおよびクロック・カウント
を格納する。将来実行されるタスクのコマンドとそれに
対応するアドレスは、コマンド・レジスタ１８とアドレ
ス・レジスタ１７にそれぞれ格納される。同様に、対応
するコマンドがサブアレイ１３によって実行されるとき
の遅延時間を示すクロック・コマンドは、クロック・カ
ウント・レジスタ１６に格納される。コントローラ２２
は、クロック・カウントを減分し、クロック・カウント
がゼロになると、サブアレイ１３に入っている対応する
コマンドを開始する。読取り操作用には、サブアレイ１
３からデータ入出力ピンＤＱ０〜ＤＱ１５にデータを経
路指定するために１２８：１６マルチプレクサ（ＭＵ
Ｘ）１９が設けられている。同様に、１６：１２８デマ
ルチプレクサ（ＤＭＵＸ）２０は、入出力ピンＤＱ０〜
ＤＱ１５からの書込みデータとシステム・クロック信号
ＲＸＣＬＫを受け取る。書込みコマンドがスタックされ
る場合は、スタックされる書込み操作に関連するデータ
を保持するためのデータ・スタッキング・レジスタ２１
が含まれる。このため、書込みデータをコマンド・レジ
スタ１５に格納されている対応する書込みコマンドと同
時に送るためには、書込みデータをスタックする必要は
ないことに留意されたい。最も簡単な実装では、コマン
ド・レジスタ１８とデータ・レジスタ２１を組み合わせ
て、以下のフィールドを設けることができる。
【表１】
【００１８】各フィールドの定義は以下のとおりであ
る。
る。
【００１９】有効フラグ：そのレジスタ位置にある情報
が有効（つまり、保留中のコマンド）であるか、無効
（つまり、完了したコマンドまたは意味のないデータを
含む）であるかを記述する。任意のアクセスの完了（つ
まり、任意のデータ転送を含めてコマンド全体が実行さ
れた）時に、「有効フラグ」は「０」状態に設定され
て、そのレジスタ位置に有効なコマンドが存在しないこ
とを示す。好ましい実装では、このレジスタは幅１ビッ
トである（１＝有効、０＝無効）。
が有効（つまり、保留中のコマンド）であるか、無効
（つまり、完了したコマンドまたは意味のないデータを
含む）であるかを記述する。任意のアクセスの完了（つ
まり、任意のデータ転送を含めてコマンド全体が実行さ
れた）時に、「有効フラグ」は「０」状態に設定され
て、そのレジスタ位置に有効なコマンドが存在しないこ
とを示す。好ましい実装では、このレジスタは幅１ビッ
トである（１＝有効、０＝無効）。
【００２０】コマンド・ビット：完了すべきコマンドと
アドレスのシーケンスの表現を含む（好ましい実施形態
では、このシーケンスは装置によって受け取られるコマ
ンド・シーケンスと同じである）。例えば、コマンド・
バス幅が１３ビットで、４クロックの情報を含む装置の
場合、このレジスタは１３×４＝５２ビットとなる。も
ちろん、コマンド・ビットとアドレス・ビットは必要に
応じて別々のレジスタに分けて入れることができる。
アドレスのシーケンスの表現を含む（好ましい実施形態
では、このシーケンスは装置によって受け取られるコマ
ンド・シーケンスと同じである）。例えば、コマンド・
バス幅が１３ビットで、４クロックの情報を含む装置の
場合、このレジスタは１３×４＝５２ビットとなる。も
ちろん、コマンド・ビットとアドレス・ビットは必要に
応じて別々のレジスタに分けて入れることができる。
【００２１】書込みデータ・ビット：メモリ装置に書き
込まれるデータ。前記のように、簡単な実装では書込み
操作をスタックしないようにすることもできる。例え
ば、データ・バス幅が１８ビットで１バーストを８とし
て動作する装置の場合、レジスタは１８×８＝１４４ビ
ットとなる。
込まれるデータ。前記のように、簡単な実装では書込み
操作をスタックしないようにすることもできる。例え
ば、データ・バス幅が１８ビットで１バーストを８とし
て動作する装置の場合、レジスタは１８×８＝１４４ビ
ットとなる。
【００２２】クロック・カウントによる待ち状態：メモ
リ装置がコマンドを開始する前にカウントされるクロッ
クの数を定義する。好ましい実施形態では、この列のす
べての項目は有効なクロックごとに、すなわちＪＥＤＥ
Ｃ（Joint Electron DeviceEngineering Council）互換
ＳＤＲＡＭ上のクロック「マスク」など、装置の動作を
停止するコマンドによってマスクされないあらゆるクロ
ックごとに１ずつ減分される。
リ装置がコマンドを開始する前にカウントされるクロッ
クの数を定義する。好ましい実施形態では、この列のす
べての項目は有効なクロックごとに、すなわちＪＥＤＥ
Ｃ（Joint Electron DeviceEngineering Council）互換
ＳＤＲＡＭ上のクロック「マスク」など、装置の動作を
停止するコマンドによってマスクされないあらゆるクロ
ックごとに１ずつ減分される。
【００２３】「読取り」操作の場合、メモリ・コントロ
ーラはデータ転送期間（この実施形態では１バーストを
８として４クロック）を考慮し、それによってデータの
衝突が起きないようにする。例えば、完了するのに最高
３２クロック必要とするコマンドを有する装置の場合、
このレジスタには少なくとも５ビットが入る（つまり、
「有効」フラグがリセットされる前に、最高３２クロッ
クまでカウントできる）。
ーラはデータ転送期間（この実施形態では１バーストを
８として４クロック）を考慮し、それによってデータの
衝突が起きないようにする。例えば、完了するのに最高
３２クロック必要とするコマンドを有する装置の場合、
このレジスタには少なくとも５ビットが入る（つまり、
「有効」フラグがリセットされる前に、最高３２クロッ
クまでカウントできる）。
【００２４】以下の表には、本発明に記載されている高
速で狭い入出力装置によって使用できるコマンドのサブ
セットが記述されている。これらの各コマンドごとに通
常の「待ち時間」が定義されており、この待ち時間は６
４ＭＢテクノロジーに基づく装置に適用できる。
速で狭い入出力装置によって使用できるコマンドのサブ
セットが記述されている。これらの各コマンドごとに通
常の「待ち時間」が定義されており、この待ち時間は６
４ＭＢテクノロジーに基づく装置に適用できる。
【表２】
【００２５】「アクセス時間」項目は、内部配列操作の
完了に関連する時間だけを含み、コマンド転送時間や
（「読取り」時の）実際のデータ転送に関連する時間は
含まない。好ましい実施形態では、「待ち時間」列の値
は「待ち状態カウント」レジスタに格納される値と同じ
である。
完了に関連する時間だけを含み、コマンド転送時間や
（「読取り」時の）実際のデータ転送に関連する時間は
含まない。好ましい実施形態では、「待ち時間」列の値
は「待ち状態カウント」レジスタに格納される値と同じ
である。
【００２６】ここで、図３を参照すると、図２に示され
たコマンド・スタッキング・メモリ装置の操作を図式的
に示す状態図が示されている。パワー・オン・リセット
（ＰＯＲ）時２９に、メモリ装置に電源が投入され、ア
イドル状態３１に入り始める。この状態では、２つの事
態のどちらかが生じる。つまり、非待ち状態でコマンド
が受け取られ（３２）、コントローラがメモリにコマン
ドの実行（３３）を指示するか、あるいは待ち状態でコ
マンドが受け取られ、将来ある時期に実行される（３
４）かのどちらかである。後者の場合は、コマンドと、
そのコマンドが実行される時期を示す「クロック・カウ
ント」がスタックされ、待ち状態カウントダウン（３
５）が開始される。待ち状態カウントダウンがゼロにな
る（３６）と、スタックされたコマンドが実行される。
同様に、上記と同じく、アイドル３１、実行３３、また
は待ち状態カウントダウン３５の３つの状態のいずれか
の間に、２つの事態のどちらかが生じる。つまり、非待
ち状態でコマンドが受け取られ（３２）、コントローラ
がメモリにコマンドの実行（３３）を指示するか、ある
いは待ち状態でコマンドが受け取られ、将来ある時期に
実行される（３４）。
たコマンド・スタッキング・メモリ装置の操作を図式的
に示す状態図が示されている。パワー・オン・リセット
（ＰＯＲ）時２９に、メモリ装置に電源が投入され、ア
イドル状態３１に入り始める。この状態では、２つの事
態のどちらかが生じる。つまり、非待ち状態でコマンド
が受け取られ（３２）、コントローラがメモリにコマン
ドの実行（３３）を指示するか、あるいは待ち状態でコ
マンドが受け取られ、将来ある時期に実行される（３
４）かのどちらかである。後者の場合は、コマンドと、
そのコマンドが実行される時期を示す「クロック・カウ
ント」がスタックされ、待ち状態カウントダウン（３
５）が開始される。待ち状態カウントダウンがゼロにな
る（３６）と、スタックされたコマンドが実行される。
同様に、上記と同じく、アイドル３１、実行３３、また
は待ち状態カウントダウン３５の３つの状態のいずれか
の間に、２つの事態のどちらかが生じる。つまり、非待
ち状態でコマンドが受け取られ（３２）、コントローラ
がメモリにコマンドの実行（３３）を指示するか、ある
いは待ち状態でコマンドが受け取られ、将来ある時期に
実行される（３４）。
【００２７】ここで、図４を参照すると、図３に示され
た待ち状態のカウントダウン３５を詳しく示す流れ図が
示されている。ブロック４０から始まり、コマンドが、
将来そのコマンドが実行される時期を示すクロック・カ
ウントと共に、未使用（つまり無効フラグ）のレジスタ
に格納される。ブロック４２では、そのレジスタのフラ
グが「１」に設定され、有効コマンドがその中に格納さ
れていることを示す。各有効クロックごとに待ち状態が
減分される（４４）。判断ブロック４６では、ゼロの待
ち状態があるかどうかが判断される。ゼロの待ち状態が
ない場合は、引き続き有効クロックごとに待ち状態が減
分される。特定の有効な待ち状態クロックがゼロと判断
されると、有効フラグが「０」（つまり無効）に設定さ
れ、スタックされたコマンドが実行される。
た待ち状態のカウントダウン３５を詳しく示す流れ図が
示されている。ブロック４０から始まり、コマンドが、
将来そのコマンドが実行される時期を示すクロック・カ
ウントと共に、未使用（つまり無効フラグ）のレジスタ
に格納される。ブロック４２では、そのレジスタのフラ
グが「１」に設定され、有効コマンドがその中に格納さ
れていることを示す。各有効クロックごとに待ち状態が
減分される（４４）。判断ブロック４６では、ゼロの待
ち状態があるかどうかが判断される。ゼロの待ち状態が
ない場合は、引き続き有効クロックごとに待ち状態が減
分される。特定の有効な待ち状態クロックがゼロと判断
されると、有効フラグが「０」（つまり無効）に設定さ
れ、スタックされたコマンドが実行される。
【００２８】したがって、本発明によれば、メモリ・コ
ントローラがいくつかのコマンドをスタックし、クロッ
ク・カウントに基づいた適切な時期に各コマンドを内部
的に実行するので、連続したデータ入出力が保証され
る。以上本発明を１つの好ましい実施形態に関して述べ
たが、頭記の特許請求の範囲の精神および範囲内で、本
発明が修正を加えて実効できることを、当事者なら理解
するであろう。
ントローラがいくつかのコマンドをスタックし、クロッ
ク・カウントに基づいた適切な時期に各コマンドを内部
的に実行するので、連続したデータ入出力が保証され
る。以上本発明を１つの好ましい実施形態に関して述べ
たが、頭記の特許請求の範囲の精神および範囲内で、本
発明が修正を加えて実効できることを、当事者なら理解
するであろう。
【００２９】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３０】（１）複数のメモリ・コマンドをスタック
するための複数のコマンド・レジスタを備えるコマンド
・スタックと、各クロック・レジスタがそれぞれ前記コ
マンド・レジスタのいずれか１つに格納された特定のコ
マンドに対応するクロック・カウントを格納する、複数
のクロック・レジスタを備えるクロック・スタックと、
コントローラの連続したクロックごとに前記複数のクロ
ック・レジスタのそれぞれを１ずつ減分し、前記対応す
るクロック・カウントがゼロになると、前記コマンドの
いずれかを開始するコントローラとを備えるメモリ装
置。 （２）前記コマンド・レジスタに格納される書込みコマ
ンドに対応する書込みデータを格納するための複数の書
込みデータ・レジスタを備えた書込みデータ・スタック
をさらに備える、上記（１）に記載のメモリ装置。 （３）有効なコマンドが対応するコマンド・レジスタに
含まれているかどうかを示すための複数のフラグ・レジ
スタを備えたフラグ・スタックをさらに備える、上記
（１）に記載のメモリ装置。 （４）コマンド・スタッキングを有する高帯域幅のメモ
リであって、第１のバスに接続された複数の多重バンク
同期メモリ装置と、前記第１のバスと複数のデータ入出
力ピンに接続されたより狭い第２のバスとの間で読取り
データを経路指定するためのマルチプレクサと、前記第
１のバスと前記第２のより狭いバスとの間で書込みデー
タを経路指定するための第１のデマルチプレクサと、前
記複数の多重バンク同期メモリ装置の機能を制御するた
めにシステム・クロックおよびメモリ・コマンドを受け
取るように接続され、前記各コマンドが、前記複数の多
重バンク同期メモリ装置によって前記コマンドが実行さ
れる前に渡さなければならないシステム・クロックの数
を示す対応するクロック・カウントを含む第２のデマル
チプレクサと、前記コマンドおよび前記対応するクロッ
ク・カウントを格納し、前記対応するクロック・カウン
トが前記各システム・クロックごとに１ずつ減分され、
前記対応するクロック・カウントがゼロのときに実行さ
れる格納されたコマンドに関連するアドレスによって識
別される多重バンク同期メモリ装置の１つに前記コマン
ドが転送されるコマンド・スタッキング・レジスタとを
備える高帯域幅のメモリ。 （５）複数の前記コマンドをスタックするためのコマン
ド・レジスタと、前記各コマンドに対応する前記クロッ
ク・カウントをスタックするためのクロック・カウント
・レジスタと、前記各コマンドに対応するアドレスを前
記複数の多重バンク同期メモリ装置内にスタックするた
めのアドレス・レジスタとを備える、上記（４）に記載
の前記コマンド・スタッキング・レジスタを有する高帯
域幅のメモリ。 （６）前記コマンド・スタック・レジスタに格納された
コマンドに対応する書込みデータを格納するために前記
第１のデマルチプレクサと前記第１のバスとの間に接続
されたデータ・スタック・レジスタをさらに備える、上
記（４）に記載のコマンド・スタッキングを有する高帯
域幅のメモリ。 （７）コマンドをスタックし、メモリ内の保留中の動作
の実行を自動的に開始する方法であって、将来実行され
る複数のメモリ・コマンドをコマンド・レジスタにスタ
ックする段階と、前記各メモリ・コマンドに対応するク
ロック・カウントを格納する段階と、連続したメモリ・
クロック・サイクルごとに前記各複数のクロック・カウ
ントを１ずつ減らす段階と、前記対応するクロック・カ
ウントがゼロになったときに前記コマンドのいずれかを
開始して、前記メモリ内の操作を実行する段階とを含む
方法。 （８）前記各複数のコマンドに関連するフラグを格納し
て、前記コマンドが有効なコマンドであるかどうかを示
す段階をさらに含む、上記（７）に記載のコマンドをス
タックしメモリ内の保留中の操作の実行を自動的に開始
する方法。 （９）書込みデータを書込みコマンドと共にスタックす
る段階をさらに含み、前記対応するクロック・カウント
がゼロになるとき、前記書込みデータが前記メモリに書
き込まれる、上記（７）に記載のコマンドをスタックし
メモリ内の保留中の操作の実行を自動的に開始する方
法。
するための複数のコマンド・レジスタを備えるコマンド
・スタックと、各クロック・レジスタがそれぞれ前記コ
マンド・レジスタのいずれか１つに格納された特定のコ
マンドに対応するクロック・カウントを格納する、複数
のクロック・レジスタを備えるクロック・スタックと、
コントローラの連続したクロックごとに前記複数のクロ
ック・レジスタのそれぞれを１ずつ減分し、前記対応す
るクロック・カウントがゼロになると、前記コマンドの
いずれかを開始するコントローラとを備えるメモリ装
置。 （２）前記コマンド・レジスタに格納される書込みコマ
ンドに対応する書込みデータを格納するための複数の書
込みデータ・レジスタを備えた書込みデータ・スタック
をさらに備える、上記（１）に記載のメモリ装置。 （３）有効なコマンドが対応するコマンド・レジスタに
含まれているかどうかを示すための複数のフラグ・レジ
スタを備えたフラグ・スタックをさらに備える、上記
（１）に記載のメモリ装置。 （４）コマンド・スタッキングを有する高帯域幅のメモ
リであって、第１のバスに接続された複数の多重バンク
同期メモリ装置と、前記第１のバスと複数のデータ入出
力ピンに接続されたより狭い第２のバスとの間で読取り
データを経路指定するためのマルチプレクサと、前記第
１のバスと前記第２のより狭いバスとの間で書込みデー
タを経路指定するための第１のデマルチプレクサと、前
記複数の多重バンク同期メモリ装置の機能を制御するた
めにシステム・クロックおよびメモリ・コマンドを受け
取るように接続され、前記各コマンドが、前記複数の多
重バンク同期メモリ装置によって前記コマンドが実行さ
れる前に渡さなければならないシステム・クロックの数
を示す対応するクロック・カウントを含む第２のデマル
チプレクサと、前記コマンドおよび前記対応するクロッ
ク・カウントを格納し、前記対応するクロック・カウン
トが前記各システム・クロックごとに１ずつ減分され、
前記対応するクロック・カウントがゼロのときに実行さ
れる格納されたコマンドに関連するアドレスによって識
別される多重バンク同期メモリ装置の１つに前記コマン
ドが転送されるコマンド・スタッキング・レジスタとを
備える高帯域幅のメモリ。 （５）複数の前記コマンドをスタックするためのコマン
ド・レジスタと、前記各コマンドに対応する前記クロッ
ク・カウントをスタックするためのクロック・カウント
・レジスタと、前記各コマンドに対応するアドレスを前
記複数の多重バンク同期メモリ装置内にスタックするた
めのアドレス・レジスタとを備える、上記（４）に記載
の前記コマンド・スタッキング・レジスタを有する高帯
域幅のメモリ。 （６）前記コマンド・スタック・レジスタに格納された
コマンドに対応する書込みデータを格納するために前記
第１のデマルチプレクサと前記第１のバスとの間に接続
されたデータ・スタック・レジスタをさらに備える、上
記（４）に記載のコマンド・スタッキングを有する高帯
域幅のメモリ。 （７）コマンドをスタックし、メモリ内の保留中の動作
の実行を自動的に開始する方法であって、将来実行され
る複数のメモリ・コマンドをコマンド・レジスタにスタ
ックする段階と、前記各メモリ・コマンドに対応するク
ロック・カウントを格納する段階と、連続したメモリ・
クロック・サイクルごとに前記各複数のクロック・カウ
ントを１ずつ減らす段階と、前記対応するクロック・カ
ウントがゼロになったときに前記コマンドのいずれかを
開始して、前記メモリ内の操作を実行する段階とを含む
方法。 （８）前記各複数のコマンドに関連するフラグを格納し
て、前記コマンドが有効なコマンドであるかどうかを示
す段階をさらに含む、上記（７）に記載のコマンドをス
タックしメモリ内の保留中の操作の実行を自動的に開始
する方法。 （９）書込みデータを書込みコマンドと共にスタックす
る段階をさらに含み、前記対応するクロック・カウント
がゼロになるとき、前記書込みデータが前記メモリに書
き込まれる、上記（７）に記載のコマンドをスタックし
メモリ内の保留中の操作の実行を自動的に開始する方
法。
【図１】一連の読取りコマンドとそれぞれの関連データ
を示すブロック図である。
を示すブロック図である。
【図２】本発明による高帯域幅メモリ装置のブロック図
である。
である。
【図３】メモリ装置の状態を示す状態図である。
【図４】図３に示される待ち状態カウントダウン状態の
流れ図である。
流れ図である。
１０ 狭い入出力バス
１１ 広い内部バス
１３ サブアレイ
１４ デマルチプレクサ（ＤＥＭＵＸ）
１５ コマンド／アドレス・スタック・レジスタ
１６ クロック・カウント・レジスタ
１７ アドレス・レジスタ
１８ コマンド・レジスタ
１９ １２８：１６マルチプレクサ（ＭＵＸ）
２０ １６：１２８デマルチプレクサ（ＤＭＵＸ）
２１ データ・スタッキング・レジスタ
２２ コントローラ
２９ パワー・オン・リセット（ＰＯＲ）
３１ アイドル状態
３２ 非待ち状態でのコマンドの受取り
３３ コマンドの実行
３４ 待ち状態でのコマンドの受取り
３５ 待ち状態のカウントダウン
３６ 待ち状態のカウントダウンがゼロ
４０ コマンドと待ち状態カウントが未使用のレジスタ
に格納される ４２ 未使用のレジスタのフラグが「１」に設定される ４４ 有効なクロックごとに待ち状態が減少する ４６ 条件判断ブロック
に格納される ４２ 未使用のレジスタのフラグが「１」に設定される ４４ 有効なクロックごとに待ち状態が減少する ４６ 条件判断ブロック
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 エリック・エル・ヘドバーグ
アメリカ合衆国05452 バーモント州エ
セックス・ジャンクション ラング・ド
ライブ 20
(72)発明者 マーク・ダブリュー・ケロッグ
アメリカ合衆国05452 バーモント州エ
セックス・ジャンクション コーデュロ
イ・ロード 29
(56)参考文献 特開 平10−275464（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/40 - 11/4099
Claims (9)
- 【請求項１】複数のメモリ・コマンドをスタックするた
めの複数のコマンド・レジスタを備えるコマンド・スタ
ックと、 各クロック・レジスタがそれぞれ前記コマンド・レジス
タのいずれか１つに格納された特定のコマンドに対応す
るクロック・カウントを格納する、複数のクロック・レ
ジスタを備えるクロック・スタックと、 コントローラの連続したクロックごとに前記複数のクロ
ック・レジスタのそれぞれを１ずつ減分し、前記対応す
るクロック・カウントがゼロになると、前記コマンドの
いずれかを開始するコントローラとを備えるメモリ装
置。 - 【請求項２】前記コマンド・レジスタに格納される書込
みコマンドに対応する書込みデータを格納するための複
数の書込みデータ・レジスタを備えた書込みデータ・ス
タックをさらに備える、請求項１に記載のメモリ装置。 - 【請求項３】有効なコマンドが対応するコマンド・レジ
スタに含まれているかどうかを示すための複数のフラグ
・レジスタを備えたフラグ・スタックをさらに備える、
請求項１に記載のメモリ装置。 - 【請求項４】コマンド・スタッキングを有する高帯域幅
のメモリであって、 第１のバスに接続された複数の多重バンク同期メモリ装
置と、 前記第１のバスと複数のデータ入出力ピンに接続された
より狭い第２のバスとの間で読取りデータを経路指定す
るためのマルチプレクサと、 前記第１のバスと前記第２のより狭いバスとの間で書込
みデータを経路指定するための第１のデマルチプレクサ
と、 前記複数の多重バンク同期メモリ装置の機能を制御する
ためにシステム・クロックおよびメモリ・コマンドを受
け取るように接続され、前記各コマンドが、前記複数の
多重バンク同期メモリ装置によって前記コマンドが実行
される前に渡さなければならないシステム・クロックの
数を示す対応するクロック・カウントを含む第２のデマ
ルチプレクサと、 前記コマンドおよび前記対応するクロック・カウントを
格納し、前記対応するクロック・カウントが前記各シス
テム・クロックごとに１ずつ減分され、前記対応するク
ロック・カウントがゼロのときに実行される格納された
コマンドに関連するアドレスによって識別される多重バ
ンク同期メモリ装置の１つに前記コマンドが転送される
コマンド・スタッキング・レジスタとを備える高帯域幅
のメモリ。 - 【請求項５】複数の前記コマンドをスタックするための
コマンド・レジスタと、 前記各コマンドに対応する前記クロック・カウントをス
タックするためのクロック・カウント・レジスタと、 前記各コマンドに対応するアドレスを前記複数の多重バ
ンク同期メモリ装置内にスタックするためのアドレス・
レジスタとを備える、請求項４に記載の前記コマンド・
スタッキング・レジスタを有する高帯域幅のメモリ。 - 【請求項６】前記コマンド・スタック・レジスタに格納
されたコマンドに対応する書込みデータを格納するため
に前記第１のデマルチプレクサと前記第１のバスとの間
に接続されたデータ・スタック・レジスタをさらに備え
る、請求項４に記載のコマンド・スタッキングを有する
高帯域幅のメモリ。 - 【請求項７】コマンドをスタックし、メモリ内の保留中
の動作の実行を自動的に開始する方法であって、 将来実行される複数のメモリ・コマンドをコマンド・レ
ジスタにスタックする段階と、前記各メモリ・コマンド
に対応するクロック・カウントを格納する段階と、 連続したメモリ・クロック・サイクルごとに前記各複数
のクロック・カウントを１ずつ減らす段階と、 前記対応するクロック・カウントがゼロになったときに
前記コマンドのいずれかを開始して、前記メモリ内の操
作を実行する段階とを含む方法。 - 【請求項８】前記各複数のコマンドに関連するフラグを
格納して、前記コマンドが有効なコマンドであるかどう
かを示す段階をさらに含む、請求項７に記載のコマンド
をスタックしメモリ内の保留中の操作の実行を自動的に
開始する方法。 - 【請求項９】書込みデータを書込みコマンドと共にスタ
ックする段階をさらに含み、前記対応するクロック・カ
ウントがゼロになるとき、前記書込みデータが前記メモ
リに書き込まれる、請求項７に記載のコマンドをスタッ
クしメモリ内の保留中の操作の実行を自動的に開始する
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/079,572 US6065093A (en) | 1998-05-15 | 1998-05-15 | High bandwidth narrow I/O memory device with command stacking |
| US09/079572 | 1998-05-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000030452A JP2000030452A (ja) | 2000-01-28 |
| JP3384770B2 true JP3384770B2 (ja) | 2003-03-10 |
Family
ID=22151394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13222499A Expired - Fee Related JP3384770B2 (ja) | 1998-05-15 | 1999-05-13 | コマンド・スタッキングを有する高帯域幅で狭い入出力のメモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6065093A (ja) |
| EP (1) | EP0957490B1 (ja) |
| JP (1) | JP3384770B2 (ja) |
| KR (1) | KR100332188B1 (ja) |
| DE (1) | DE69924179T2 (ja) |
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|---|---|---|---|---|
| JPS62199687A (ja) * | 1986-04-28 | 1987-09-03 | ユニオン・オイル・コンパニ−・オブ・カリフオルニア | 細孔の大きい触媒を用いる水素化法 |
| US6334202B1 (en) * | 1998-07-22 | 2001-12-25 | Telefonaktiebolaget Lm Ericsson (Publ) | Fast metric calculation for Viterbi decoder implementation |
| US6633944B1 (en) * | 2001-10-31 | 2003-10-14 | Lsi Logic Corporation | AHB segmentation bridge between busses having different native data widths |
| US7554858B2 (en) | 2007-08-10 | 2009-06-30 | Micron Technology, Inc. | System and method for reducing pin-count of memory devices, and memory device testers for same |
| US8438356B2 (en) * | 2007-10-01 | 2013-05-07 | Marvell World Trade Ltd. | Flash memory controller |
| KR101796116B1 (ko) | 2010-10-20 | 2017-11-10 | 삼성전자 주식회사 | 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법 |
| US20190074222A1 (en) * | 2011-06-28 | 2019-03-07 | Monolithic 3D Inc. | 3d semiconductor device and system |
| KR102648180B1 (ko) | 2016-07-19 | 2024-03-18 | 에스케이하이닉스 주식회사 | 메모리 시스템 및 그 동작 방법 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4228500A (en) * | 1978-03-27 | 1980-10-14 | Honeywell Information Systems Inc. | Command stacking apparatus for use in a memory controller |
| US4635254A (en) * | 1984-12-13 | 1987-01-06 | United Technologies Corporation | Coherent interface with wraparound receive memory |
| EP0340901A3 (en) * | 1988-03-23 | 1992-12-30 | Du Pont Pixel Systems Limited | Access system for dual port memory |
| US5237670A (en) * | 1989-01-30 | 1993-08-17 | Alantec, Inc. | Method and apparatus for data transfer between source and destination modules |
| US5253352A (en) * | 1989-11-13 | 1993-10-12 | Zenith Data Systems Corporation | Method and apparatus for pipelining cache accesses using anticipatory initiation of cache read |
| US5574868A (en) * | 1993-05-14 | 1996-11-12 | Intel Corporation | Bus grant prediction technique for a split transaction bus in a multiprocessor computer system |
| US5511024A (en) * | 1993-06-02 | 1996-04-23 | Rambus, Inc. | Dynamic random access memory system |
| US5655113A (en) * | 1994-07-05 | 1997-08-05 | Monolithic System Technology, Inc. | Resynchronization circuit for a memory system and method of operating same |
| US5630096A (en) * | 1995-05-10 | 1997-05-13 | Microunity Systems Engineering, Inc. | Controller for a synchronous DRAM that maximizes throughput by allowing memory requests and commands to be issued out of order |
| JP4014669B2 (ja) * | 1996-04-22 | 2007-11-28 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
| US5835965A (en) * | 1996-04-24 | 1998-11-10 | Cirrus Logic, Inc. | Memory system with multiplexed input-output port and memory mapping capability |
| KR100212142B1 (ko) * | 1996-09-12 | 1999-08-02 | 윤종용 | 매크로 명령기능을 가진 동기식 반도체 메모리장치와 매크로 명령의 저장 및 실행방법 |
| US5870350A (en) * | 1997-05-21 | 1999-02-09 | International Business Machines Corporation | High performance, high bandwidth memory bus architecture utilizing SDRAMs |
-
1998
- 1998-05-15 US US09/079,572 patent/US6065093A/en not_active Expired - Lifetime
-
1999
- 1999-04-15 KR KR1019990013219A patent/KR100332188B1/ko not_active IP Right Cessation
- 1999-04-29 DE DE69924179T patent/DE69924179T2/de not_active Expired - Lifetime
- 1999-04-29 EP EP99303394A patent/EP0957490B1/en not_active Expired - Lifetime
- 1999-05-13 JP JP13222499A patent/JP3384770B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000030452A (ja) | 2000-01-28 |
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