JP2002237184A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 メモリアレーをＤＲＡＭで構成してもリフレ
シュを意識せずに使用でき、大容量で使い勝手のよいマ
ルチポートメモリを低コストで実現する。 【解決手段】 メモリアレー12と、それぞれ第１のコマ
ンドを受信するＮ組（Ｎは２以上の整数）の外部ポート
30,40と、内部で独自に第２のコマンドを発生する内部
コマンド発生回路50とを備える半導体記憶装置であっ
て、各組の外部ポートから入力される第１のコマンドの
最小入力サイクル時間は、当該半導体記憶装置がＮ＋１
回の内部動作を実施することが可能な時間以上に設定さ
れている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、１チップのマルチ
ポート半導体記憶装置（以下、メモリと称する。）に関
し、特にＤＲＡＭメモリアレーを用いたマルチポートメ
モリに関する。

【０００２】

【従来の技術】マルチポートメモリはいくつかの種類が
あるが、ここでは複数のポートを持ちそれぞれのポート
から共通のメモリアレーに対し独立にアクセスできるも
のを言う。例えば，２ポートのマルチポートメモリは、
ＡポートとＢポートを備え、Ａポートに接続したＣＰＵ
−ＡとＢポートに接続したＣＰＵ−Ｂから共通のメモリ
アレーに独立に読み書きできるものである。

【０００３】このようなマルチポートメモリとしては、
メモリアレーとしてＳＲＡＭを使用し、ワード線及びビ
ット線対をそれぞれ２重に設け、各メモリセルを２組の
ワード線及びビット線対にそれぞれ接続したものが知ら
れている。しかし、このマルチポートメモリは、ワード
線及びビット線対をそれぞれ２重に設ける必要があり、
集積度が低いという問題がある。

【０００４】そこで、マルチプロセッサ構成のコンピュ
ータなどで使用される共有メモリと同様の機構を使用す
ることが考えられる。共有メモリは、共通のメモリに対
して、複数のポートを設けたもので、メモリとしてＳＲ
ＡＭを使用し、複数のポートをディスクリートＩＣを使
用して構成するのが一般的である。共有メモリでは複数
のポートから同時にアクセスが行われた場合、メモリア
レーが共通であるため、複数のポートからの動作処理を
同時に実行できないという問題が生じる。このような問
題を防止するためのもっとも簡単な対策は、あるポート
からアクセスが行われている時には、他のポートにはビ
ジー信号を出力してアクセスが行われないようにするこ
とであるが、これでは使用方法が制限されるという問題
がある。そこで、共有メモリでは、アービタと呼ばれる
裁定回路を設け、複数のポートから受信したアクセス要
求の優先順位を決定し、メモリアレーの制御回路が順位
に従ってそれらを順次実施するようにしている。例えば
各ポートへの入力が早いものから順に優先的に実施す
る。

【０００５】このような場合、メモリアレーは複数のポ
ートからランダムにアクセスされることになるため、Ｄ
ＲＡＭで一般的に行われる同一のロウアドレスに対して
連続したコラムアドレスを連続してアクセスするコラム
アクセス動作は行われない。すなわち、１回のアクセス
に対しセルを選択し読み出しまたは書き込みを実施しリ
セットする。

【０００６】このため、共有メモリを構成する場合、従
来はメモリアレーとして一般的にＳＲＡＭが用いられて
きた。これは、ＳＲＡＭはランダムアクセスが高速であ
り、またリフレッシュが不要なため使い易いからであ
る。また、１チップのマルチポートメモリは、上記のよ
うなワード線及びビット線対をそれぞれ２重に設ける構
成のもので、通常のＳＲＡＭと同様のメモリアレーを使
用した１チップのマルチポートメモリは実用化されてい
なかった。

【０００７】

【発明が解決しようとする課題】いずれにしろ、従来の
マルチポートメモリ及び共有メモリではＳＲＡＭが使用
され、リフレッシュが必要なＤＲＡＭは使用されていな
かった。システムが高性能化するにつれ扱うデータ量も
増大し、マルチポートメモリも大容量が必要とされてき
ている。そのため、ＳＲＡＭに比べて高集積度のダイナ
ミック型メモリセル（ＤＲＡＭ）アレーをマルチポート
メモリに採用し、低コストで記憶容量の大きなマルチポ
ートメモリを実現する考えが出てきた。しかし、ここで
問題になるのがメモリセルのリフレッシュである。

【０００８】通常のＤＲＡＭにおいては書き込み／読み
出し命令の合間に定期的に外部からリフレッシュ命令を
与える必要があり、そのためＤＲＡＭを搭載するシステ
ムのコントローラデバイスはリフレッシュ管理用のタイ
マーや制御回路を備えている。しかし、ＳＲＡＭを使用
したこれまでのマルチポートメモリを搭載するシステム
にはこのような回路は備えられていない。メモリアレー
をＤＲＡＭで構成する場合でも、そのようなシステムで
従来のマルチポートメモリと同じように使用できること
が要求される。すなわち、メモリアレーをＤＲＡＭで構
成したマルチポートメモリは、リフレッシュについてメ
モリデバイス自身で何かの対策をとる必要がある。

【０００９】本発明は、メモリアレーをＤＲＡＭコアで
構成してもリフレシュを意識せずに使用でき、大容量で
使い勝手のよいマルチポートメモリが低コストで実現す
ることを目的とする。

【００１０】

【課題を解決するための手段】図１は、本発明の原理を
説明する図であり、２ポートで読み出し動作を行う場合
を示している。ＡポートとＢポートの２つの外部ポート
に入力されるコマンドは、３回の内部動作サイクルが可
能な時間を最小サイクルとして入力される。すなわち、
外部コマンドサイクルは、３回の内部動作サイクルが可
能な時間以上に設定される。ＡポートとＢポートには、
それぞれクロックＣＬＫＡとＣＬＫＢが入力され、コマ
ンド、アドレス及びデータの外部と外部ポートとの間の
入出力は、クロックに同期して行われる。図示していな
いが、アドレスはコマンドと同時に入力される。図示の
ように、ＡポートとＢポートから最小の外部コマンドサ
イクルで読み出しコマンドが入力されると、裁定回路が
先に入力された方を優先してコア動作を行うように制御
する。上記のように、外部コマンドサイクルの間に３回
の内部動作が可能であるから、外部コマンドサイクルの
間にメモリアレーから２つの読み出し動作を行い、読み
出したデータをＡポートとＢポートに出力する。Ａポー
トとＢポートは、それぞれ読み出しデータを保持し、次
の外部コマンドサイクルの開始、すなわち、読み出しコ
マンドの入力から４クロック目のクロックに同期して読
み出しデータを出力する。すなわち、この場合のデータ
レイテンシは４である。

【００１１】内部にはリフレッシュタイマーが内蔵さ
れ、リフレッシュコマンドを内部で自動的に発生する。
上記のように、外部コマンドサイクルの間に３回の内部
動作が可能であるから、リフレッシュコマンドが発生さ
れた時には、外部コマンドサイクルの間に、コマンド
Ａ、コマンドＢ、及びリフレッシュが実行でき、読み出
したデータは次の外部コマンドサイクルの開始時に出力
される。このように、外部からはリフレッシュを意識す
ることなく、マルチポートメモリにアクセスすることが
できる。

【００１２】図１の例では、１回の読み出しコマンドに
対して、読み出しデータの出力は１回行われる。すなわ
ち、バースト長は１である。そのため、読み出しデータ
の出力が１クロックサイクルで終了すると、外部コマン
ドサイクルの残りの３クロックサイクルの間、外部ポー
トはデータの出力を行わないことになり、データの転送
効率が悪いという問題がある。この問題は、バースト長
を大きくすることにより解決できる。

【００１３】図２は、本発明の原理を説明する図であ
り、バースト長が４の場合の例である。この例でも、２
つの外部ポートの外部コマンドサイクルは、３回の内部
動作サイクルが可能な時間に設定される。更に、１外部
コマンドサイクルは４クロックサイクルであり、１外部
コマンドサイクルの間に、外部ポートからクロックに同
期してデータが４回出力される。従って、１外部コマン
ドサイクルのクロック数に応じてバースト長を設定すれ
ば、２つのポートでギャップレス読み出しが可能とな
り、データ転送レートを大幅にアップすることができ
る。なお、この場合、内部ではメモリアレーに対してバ
ースト長分のデータが１回の動作で入出力できることが
必要である。例えば、外部ポートのデータ入出力端子が
４個で、バースト長が４であれば、メモリアレーに対し
て１６ビットのデータが１回の動作で入出力できるよう
にする。

【００１４】なお、ＡポートとＢポートは同期して動作
する必要はなく、それぞれの外部コマンドサイクルは、
３回の内部動作サイクルが可能な時間を最小サイクルと
する条件を満たせば、独立して任意に設定できる。ま
た、外部ポートの個数も任意に設定できるが、その場合
外部ポートの個数をｎとすると、各ポートの外部コマン
ドサイクルは、ｎ＋１回の内部動作サイクルが可能な時
間を最小サイクルとする。この条件を満たせば、たとえ
リフレシュ動作を行っても、外部コマンドサイクル中に
各ポートから要求される動作を実行することが可能であ
り、リフレシュ動作を意識せずにマルチポートメモリを
使用できる。

【００１５】図３と図４は、ポート数が２，３及びｎの
場合の、最小外部コマンドサイクルと内部動作サイクル
の関係を示す図である。図示のように、ポート数が２の
場合には、最小外部コマンドサイクルは３回の内部動作
が可能な時間であり、ポート数が３の場合には、最小外
部コマンドサイクルは４回の内部動作が可能な時間であ
り、ポート数がｎの場合には、最小外部コマンドサイク
ルはｎ＋１回の内部動作が可能な時間である。

【００１６】

【発明の実施の形態】図５と図６は、本発明の実施例の
マルチポートメモリの構成を示す図であり、図５はＤＲ
ＡＭコアとその周辺部を示し、図６の（Ａ）はＡポート
を、図６の（Ｂ）はＢポートを、図６の（Ｃ）はリフレ
シュ回路を示し、図６の（Ａ）から（Ｃ）の部分は図５
の部分に接続される。

【００１７】図示のように、実施例のマルチポートメモ
リは、ＤＲＡＭコア１１と、処理の順番を決めて順番ど
おりに処理が行われるように制御するアービタ２６と、
コマンドやアドレスやデータを一時的に保持するレジス
タ群と、Ａポート３０とＢポート４０の２個の外部ポー
トと、リフレシュ回路５０とを備える。Ａポート３０と
Ｂポート４０は、それぞれ、モードレジスタ３１，４１
と、ＣＬＫバッファ３２，４２と、データ入出力回路３
３，４３と、アドレス入力回路３４，４４と、コマンド
入力部３５，４５とを備え、それぞれが外部から供給さ
れる別々のクロック周波数で動作できると共に、データ
レイテンシおよびバースト長をモードレジスタ３１，４
１を記憶して別々に設定できるようになっている。デー
タ入出力回路３３，４３は、バースト長に応じて、入出
力データをパラレル・シリアル及びシリアル・パラレル
変換する機構を備えている。

【００１８】リフレシュ回路５０は、リフレッシュタイ
マ５１とリフレッシュコマンド発生器５２を備えてお
り、リフレッシュタイマ５１が所定の周期でリフレシュ
起動信号を発生し、リフレッシュコマンド発生器５２が
それに応じてリフレシュコマンドを発生する。Ａ・Ｂ両
ポートから入力されたコマンド・アドレス・書き込みデ
ータはそれぞれレジスタに保持される。またリフレッシ
ュコマンドもリフレシュコマンドレジスタ２７に保持さ
れ、リフレッシュアドレスはリフレッシュアドレスカウ
ンタ／レジスタ１８に保持される。

【００１９】アービタ２６はコマンドの到着順に基づき
コマンドの実行順番を決定しそのコマンドを順番にＤＲ
ＡＭコア１１の制御回路１４に転送するとともに、対応
するアドレスレジスタおよびデータレジスタ（書込みの
場合）に転送信号を送信する。ＤＲＡＭコア１１では、
制御回路１４が受信したコマンドに応じて、デコーダ１
３、ライトアンプ(Write Amp)１５、センスバッファ１
６を制御して、メモリアレー１２へのアクセス動作を行
う。書き込み動作の場合には、デコーダ１３が書き込み
先のアドレスをデコードして、メモリアレー１２のワー
ド線とコラム信号線を活性化し、Writeデータレジスタ
ＡとＢ２２，２３に保持された書き込みデータをWrite
Amp１５からメモリアレー１５に書き込む。読み出しの
場合は、同様にメモリアレー１２にアクセスして、セン
スバッファ１６から読み出しデータが転送ゲートＡ２
４，Ｂ２５を介して各ポートのデータ出力回路に送られ
る。転送ゲートの転送タイミングはＤＲＡＭコア１１の
動作サイクルで決まり制御回路１４により発生される。
出力データは，各ポートのデータ出力回路において外部
クロックに同期して出力される。

【００２０】以下、コマンド、アドレス、データのそれ
ぞれの処理に関係する部分について詳しく説明する。図
７と図８は、第１実施例のコマンドに関連する部分の構
成を示す図であり、図５と図６に示された部分と同じ部
分には同一の参照番号を付している。なお、以下の他の
図についても同様である。

【００２１】図７に示すように、Ａポートのコマンド入
力部３５は、入力バッファ３６と、コマンドデコーダ３
７と、（ｎ−１）クロックディレイ３８とを有し、Ｂポ
ートのコマンド入力部４５は、入力バッファ４６と、コ
マンドでコーダ４７と、（ｍ−１）クロックディレイ４
８とを有する。ｎとｍは、バースト長である。また、図
８に示すように、コマンドレジスタＡ２８は、Ｒｅａｄ
コマンドレジスタＡＲと、Ｗｒｉｔｅコマンドレジスタ
ＡＷとを有し、コマンドレジスタＢ２９は、Ｒｅａｄコ
マンドレジスタＢＲと、ＷｒｉｔｅコマンドレジスタＢ
Ｗとを有する。

【００２２】入力バッファ３６，４６は、入力されたＲ
ｅａｄコマンドをクロックＣＬＫＡ１，ＣＬＫＢ１に同
期して取り込み、コマンドでコーダ３７，４７は、デコ
ードして、読み出しコマンドであればＲＡ１，ＲＢ１を
発生し、書き込みコマンドであればＷＡ１，ＷＢ１を発
生する。ＲＡ１，ＲＢ１はそのままのタイミングでＲｅ
ａｄコマンドレジスタＡＲ，ＢＲに転送されるが、ＷＡ
１，ＷＢ１は（ｎ−１）クロックディレイ３８と（ｍ−
１）クロックディレイ４８でバーストデータの最終デー
タが入力されるまで遅延された後、Ｗｒｉｔｅコマンド
レジスタＡＷ，ＢＷに転送される。また、リフレシュ回
路５０で発生されたリフレシュコマンドＲＥＦ１は、リ
フレシュコマンドレジスタ２７に転送される。

【００２３】アービタ２６は、上記の５個のコマンドレ
シスタＡＲ，ＡＷ，ＢＲ，ＢＷ，２７にコマンドが転送
された順番を検出しＤＲＡＭ制御回路１４にそのコマン
ドを順番に１個づつ転送する。ＤＲＡＭ制御回路１４は
受信したコマンドを実施しそれが終了したら（または終
了に近づいたら）ＲＥＳＥＴ１信号を発生しアービタ２
６に次ぎのコマンドを要求する。アービタはＲＥＳＥＴ
１信号を受けて処理が終了したコマンドが格納されてい
るコマンドレジスタをリセットし次ぎのコマンドをＤＲ
ＡＭ制御回路１４に転送する。

【００２４】図９はアービタ２６の実施例である。図８
の５個のコマンドレジスタにコマンドが到着した順番を
図のような比較器５３を用いて判定する。各比較器５３
は２個のコマンドレジスタのタイミングを比較し先に”
Ｈ”が入力された側の出力が”Ｈ”となる。ＡＮＤゲー
ト５４は、関連する比較器５３の出力がすべて”Ｈ”に
なるかを判定することにより、各コマンドが他の４個の
コマンドのすべてに対して先に入力されたかを判定す
る。各コマンドに対応する信号ＲＡ３，ＷＡ３，ＲＢ
３，ＷＢ３，ＲＥＦは、最先のコマンドである場合に”
Ｈ”を示し、対応するコマンドのアドレスなどがＤＲＡ
Ｍコア１１に転送される。コマンドが、ＤＲＡＭコア１
１で実施されるとＲＥＳＥＴ１信号がＤＲＡＭコア１１
から発生され実施済のコマンドレジスタをリセットする
信号（ＲｅｓｅｔＲＡ，ＲｅｓｅｔＷＡ等）が発生され
る。実施済のコマンドがリセットされるとそのコマンド
が入力されている比較器５３の出力が変化し、次ぎの順
位のコマンドがＤＲＡＭコア１１に転送される。このよ
うにして、入力した順にコマンドの処理が行われる。

【００２５】図１０は、第１実施例のアドレスに関連す
る部分の構成を示す図である。なお、以下の図におい
て、信号の終わりに”Ｐ”が付されているのは、元の信
号の立ち上がりエッジをパルス化するなどして生成した
パルス上の信号である。図示のように、アドレス入力回
路３４，４４は、入力バッファ５７Ａ，５７Ｂと、転送
ゲート５８Ａ，５８Ｂを有する。また、アドレスレジス
タＡ１９及びアドレスレジスタＢ２０は、アドレスラッ
チＡ１，Ｂ１と、転送ゲート６０Ａ，６０Ｂと、アドレ
スラッチＡ２，Ｂ２と、転送ゲート６２Ａ，６２Ｂ，６
３Ａ，６３Ｂとを有する。転送ゲート６２Ａ，６２Ｂ，
６３Ａ，６３Ｂからのアドレスは、アドレスバス１７を
介してＤＲＡＭコア１１に転送される。更に、リフレシ
ュアドレスカウンタ／レジスタ１８の出力するリフレシ
ュアドレスも、転送ゲート６４とアドレスバス１７を介
してＤＲＡＭコア１１に転送される。

【００２６】ＲｅａｄコマンドまたはＷｒｉｔｅコマン
ドが外部から入力されると、それと同時に入力バッファ
５７Ａ，５７Ｂに入力されたアドレスが転送ゲート５８
Ａ，５８Ｂを介してアドレスラッチＡ１，Ｂ１に転送さ
れる。コマンドがＲｅａｄコマンドならば転送ゲート６
３Ａ，６３Ｂを介して、コマンドのＤＲＡＭコアへの転
送と同期してＤＲＡＭコア１１に転送される。コマンド
がＷｒｉｔｅコマンドならば，最終データ取り込みタイ
ミングで更にアドレスラッチＡ２，Ｂ２に転送された
後、コマンドのＤＲＡＭコアへの転送と同期して転送ゲ
ート６２Ａ，６２ＢからＤＲＡＭコア１１に転送され
る。また、リフレッシュアドレスは、リフレッシュアド
レシカウンタ／レジスタ１８で発生され保持され、同様
にリフレシュコマンドのＤＲＡＭコアへの転送と同期し
て転送ゲート６４からＤＲＡＭコア１１に転送される。

【００２７】図１１は第１実施例のデータ出力に関連す
る部分の構成を示す図であり、図１２はその中の転送信
号発生回路を示す図である。Ａポート３０とＢポート４
０のデータ入出力回路３３，４３は、データ出力用回路
６５Ａ，６５Ｂと、後述するデータ入力用回路７４Ａ，
７４Ｂとを有する。図示のように、メモリアレー１２か
らセンスバッファ１６を介して読み出されたデータは、
データバス２１と転送ゲート２４，２５を介して、デー
タ出力用回路６５Ａ，６５Ｂに転送される。

【００２８】データ出力用回路６５Ａ，６５Ｂは、それ
ぞれデータラッチＡ１，Ｂ１と、転送信号発生回路６７
Ａ，６７Ｂと、転送ゲート６９Ａ，６９Ｂと、データラ
ッチＡ２，Ｂ２と、パラレル−シリアル（パラシリ）変
換器７０Ａ，７０Ｂと、出力バッファ７１Ａ，７１Ｂと
を有する。転送ゲート２４と２５は、ＤＲＡＭコア１１
の制御回路14により内部動作に基づいて制御され、実施
したコマンドがＲｅａｄ−Ａ（Ａポートからの読み出し
動作）であれば、転送ゲート２４開き、Ｒｅａｄ−Ｂで
あれば転送ゲート２５が開く。データラッチＡ１，Ｂ１
においてデータが保持され、転送ゲート６８Ａ，６８Ｂ
で各ポートでのＲｅａｄコマンド受信から所定のレイテ
ンシ後にデータラッチＡ２，Ｂ２に転送され、パラシリ
変換器７０Ａ，７０Ｂで変換され出力バッファ７１Ａ，
７１Ｂに転送され出力される。

【００２９】図１２に示すように、転送信号発生回路６
７Ａ，６７Ｂは、直列に接続されたフリップ・フロップ
７２により、ＲｅａｄコマンドＲＡ１，ＲＢ１を、設定
されたレイテンシに応じたクロック数分遅延させてデー
タ転送信号２を発生する。転送ゲート６８Ａ，６８Ｂか
らの読み出しデータの転送はデータ転送信号２に応じて
行われるので、読み出しデータは読み出し動作からレイ
テンシに応じたクロック数分遅延されることになる。

【００３０】図１３は第１実施例のデータ入力に関連す
る部分の構成を示す図である。データ入力用回路７４
Ａ，７４Ｂは、データ入力（Ｄｉｎ）バッファ７５Ａ，
７５Ｂと、シリアル−パラレル変換器７６Ａ，７６Ｂ
と、データ転送部７７Ａ，７７Ｂとを有する。データ転
送部７７Ａ，７７Ｂからの書き込みデータは、Ｗｒｉｒ
ｅデータレジスタ２２，２３とデータ転送部７８Ａ，７
８Ｂとデータバス２１を介して、Write Amp.１５に送ら
れ、メモリアレー１２に書き込まれる。

【００３１】シリアル入力されたデータは、バースト長
に応じてシリアル−パラレル変換され最後のデータが入
力された時点でＷｒｉｔｅレジスタ２２，２３に転送さ
れる。アービタ２６からＷｒｉｔｅコマンドがＤＲＡＭ
コア１１に転送されたら，それに対応するデータもデー
タ転送ゲート７８Ａ，７８ＢからＤＲＡＭコア１１に転
送される。

【００３２】図１４から図２１は、第１実施例のマルチ
ポートメモリの動作を示すタイムチャートである。図１
４と図１５、図１７と図１８、及び図２０と図２１は、
表示の都合上１つのタイムチャートを分割した図であ
り、一方がタイムチャートの前半部分を、他方が後半部
分を示し、一部を重複して示している。図１４と図１５
は、２つのポートに連続してＲｅａｄ動作のコマンドが
入力された場合の動作を示す。ＡポートとＢポートは、
それぞれ周波数の異なるクロックＣＬＫＡとＣＬＫＢが
入力され、入力されるクロックに同期してコマンド、ア
ドレス及び書き込みデータの取り込みを行うと共に、ク
ロックに同期して読み出しデータの出力を行う。この例
では、Ａポートは最高クロック周波数で動作し、Ｂポー
トはそれより遅いクロック周波数で動作し、Ａポートは
Ｒｅａｄコマンドサイクル＝４（CLKA）、データレイテ
ンシ＝４、バースト長＝４、ＢポートはＲｅａｄコマン
ドサイクル＝２（CLKB）、データレイテンシ＝２、バー
スト長＝２である。データレイテンシとバースト長はそ
れぞれのポートのモードレジスタ３１，４１に設定され
る。従って、ここでは１回のコマンドに対して、データ
の入出力動作はクロックに同期して４回行われ、読み出
しのコマンドの入力から４クロック後から読み出しデー
タの出力が行われる。

【００３３】ＡとＢの両ポートが受信したコマンドは、
それぞれコマンドレジスタ２８，２９に保持される。ま
たリフレッシュタイマー５１が信号を発生するとリフレ
ッシュコマンドがリフレッシュコマンドレジスタ２７に
保持される。アービタ２６はこれらのコマンドレジスタ
を監視し、早く発生したコマンドから順番にＤＲＡＭコ
ア１１に転送する。前回転送したコマンドの処理が終了
してから次ぎのコマンドを転送する。ＤＲＡＭコア１１
から読み出されたデータはセンスバッファ１６から各ポ
ートのデータラッチ６９Ａ，６９Ｂに転送され、さらに
パラレルデータからシリアルデータに変換され外部クロ
ックに同期してバースト出力される。

【００３４】図示のように、Ｒｅａｄコマンドレジスタ
ＡＲにコマンドＲｅａｄ−Ａ２が入力され、Ｒｅａｄコ
マンドレジスタＢＲにコマンドＲｅａｄ−Ｂ２が入力さ
れる前に、リフレッシュが１回発生し、リフレシュコマ
ンドレジスタにリフレシュコマンドが入力されると、発
生順番に従いアービタ２６はＲｅａｄ−Ａ２→Ｒｅｆ→
Ｒｅａｄ−Ｂ２の順にＤＲＡＭコア１１に転送し、コア
で順次実施する。リフレッシュを内部で実施していても
外部から見るとデータは所定のデータレイテンシ後に出
力されており、外部からはリフレッシュを意識する必要
がない。

【００３５】図１６は、同様な条件で連続してＷｒｉｔ
ｅコマンドが入力された例である。Ｗｒｉｔｅ時の外部
からのデータ入力もバースト入力である。このときＷｒ
ｉｔｅコマンドレジスタＡＷにＷｒｉｔｅコマンドが保
持されるタイミングは最終データが入力された時点から
とする。この場合も、内部でリフレッシュが発生しそれ
を実施しても外部からは意識する必要がないことがわか
る。

【００３６】図１７と図１８は、ＡとＢの両ポートが最
高クロック周波数でＲｅａｄ動作した場合の動作図であ
り、図１９は、ＡとＢの両ポートが最高クロック周波数
でＷｒｉｔｅ動作した場合の動作図である。この場合、
両ポートのクロックに位相差があってもよい。両ポート
ともＲｅａｄコマンドサイクル＝４、Ｗｒｉｔｅコマン
ドサイクル＝４、データレイテンシ＝４、バースト長＝
４、である。図示のように、このような場合でも問題な
く動作しているのが分かる。

【００３７】図２０と図２１は、両ポートが最高周波数
で動作し、ＷｒｉｔｅコマンドからＲｅａｄコマンドに
切り替わり、更に内部でリフレッシュが発生した場合の
タイムチャートであり、この場合がコマンドが最も混み
合う状態である。図示のように、ＤＲＡＭコア１１はＲ
ｅｆ→Ｗｒｉｔｅ−Ａ１→Ｗｒｉｔｅ−Ｂ１→Ｒｅａｄ
−Ａ２→Ｒｅａｄ−Ｂ２の順で実施しておりその間に隙
間はない。この例では、Ｒｅａｄ−Ａ２とＲｅａｄ−Ｂ
２をＷｒｉｔｅコマンド入力から６クロック後に入力し
ているが、もしこれを２クロック前進させたとしてもＤ
ＲＡＭコアでの動作を前進させることはできない。それ
に対し読み出しデータの出力タイミングはＲｅａｄコマ
ンド入力からデータレイテンシで決まる。よってＲｅａ
ｄ−Ａ２とＲｅａｄ−Ｂ２の入力タイミングを前進させ
ればその分データ出力タイミングも前進させる必要はあ
る。そうするとたとえばＲｅａｄ−Ｂ２はＤＲＡＭコア
での動作開始とほとんど同時にデータ出力タイミングが
来てしまい、動作不能となる。以上のような理由で、Ｗ
ｒｉｔｅ→Ｒｅａｄの切り替えに関してはコマンド間隔
を長くし、例えばこの例では６クロックとする。

【００３８】Ｒｅａｄ→Ｗｒｉｔｅのコマンド間隔につ
いては、Ｒｅａｄデータの出力を完了しないとＷｒｉｔ
ｅデータをDQ端子から受信できないため、必然的にコマ
ンド間隔は広くなる。図２２はＤＲＡＭコア１１の動作
図であり、（Ａ）はＲｅａｄ動作を、（Ｂ）はＷｒｉｔ
ｅ動作を示す。このように１個のコマンドに対し、ワー
ド線選択→データ増幅→ライトバック→プリチャージを
実施し、動作を完結させる。

【００３９】上記のように、第１実施例では、Ｗｒｉｔ
ｅコマンド→Ｒｅａｄコマンドの切り替え時はコマンド
間隔が広がってしまう。これを少しでも改善するのが第
２実施例である。第１実施例では、この時のコマンド間
隔が６クロックであったが、第２実施例を適用すればこ
れが５クロックに短縮される。本発明の第２実施例のマ
ルチポートメモリは、第１実施例のマルチポートメモリ
と類似の構成を有し、リフレシュ回路が図２３に示すよ
うな構成を有する点のみが異なる。また、図２４は第２
アービタ８３の回路構成を示す図である。

【００４０】図２３に示すように、第２実施例のリフレ
シュ回路には、図６の（Ｃ）のリフレシュタイマ５１と
リフレシュコマンド発生器５２を合せたリフレシュタイ
マ／リフレシュコマンド発生器８１と、第２リフレシュ
コマンドレジスタ８２と、第２アービタ８３とを設け、
第２アービタ８３から出力されるリフレシュコマンドが
リフレシュコマンドレジスタ２７に入力される。リフレ
シュコマンドレジスタ２７のリフレシュコマンドＲＥＦ
２は、第１実施例と同様に、アービタ２６に入力され
る。ここでは、リフレシュ動作が終了した後アービタ２
６から出力されるリフレシュコマンドレジスタ２７のリ
セット信号ＲｅｓｅｔＲＥＦが第２リフレシュコマンド
レジスタ８２にも印加される。

【００４１】第２実施例のリフレシュ回路では、リフレ
シュコマンドの経路に第２アービタ８３を設け、Ｗｒｉ
ｔｅコマンド→Ｒｅａｄコマンドの切り替え時のように
コマンドが混むことが予想される場合はリフレッシュコ
マンドをリフレッシュコマンドレジスタ２７に転送する
のを待たせる。第２アービタ８３は、図２４に示すよう
な回路構成により、Ｗｒｉｔｅコマンド→Ｒｅａｄコマ
ンドの切り替えが行われるかを判定し、そのように判定
された時には第２リフレシュコマンドレジスタ８２から
リフレシュコマンドレジスタ２７へのリフレシュコマン
ドの転送を待たせる。

【００４２】図２４に示すように、ＲＥＦ転送禁止Ａ，
Ｂは、それぞれのポートで外部からＷｒｉｔｅコマンド
を受信すると切断され、その１クロック後にまた発生し
最終データを受信してから数クロック後（この例では３
クロック後）に切断される信号である。図２４の３ＣＬ
Ｋディレイ８４Ａ，８４Ｂは、フリップフロップなどで
構成され、ＷＡ１又はＷＢ１によりリセットされると、
ディレイを通過中のＷＡ１Ｄ又はＷＡ１Ｂがリセットさ
れる回路である。このＲＥＦ転送禁止Ａ及びＢのＡＮＤ
をとってＲＥＦコマンド転送禁止信号をつくる。ここで
ＡＮＤをとる理由は、この例においては両ポートがＷｒ
ｉｔｅコマンド→Ｒｅａｄコマンドに切り替わる場合が
問題であって、片方のポートのみが切り替わる場合は問
題ないからである。またＷｒｉｔｅコマンドを受信した
ら１クロックの期間だけＲＥＦ転送禁止Ａ，Ｂを切断す
るのは、最終データ受信前に時間的に余裕をもってリフ
レッシュを実施するためである。また、ディレイ８６を
設けるのは、クロックからタイミングを少し後ろにずら
し外部から入ってくるコマンドとREFコマンド転送禁止
信号の前後関係を明確にするためである。

【００４３】図２５から図３２は第２アービタの動作を
示すタイムチャートであり、図３３から図３５は第２実
施例のマルチポートメモリの動作を示すタイムチャート
である。図２５と図２６、図２７と図２８、図２９と図
３０、図３１と図３２及び図３３と図３４は、表示の都
合上１つのタイムチャートを分割した図であり、一方が
タイムチャートの前半部分を、他方が後半部分を示し、
一部を重複して示している。

【００４４】図２５と図２６は、両ポートがＷｒｉｔｅ
→Ｒｅａｄに切り替わり、更にＲＥＦ転送禁止期間内に
リフレッシュタイマが発生した場合であり、リフレッシ
ュ動作ＲｅｆはＲｅａｄ−Ａ２とＲｅａｄ−Ｂ２が終了
した後実行される。図２７と図２８は、同様に、両ポー
トがＷｒｉｔｅ→Ｒｅａｄに切り替わる場合であるが、
ＲＥＦ転送禁止期間前にリフレッシュタイマが発生した
場合であり、リフレッシュ動作Ｒｅｆが行われた後、Ｗ
ｒｉｔｅ動作とＲｅａｄ動作が行われる。

【００４５】図２９と図３０は、ＡポートのみがＷｒｉ
ｔｅ→Ｒｅａｄに切り替わる場合で、ＲＥＦ転送禁止期
間中にリフレッシュタイマが発生した場合であり、Ｗｒ
ｉｔｅ動作が行われた後にリフレッシュ動作Ｒｅｆが行
われ、更にＲｅａｄ動作が行われる。図３１と図３２
は、両ポートでＷｒｉｔｅが連続した場合である。この
場合には、最終データ入力後にＷｒｉｔｅコマンドが入
力されると、ただちに３ＣＬＫディレイ８４Ａ，８４Ｂ
が切断される。

【００４６】図３３と図３４は、図２０と図２１に示し
た第１実施例の動作に対応する第２実施例の動作を示す
タイムチャートであり、第１実施例に比べて、Ｗｒｉｔ
ｅ→Ｒｅａｄコマンドの切り替えの場合のコマンド間隔
が、６クロックから５クロックに短縮されている。図３
５は、図１９に示した第１実施例の動作に対応する第２
実施例の動作を示すタイムチャートであり、第１実施例
に比べて、リフレッシュ実行の順番が変わるが、問題は
ないことが分かる。

【００４７】以上のように、第２実施例では、どのよう
な場合も正常な動作が可能であり、Ｗｒｉｔｅコマンド
→Ｒｅａｄコマンドの切り替え時のコマンド間隔を５ク
ロックできることが分かる。

【００４８】

【発明の効果】以上説明したように、本発明によれば、
マルチポートメモリのメモリアレーをＤＲＡＭコアで構
成してもリフレシュを意識せずに使用でき、大容量で使
い勝手のよいマルチポートメモリが低コストで実現でき
る。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】バースト長が４の場合の本発明の原理説明図で
ある。

【図３】バースト長が４の場合の本発明の原理説明図で
ある。

【図４】本発明の原理説明図である。

【図５】本発明の実施例のマルチポートメモリの構成を
示す図（その１）である。

【図６】本発明の実施例のマルチポートメモリの構成を
示す図（その２）である。

【図７】本発明の第１実施例のマルチポートメモリのコ
マンドに関連する部分の構成を示す図（その１）であ
る。

【図８】本発明の第１実施例のマルチポートメモリのコ
マンドに関連する部分の構成を示す図（その２）であ
る。

【図９】第１実施例のマルチポートメモリのアービタの
構成を示す図である。

【図１０】第１実施例のマルチポートメモリのアドレス
に関連する部分の構成を示す図である。

【図１１】第１実施例のマルチポートメモリのデータ出
力に関連する部分の構成を示す図である。

【図１２】第１実施例の転送信号発生回路の構成を示す
図である。

【図１３】第１実施例のマルチポートメモリのデータ入
力に関連する部分の構成を示す図である。

【図１４】第１実施例のマルチポートメモリの動作（連
続Ｒｅａｄ）を示すタイムチャート（その１）である。

【図１５】第１実施例のマルチポートメモリの動作（連
続Ｒｅａｄ）を示すタイムチャート（その２）である。

【図１６】第１実施例のマルチポートメモリの動作（連
続Ｗｒｉｔｅ）を示すタイムチャートである。

【図１７】第１実施例のマルチポートメモリの動作（最
速連続Ｒｅａｄ）を示すタイムチャート（その１）であ
る。

【図１８】第１実施例のマルチポートメモリの動作（最
速連続Ｒｅａｄ）を示すタイムチャート（その２）であ
る。

【図１９】第１実施例のマルチポートメモリの動作（最
速連続Ｗｒｉｔｅ）を示すタイムチャートである。

【図２０】第１実施例のマルチポートメモリの動作（Ｗ
ｒｉｔｅからＲｅａｄへの切り替わり）を示すタイムチ
ャート（その１）である。

【図２１】第１実施例のマルチポートメモリの動作（Ｗ
ｒｉｔｅからＲｅａｄへの切り替わり）を示すタイムチ
ャート（その２）である。

【図２２】第１実施例のマルチポートメモリのＤＲＡＭ
コア動作を示すタイムチャートである。

【図２３】本発明の第２実施例のマルチポートメモリの
リフレシュ回路を示す図である。

【図２４】第２実施例の第２アービタを示す図である。

【図２５】第２実施例のアービタの動作（ケース１）を
示すタイムチャート（その１）である。

【図２６】第２実施例のアービタの動作（ケース１）を
示すタイムチャート（その２）である。

【図２７】第２実施例のアービタの動作（ケース２）を
示すタイムチャート（その１）である。

【図２８】第２実施例のアービタの動作（ケース２）を
示すタイムチャート（その２）である。

【図２９】第２実施例のアービタの動作（ケース３）を
示すタイムチャート（その１）である。

【図３０】第２実施例のアービタの動作（ケース３）を
示すタイムチャート（その２）である。

【図３１】第２実施例のアービタの動作（ケース４）を
示すタイムチャート（その１）である。

【図３２】第２実施例のアービタの動作（ケース４）を
示すタイムチャート（その２）である。

【図３３】第２実施例のマルチポートメモリの動作（Ｗ
ｒｉｔｅからＲｅａｄへの切り替わり）を示すタイムチ
ャート（その１）である。

【図３４】第２実施例のマルチポートメモリの動作（Ｗ
ｒｉｔｅからＲｅａｄへの切り替わり）を示すタイムチ
ャート（その２）である。

【図３５】第２実施例のマルチポートメモリの動作（連
続Ｗｒｉｔｅ）を示すタイムチャートである。

【符号の説明】

１１…ＤＲＡＭコア １２…メモリアレー １４…制御回路 １５…Ｗｒｉｔｅ Ａｍｐ． １６…センスバッファ １８…リフレシュアドレスカウンタ／レジスタ １９…アドレスレジスタＡ ２０…アドレスレジスタＢ ２２…ＷｒｉｔｅデータレジスタＡ ２３…ＷｒｉｔｅデータレジスタＢ ２４…転送ゲートＡ ２５…転送ゲートＢ ２６…アービタ ３０，４０…（Ａ，Ｂ）外部ポート ３１，４１…モードレジスタ ３２，４２…ＣＬＫバッファ ３３，４３…データ入出力回路 ３４，４４…アドレス入力回路 ３５，４５…コマンド入力回路 ５０…リフレシュ回路

フロントページの続き (72)発明者 川崎 健一 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B024 AA11 BA20 BA21 CA07 CA18 DA05 DA18

Claims (9)

【特許請求の範囲】
1. 【請求項１】 メモリアレーと、 それぞれ第１のコマンドを受信するＮ組（Ｎは２以上の
   整数）の外部ポートと、 内部で独自に第２のコマンドを発生する内部コマンド発
   生回路とを備える半導体記憶装置であって、 各組の前記外部ポートから入力される前記第１のコマン
   ドの最小入力サイクル時間は、当該半導体記憶装置がＮ
   ＋１回の内部動作を実施することが可能な時間以上に設
   定されていることを特徴とする半導体記憶装置。
2. 【請求項２】 前記Ｎ組の外部ポートから入力される前
   記第１のコマンドと前記第２のコマンドを所定の順序で
   実行するように制御する裁定回路を備える請求項１に記
   載の半導体記憶装置。
3. 【請求項３】 前記メモリアレーはダイナミック型メモ
   リセルから構成され、前記第２のコマンドはリフレッシ
   ュコマンドである請求項１又は２に記載の半導体記憶装
   置。
4. 【請求項４】 前記Ｎ組の外部ポートは、それぞれ外部
   からクロックを受信するクロック端子を備え、それぞれ
   が受信したクロックに同期して入出力動作を行う請求項
   １から３のいずれか１項に記載の半導体記憶装置。
5. 【請求項５】 前記Ｎ組の外部ポートは、それぞれバー
   スト型のデータ入出力部を備え、 前記Ｎ組の外部ポートは、それぞれ前記第１のコマンド
   の入力サイクルの間に、データの入出力を複数回行う請
   求項４に記載の半導体記憶装置。
6. 【請求項６】 当該半導体記憶装置は、前記メモリアレ
   ーと各外部ポートの間で、１バースト長分のデータを１
   回の動作で入出力できる請求項４に記載の半導体記憶装
   置。
7. 【請求項７】 前記第１のコマンドは、読み出しコマン
   ドと書き込みコマンドを含み、 前記裁定回路は、前記読み出しコマンドについては前記
   外部ポートに取り込まれた第１のタイミングに基づいて
   順番を決定し、前記書き込みコマンドについてはバース
   ト入力される最後のデータが入力される第２のタイミン
   グに基づいて順番を決定する請求項５に記載の半導体記
   憶装置。
8. 【請求項８】 前記裁定回路は、前記複数の外部ポート
   で所定の第２の期間内に前記第２のタイミングに続いて
   前記第１のタイミングが発生した場合に、その期間内に
   発生した前記第２のコマンドの優先順位を下げる請求項
   ７に記載の半導体記憶装置。
9. 【請求項９】 前記第２の期間は、前記第２のタイミン
   グを挟んで設定される請求項８に記載の半導体記憶装
   置。